JPH02230349A - メモリ監視回路 - Google Patents
メモリ監視回路Info
- Publication number
- JPH02230349A JPH02230349A JP1050623A JP5062389A JPH02230349A JP H02230349 A JPH02230349 A JP H02230349A JP 1050623 A JP1050623 A JP 1050623A JP 5062389 A JP5062389 A JP 5062389A JP H02230349 A JPH02230349 A JP H02230349A
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘欠ヱ
本発明はメモリ監視回路に関し、特にタイムスロット入
替え装置に用いられる二個の一時記憶回路に対する読出
し書込み動作の監視方式に関する．良氷韮韮 従来、タイムスロット入替え装置の一時記憶回路に対す
る読出し書込み動作の監視方式としては、第３図に示す
ように、ＲＡＭ１．２にデータが書込まれるときに、パ
リティ発生回路（ＰＴＹ ＧＥＭ ）９で発生されたバ
リティピットがデータとともに書込まれ、ＲＡＭ１．２
からデータが読出されるときに、データとともに読出さ
れたパリティビットによりバリティ検査回路（ＰＴＹＣ
Ｈκ）１０．１１で正常に読出されたか否かが検出され
ている．すなわち、データおよびパリティビットが書込
まれるときに、それらのマーク数が奇数個または偶数個
になるように予め規則を定めておき、データおよびバリ
ティピットを読出したときに、それらのマーク数が規則
通りか否かを調べることによりＲＡＭ１．２に対する読
出し書込み動作を監視している． ここで、タイムスロット入替え装置においては、ＲＡＭ
１にデータを書込むときに、ＲＡＭ２からデータを読出
すように読出し書込み制御回路（Ｒ／１４ ＣＯＮＴ）
５により制御するとともに、選択回路（ＳＥＬ ）
３． ４で夫々ＲＡＭ１．２への書込みアドレスと読出
しアドレスとを切換えている．また、選択回路３．４を
介してＲＡＭＩ，２に供給される読出しアドレスの順序
を書込みアドレスの順序とは異なるようにすることによ
りタイムスロットの入替えを行い、ＲＡＭＩ，２から読
出されたデータは選択回路（ＳＥＬ ＞ ８を介して出
力される． このような従来のＲＡＭ１．２に対する読出し書込み動
作の監視方式では、ＲＡＭＩ，２にパリティピット用と
して余分に１ビット必要であり、ＲＡＭＩ，２の容量を
その分大きくしなければならないという欠点がある． また、ＲＡＭＩ，２の出力においてマーク数が正しい状
態で固定されてしまったときには、ＲＡＭ１．２の障害
を検出することができないという欠点がある． 九肌ム１追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、一時記憶回路の容量を大きくすることな
く、書込み周期中に常に一時記憶回路の全セルに対する
メモリ監視を行うことができるメモリ監視回路の提供を
目的とする．丸肌左璽罵 本発明によるメモリ監視回路は、一時記憶手段にデータ
が書込まれた直後に該データを読出す読出し手段と、該
データと前記読出し手段により前記一時記憶手段から読
出されたデータとを比較する比較手段とを設けたことを
特徴とする．Ｋ腹］ 次に、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の一実施例の構成を示すブロック図であ
る．図においては、本発明の一実施例によるメモリ監視
回路が一般的なダブルバッファ形式のタイムスロット入
替え装置に用いられるときの回路構成を示している． ＲＡＭＩ，２は読出し書込み制御回路（Ｒ／１４ｃｏＮ
Ｔ） ５の制御により、選択回路（ＳＥＬ ） ３．
４から供給される読出しアドレスまたは書込みアドレス
によりデータの読出しまたは書込みが行われる．選択回
路３．４は読出し書込み制御回路５の制御により読出し
アドレスと書込みアドレスとを切換えてＲＡＭＩ，２に
供給する． 読出し書込み制御回路５はＲＡＭ１にデータを書込むと
きに、ＲＡＭ２からデータを読出すようにＲＡＭＩ，２
を制御するとともに、それに応じて選択回路３，４．８
を制御する． 比較回路６．７はＲＡＭ１．２にデータが書込まれると
きに、ＲＡＭＩ，２に書込まれるデータと、ＲＡＭＩ，
２に書込まれてから直ぐ読出されたデータとを比較し、
それらのデータの不一致を検出するとエラー信号を出力
する． 第２図は本発明の一実施例の動作を示すタイミングチャ
ートである．これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
替え装置に用いられる二個の一時記憶回路に対する読出
し書込み動作の監視方式に関する．良氷韮韮 従来、タイムスロット入替え装置の一時記憶回路に対す
る読出し書込み動作の監視方式としては、第３図に示す
ように、ＲＡＭ１．２にデータが書込まれるときに、パ
リティ発生回路（ＰＴＹ ＧＥＭ ）９で発生されたバ
リティピットがデータとともに書込まれ、ＲＡＭ１．２
からデータが読出されるときに、データとともに読出さ
れたパリティビットによりバリティ検査回路（ＰＴＹＣ
Ｈκ）１０．１１で正常に読出されたか否かが検出され
ている．すなわち、データおよびパリティビットが書込
まれるときに、それらのマーク数が奇数個または偶数個
になるように予め規則を定めておき、データおよびバリ
ティピットを読出したときに、それらのマーク数が規則
通りか否かを調べることによりＲＡＭ１．２に対する読
出し書込み動作を監視している． ここで、タイムスロット入替え装置においては、ＲＡＭ
１にデータを書込むときに、ＲＡＭ２からデータを読出
すように読出し書込み制御回路（Ｒ／１４ ＣＯＮＴ）
５により制御するとともに、選択回路（ＳＥＬ ）
３． ４で夫々ＲＡＭ１．２への書込みアドレスと読出
しアドレスとを切換えている．また、選択回路３．４を
介してＲＡＭＩ，２に供給される読出しアドレスの順序
を書込みアドレスの順序とは異なるようにすることによ
りタイムスロットの入替えを行い、ＲＡＭＩ，２から読
出されたデータは選択回路（ＳＥＬ ＞ ８を介して出
力される． このような従来のＲＡＭ１．２に対する読出し書込み動
作の監視方式では、ＲＡＭＩ，２にパリティピット用と
して余分に１ビット必要であり、ＲＡＭＩ，２の容量を
その分大きくしなければならないという欠点がある． また、ＲＡＭＩ，２の出力においてマーク数が正しい状
態で固定されてしまったときには、ＲＡＭ１．２の障害
を検出することができないという欠点がある． 九肌ム１追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、一時記憶回路の容量を大きくすることな
く、書込み周期中に常に一時記憶回路の全セルに対する
メモリ監視を行うことができるメモリ監視回路の提供を
目的とする．丸肌左璽罵 本発明によるメモリ監視回路は、一時記憶手段にデータ
が書込まれた直後に該データを読出す読出し手段と、該
データと前記読出し手段により前記一時記憶手段から読
出されたデータとを比較する比較手段とを設けたことを
特徴とする．Ｋ腹］ 次に、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の一実施例の構成を示すブロック図であ
る．図においては、本発明の一実施例によるメモリ監視
回路が一般的なダブルバッファ形式のタイムスロット入
替え装置に用いられるときの回路構成を示している． ＲＡＭＩ，２は読出し書込み制御回路（Ｒ／１４ｃｏＮ
Ｔ） ５の制御により、選択回路（ＳＥＬ ） ３．
４から供給される読出しアドレスまたは書込みアドレス
によりデータの読出しまたは書込みが行われる．選択回
路３．４は読出し書込み制御回路５の制御により読出し
アドレスと書込みアドレスとを切換えてＲＡＭＩ，２に
供給する． 読出し書込み制御回路５はＲＡＭ１にデータを書込むと
きに、ＲＡＭ２からデータを読出すようにＲＡＭＩ，２
を制御するとともに、それに応じて選択回路３，４．８
を制御する． 比較回路６．７はＲＡＭ１．２にデータが書込まれると
きに、ＲＡＭＩ，２に書込まれるデータと、ＲＡＭＩ，
２に書込まれてから直ぐ読出されたデータとを比較し、
それらのデータの不一致を検出するとエラー信号を出力
する． 第２図は本発明の一実施例の動作を示すタイミングチャ
ートである．これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
ＲＡＭ１．２は第２図に示すように、ＲＡＭ １が書込
み周期であれば、ＲＡＭ２が読出し周期となるように読
出し書込み制御回路５により制御されている． ここで、ＲＡＭＩ，２には夫々の書込み周期において、
図示せぬ切換え回路を介して読出し周期のときに供給さ
れるクロツクの２倍の周波数のクロックが供給されてお
り、データが書込まれるのと同時に即続出されるように
読出し書込み制御回路５によって制御されている． この書込みおよび読出しが行われるとき、選択回路３．
４には読出し周期のときのクロツクが供給されているの
で、同一アドレスでＲＡＭＩ ２への書込みおよび読
出しが行われる． したがって、比較回路６．７ではＲＡＭＩ，２に書込ま
れたデータと、ＲＡＭ１．２に書込まれて同一アドレス
から即続出されたデータとの比較が行われる． すなわち、比較回路６．７はＲＡＭ１．２にデータが１
ビット書込まれる毎に、書込まれるデータとＲＡＭＩ，
２を通ったデータとを比較し、それらの不一致が検出さ
れるとエラー信号を出力する． よって、ＲＡＭＩ，２夫々の書込み周期中、ＲＡＭ１．
２の全セルに対するメモリ監視が常に比較回路６．７に
よって行われる． 但し、ＲＡＭＩ，２各々においては、読出し周期中には
通常の一時記憶回路として動作する．このように、ＲＡ
Ｍ１．２の書込まれるデータと、ＲＡＭＩ，２に書込ま
れてから同一アドレスで即続出されたデータとを比較回
［６，７で比較するようにすることによって、ＲＡＭＩ
，２の読出しデータに対するパリティ検査の必要がなく
なるので、ＲＡＭ１．２の容量を大きくすることなく、
夫々の書込み周期中に常にＲＡＭＩ，２の全セルに対す
るメモリ監視を行うことができる．九丑塁夏１ 以上説明したように本発明によれば、一時記憶手段に書
込まれるデータと、一時記憶手段に書込まれた直後に即
続出されたデータとを比較するようにすることによって
、一時記憶回路の容量を大きくすることなく、書込み周
期中に常に一時記憶回路の全セルに対するメモリ監視を
行うことができるという効果がある．
み周期であれば、ＲＡＭ２が読出し周期となるように読
出し書込み制御回路５により制御されている． ここで、ＲＡＭＩ，２には夫々の書込み周期において、
図示せぬ切換え回路を介して読出し周期のときに供給さ
れるクロツクの２倍の周波数のクロックが供給されてお
り、データが書込まれるのと同時に即続出されるように
読出し書込み制御回路５によって制御されている． この書込みおよび読出しが行われるとき、選択回路３．
４には読出し周期のときのクロツクが供給されているの
で、同一アドレスでＲＡＭＩ ２への書込みおよび読
出しが行われる． したがって、比較回路６．７ではＲＡＭＩ，２に書込ま
れたデータと、ＲＡＭ１．２に書込まれて同一アドレス
から即続出されたデータとの比較が行われる． すなわち、比較回路６．７はＲＡＭ１．２にデータが１
ビット書込まれる毎に、書込まれるデータとＲＡＭＩ，
２を通ったデータとを比較し、それらの不一致が検出さ
れるとエラー信号を出力する． よって、ＲＡＭＩ，２夫々の書込み周期中、ＲＡＭ１．
２の全セルに対するメモリ監視が常に比較回路６．７に
よって行われる． 但し、ＲＡＭＩ，２各々においては、読出し周期中には
通常の一時記憶回路として動作する．このように、ＲＡ
Ｍ１．２の書込まれるデータと、ＲＡＭＩ，２に書込ま
れてから同一アドレスで即続出されたデータとを比較回
［６，７で比較するようにすることによって、ＲＡＭＩ
，２の読出しデータに対するパリティ検査の必要がなく
なるので、ＲＡＭ１．２の容量を大きくすることなく、
夫々の書込み周期中に常にＲＡＭＩ，２の全セルに対す
るメモリ監視を行うことができる．九丑塁夏１ 以上説明したように本発明によれば、一時記憶手段に書
込まれるデータと、一時記憶手段に書込まれた直後に即
続出されたデータとを比較するようにすることによって
、一時記憶回路の容量を大きくすることなく、書込み周
期中に常に一時記憶回路の全セルに対するメモリ監視を
行うことができるという効果がある．
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である． 主要部分の符号の説明 １．２・・・・・・ＲＡＭ ３，４．８・・・・・・選択回路 ５・・・・・・読出し書込み制御回路 ６．７・・・・・・比較回路
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である． 主要部分の符号の説明 １．２・・・・・・ＲＡＭ ３，４．８・・・・・・選択回路 ５・・・・・・読出し書込み制御回路 ６．７・・・・・・比較回路
Claims (1)
- （１）一時記憶手段にデータが書込まれた直後に該デー
タを読出す読出し手段と、該データと前記読出し手段に
より前記一時記憶手段から読出されたデータとを比較す
る比較手段とを設けたことを特徴とするメモリ監視回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050623A JPH02230349A (ja) | 1989-03-02 | 1989-03-02 | メモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050623A JPH02230349A (ja) | 1989-03-02 | 1989-03-02 | メモリ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230349A true JPH02230349A (ja) | 1990-09-12 |
Family
ID=12864107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050623A Pending JPH02230349A (ja) | 1989-03-02 | 1989-03-02 | メモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230349A (ja) |
-
1989
- 1989-03-02 JP JP1050623A patent/JPH02230349A/ja active Pending
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