JPS61100064A - 時分割スイツチ通話路監視方式 - Google Patents
時分割スイツチ通話路監視方式Info
- Publication number
- JPS61100064A JPS61100064A JP22240784A JP22240784A JPS61100064A JP S61100064 A JPS61100064 A JP S61100064A JP 22240784 A JP22240784 A JP 22240784A JP 22240784 A JP22240784 A JP 22240784A JP S61100064 A JPS61100064 A JP S61100064A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pattern
- specific pattern
- signal
- pcm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割スイッチ通話路監視方式に関し、特に保
持メモリと通話路メモリとからなる時分割スイッチの通
話路監視方式に関する。 □〔従来の技術〕 従来、この種の時分割スイッチの通話路試験は、専用に
設けられた特定の通話路にパイロット信号を通し、これ
を監視することにょシ行っていた。
持メモリと通話路メモリとからなる時分割スイッチの通
話路監視方式に関する。 □〔従来の技術〕 従来、この種の時分割スイッチの通話路試験は、専用に
設けられた特定の通話路にパイロット信号を通し、これ
を監視することにょシ行っていた。
上述した従来の時分割スイッチ通話路監視方式は、実際
にサービスに使用される通話路の他に、余分に試験用の
通話路（タイムスロット）が必要であるという欠点があ
シ、それはあくまで試敗専用の通話路でありて実際の通
話路の試験はできないという欠点がある。
にサービスに使用される通話路の他に、余分に試験用の
通話路（タイムスロット）が必要であるという欠点があ
シ、それはあくまで試敗専用の通話路でありて実際の通
話路の試験はできないという欠点がある。
本発明の時分割スイッチ通話路監視方式は、中央処理装
置からランダムに書き込まれたデータがシーケンシャル
に読み出される保持メモリと、多重化されたＰＣＭ信号
がシーケンシャルに書き込まれ前記保持メモリからの読
出しデータをアドレスとしてランダムに読み出される通
話路メモリとからなる時分割スイッチに於て、前記ＰＣ
Ｍ信号の入力信号路に接続された特定パターン検出手段
と、該特定パターン検出手段とパイロット信号挿入用セ
レクタと前記通話路メモリの出力段に接続され該特定パ
ターン検出手段の検出結果を格納するメモリとを備えて
いる。
置からランダムに書き込まれたデータがシーケンシャル
に読み出される保持メモリと、多重化されたＰＣＭ信号
がシーケンシャルに書き込まれ前記保持メモリからの読
出しデータをアドレスとしてランダムに読み出される通
話路メモリとからなる時分割スイッチに於て、前記ＰＣ
Ｍ信号の入力信号路に接続された特定パターン検出手段
と、該特定パターン検出手段とパイロット信号挿入用セ
レクタと前記通話路メモリの出力段に接続され該特定パ
ターン検出手段の検出結果を格納するメモリとを備えて
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の時分割スイッチ通話路監視方式の一実
施例を示すブロック図および第２図（ａ）。
施例を示すブロック図および第２図（ａ）。
〜（ｇ）は第１図に於ける主要部のデータ、信号パター
ン例を示す図である。
ン例を示す図である。
第１図に於て、本実施例は、通話路メモリ１゜保持メモ
リ２からなる時分割スイッチと、特定パターン設定回路
４．パターン比較回路５からなる特定パターン検出回路
と、特定パターンチェック結果蓄積メモリ３と、データ
イン用セレクタ１４を介して通話路メモリ１のデータイ
ン（以下ＤＩ＞に入力するパイロットパターンを設定す
るパイロットパターン設定回路６と、アドレス用セレク
タ１５を介して通話路メモリ１のアドレス（以下Ａ）に
入力するアドレス信号１０３をアドレス用セレクタ１５
の書込み（以下ＷＴ）へ与える通話路メモリ書込みアド
レスカウンタ７と、アドレス用セレクタ１７を介して保
持メモリ２のＡに入力するアドレス信号をアドレス用セ
レクタ１７の読出しく以下ＲＤ）に与える保持メモリ読
出しアドレスカウンタ８と、アンドゲート９による通話
路メモリ１のデータアウト（以下ＤＯ）からの出力デー
タ１０４と特定パターンチェック結果蓄積メモリ３のＤ
Ｏからの出力データ１０６のアンド出力をチェックする
パイロットパターンチェック回路 １０と、アドレス用
セレクタ１５．１７および特定パターン挿入用セレクタ
１６へ読出し／書込みタイミング信号を与えるＲＤ／Ｗ
Ｔタイミング発生回路１１と、保持メモリ２のＤＩへデ
ータおよびアドレス用セレクタ１７のＷＴへの香込みア
ドレスを入力する中央処理装置１２と、前記出力データ
１０６の反転データと前記出力データ１０４とを入力し
てアンド条件をとるアンドゲート１３出力および特定パ
ターン設定回路４出力を選択しＰＣＭ出力１０５を得る
前記特定パターン挿入用セレクタ１６とを備える。なお
、通話路メモリ１と保持メモリ２はいずれも２５６ワー
ド８ビツトの容量を持ち、全体として２５６Ｘ２５６の
時分割スイッチを構成している。また特定パターンチェ
ック結果蓄積メモリ３は２５６ワード１ビツトの容量を
持つ。さらに各データ線、信号線に図示した数字８は８
ビツト構成を示す。さらに８ビツトのＰＣＭ入力１００
は第２図（ａ）に示すようにＣＨＯ，ＣＨＩ、〜ＣＨ２
５４，ＣＨ２５５の２５６多重化されている。
リ２からなる時分割スイッチと、特定パターン設定回路
４．パターン比較回路５からなる特定パターン検出回路
と、特定パターンチェック結果蓄積メモリ３と、データ
イン用セレクタ１４を介して通話路メモリ１のデータイ
ン（以下ＤＩ＞に入力するパイロットパターンを設定す
るパイロットパターン設定回路６と、アドレス用セレク
タ１５を介して通話路メモリ１のアドレス（以下Ａ）に
入力するアドレス信号１０３をアドレス用セレクタ１５
の書込み（以下ＷＴ）へ与える通話路メモリ書込みアド
レスカウンタ７と、アドレス用セレクタ１７を介して保
持メモリ２のＡに入力するアドレス信号をアドレス用セ
レクタ１７の読出しく以下ＲＤ）に与える保持メモリ読
出しアドレスカウンタ８と、アンドゲート９による通話
路メモリ１のデータアウト（以下ＤＯ）からの出力デー
タ１０４と特定パターンチェック結果蓄積メモリ３のＤ
Ｏからの出力データ１０６のアンド出力をチェックする
パイロットパターンチェック回路 １０と、アドレス用
セレクタ１５．１７および特定パターン挿入用セレクタ
１６へ読出し／書込みタイミング信号を与えるＲＤ／Ｗ
Ｔタイミング発生回路１１と、保持メモリ２のＤＩへデ
ータおよびアドレス用セレクタ１７のＷＴへの香込みア
ドレスを入力する中央処理装置１２と、前記出力データ
１０６の反転データと前記出力データ１０４とを入力し
てアンド条件をとるアンドゲート１３出力および特定パ
ターン設定回路４出力を選択しＰＣＭ出力１０５を得る
前記特定パターン挿入用セレクタ１６とを備える。なお
、通話路メモリ１と保持メモリ２はいずれも２５６ワー
ド８ビツトの容量を持ち、全体として２５６Ｘ２５６の
時分割スイッチを構成している。また特定パターンチェ
ック結果蓄積メモリ３は２５６ワード１ビツトの容量を
持つ。さらに各データ線、信号線に図示した数字８は８
ビツト構成を示す。さらに８ビツトのＰＣＭ入力１００
は第２図（ａ）に示すようにＣＨＯ，ＣＨＩ、〜ＣＨ２
５４，ＣＨ２５５の２５６多重化されている。
続いて本実施例の動作について説明する。
ＰＣＭ入力１００は常にパターン比較回路５で特定パタ
ーン設定回路４からの特定パターンか否かがチェックさ
れ、同一パターンが発見されるとパターン比較回路５は
制御信号１０１（第２図Φ）に図示）を出力する。該制
御信号１０１ によシ通話路メモリ１のＤＩにはデータ
イン用セレクタ１４を介してパイロットパターン設定回
路６からのパイロットパターンが入力され、同時に特定
パターンチェック結果蓄積メモリ３０Ａおよび通話路メ
モリｌのＡｉＣアドレス用セレクタ１５を介して入力さ
れたアドレス信号１０３（第２図（ｄ）に図示）によシ
、特定パターンチェック結果蓄積メモリ３の通話路メモ
リ１の書込みアドレスと同一アドレスにはＤＩに入力さ
れた制御信号１０１の“１”が書き込まれる。ここで同
一パターンが発見されないときは、通話路メモリ１のＤ
Ｉにはデータイン用セレクタ１４を介してＰＣＭ入力１
００からのＰＣＭ信号１０２（第２図（Ｃ）に図示）が
入力され、特定パターンチェック結果蓄積メモリ３には
“０”が書き込まれる。
ーン設定回路４からの特定パターンか否かがチェックさ
れ、同一パターンが発見されるとパターン比較回路５は
制御信号１０１（第２図Φ）に図示）を出力する。該制
御信号１０１ によシ通話路メモリ１のＤＩにはデータ
イン用セレクタ１４を介してパイロットパターン設定回
路６からのパイロットパターンが入力され、同時に特定
パターンチェック結果蓄積メモリ３０Ａおよび通話路メ
モリｌのＡｉＣアドレス用セレクタ１５を介して入力さ
れたアドレス信号１０３（第２図（ｄ）に図示）によシ
、特定パターンチェック結果蓄積メモリ３の通話路メモ
リ１の書込みアドレスと同一アドレスにはＤＩに入力さ
れた制御信号１０１の“１”が書き込まれる。ここで同
一パターンが発見されないときは、通話路メモリ１のＤ
Ｉにはデータイン用セレクタ１４を介してＰＣＭ入力１
００からのＰＣＭ信号１０２（第２図（Ｃ）に図示）が
入力され、特定パターンチェック結果蓄積メモリ３には
“０”が書き込まれる。
通話路メモリ１の読出し側では、もちろん保持メモリ２
のＤｏからの出力データがアドレス用セレクタ１５のＲ
Ｄに入力され、アドレス用セレクタ１５出力のアドレス
信号１０３をアドレスとして読み出されるが、この読出
しと同時に特定パターンチェック結果蓄積メモリ３の内
容もチェックされる。もしこの内容が出力データ１０６
（第２図（ｇ）に図示）のように“１＃であれば、通話
路メモリ１から読み出された出力データ１０４（第２図
（ｅ）に図示）のＰＣＭ信号はパイロットパターンであ
ることを示しているので、該ＰＣＭ信号はアンドゲート
９を介してパイロットパターンチェック回路１０に送ら
れ、ここで通話路の正常性がチェックされる。同時に特
定パターン挿入用セレクタ１６によシアンドゲート１３
を介した特定パターンが選択されＰＣＭ出力１０５（第
２図（ｆ）に図示）として送シ出される。
のＤｏからの出力データがアドレス用セレクタ１５のＲ
Ｄに入力され、アドレス用セレクタ１５出力のアドレス
信号１０３をアドレスとして読み出されるが、この読出
しと同時に特定パターンチェック結果蓄積メモリ３の内
容もチェックされる。もしこの内容が出力データ１０６
（第２図（ｇ）に図示）のように“１＃であれば、通話
路メモリ１から読み出された出力データ１０４（第２図
（ｅ）に図示）のＰＣＭ信号はパイロットパターンであ
ることを示しているので、該ＰＣＭ信号はアンドゲート
９を介してパイロットパターンチェック回路１０に送ら
れ、ここで通話路の正常性がチェックされる。同時に特
定パターン挿入用セレクタ１６によシアンドゲート１３
を介した特定パターンが選択されＰＣＭ出力１０５（第
２図（ｆ）に図示）として送シ出される。
このように本実施例によれば、ＰＣＭ信号をスイッチン
グする時分割スイッチに於て、特定ＰＣＭパターン（た
とえば無音パターン）ｔ一時分割スイッチメモリに入力
される前に検出し、該特定ＰＣＭパターンの代わりにパ
イロットパターンを入力し、時分割スイッチの出力側で
特定パターンを挿入して出力復元をはかると同時に、該
パイロットパターンをチェックするととべよル、専用の
通話路チェック用タイムスロットを設けないで常時全通
話路の正常性をチェックすることができる。
グする時分割スイッチに於て、特定ＰＣＭパターン（た
とえば無音パターン）ｔ一時分割スイッチメモリに入力
される前に検出し、該特定ＰＣＭパターンの代わりにパ
イロットパターンを入力し、時分割スイッチの出力側で
特定パターンを挿入して出力復元をはかると同時に、該
パイロットパターンをチェックするととべよル、専用の
通話路チェック用タイムスロットを設けないで常時全通
話路の正常性をチェックすることができる。
以上説明したように本発明は、特定パターン検出回路と
その結果の格納メモリと、パイロットパターン挿入用セ
レクタとを設け、入力ＰＣＭ信号が特定パターンであっ
たときはパイロット信号を該特定パターンの代わりに通
話路に挿入し、該通話路の出力を前記格納メモリの内容
によシ選別し、送られてきたパイロット信号をチェック
することによ）、常時実際使用中の通話路の試験を経済
的に行うことができる効果がある。
その結果の格納メモリと、パイロットパターン挿入用セ
レクタとを設け、入力ＰＣＭ信号が特定パターンであっ
たときはパイロット信号を該特定パターンの代わりに通
話路に挿入し、該通話路の出力を前記格納メモリの内容
によシ選別し、送られてきたパイロット信号をチェック
することによ）、常時実際使用中の通話路の試験を経済
的に行うことができる効果がある。
４、図面の簡単な説＃Ｊ や
第１図は本発明の時分割スイッチ通話路監視方式の一実
施例を示すブロック図および第２図（ａ）。
第１図は本発明の時分割スイッチ通話路監視方式の一実
施例を示すブロック図および第２図（ａ）。
〜（ｇ）は第１図に於ける主要部のデータ、信号パター
ン例を示す図でおる。
ン例を示す図でおる。
ｌ・・・・・・通話路メモリ、２・・・・・・保持メそ
り、３・・・・・・特定パターンチェック結果蓄積メモ
リ、４・・・・・・特定パターン設定回路、５・・・・
・・パターン比較回路、６・・・・・・パイロットパタ
ーン設定回路、７・・・・・・通話路メモリ書込みアド
レスカウンタ、８・・・・・・保持メモリ読出しアドレ
スカウンタ、９，１３・・・・・・アンドゲート、１０
・・・・・・パイロットパターンチェック回路、１１・
・・・・・ＲＤ／ＷＴタイミング発生回路、１２・・・
・・・中央処理装置、１４・・・・・・データイン用セ
レクタ、１５．１７・・・・−・アドレス用セレクタ、
１６・・・・・・特定パターン挿入用セレクタ、１００
・・・・・・ＰＣＭ入力、１０１・・・・・・制御信号
、１０２・・・・・・ＰＣＭ信号、１０３・・・・・・
アドレス信号・、１０４゜１０６・・・・・・出力デー
タ、１０５・・・・・・ＰＣＭ出力。
り、３・・・・・・特定パターンチェック結果蓄積メモ
リ、４・・・・・・特定パターン設定回路、５・・・・
・・パターン比較回路、６・・・・・・パイロットパタ
ーン設定回路、７・・・・・・通話路メモリ書込みアド
レスカウンタ、８・・・・・・保持メモリ読出しアドレ
スカウンタ、９，１３・・・・・・アンドゲート、１０
・・・・・・パイロットパターンチェック回路、１１・
・・・・・ＲＤ／ＷＴタイミング発生回路、１２・・・
・・・中央処理装置、１４・・・・・・データイン用セ
レクタ、１５．１７・・・・−・アドレス用セレクタ、
１６・・・・・・特定パターン挿入用セレクタ、１００
・・・・・・ＰＣＭ入力、１０１・・・・・・制御信号
、１０２・・・・・・ＰＣＭ信号、１０３・・・・・・
アドレス信号・、１０４゜１０６・・・・・・出力デー
タ、１０５・・・・・・ＰＣＭ出力。
Claims (1)
- 中央処理装置からランダムに書き込まれたデータがシー
ケンシャルに読み出される保持メモリと、多重化された
ＰＣＭ信号がシーケンシャルに書き込まれ前記保持メモ
リからの読出しデータをアドレスとしてランダムに読み
出される通話路メモリとからなる時分割スイッチに於て
、前記ＰＣＭ信号の入力信号路に接続された特定パター
ン検出手段と、該特定パターン検出手段とパイロット信
号挿入用セレクタと前記通話路メモリの出力段に接続さ
れ該特定パターン検出手段の検出結果を格納するメモリ
とを備え、特定パターンの代わりに送られてきた前記通
話路メモリの読出しデータとしてのパイロット信号をチ
ェックすることを特徴とする時分割スイッチ通話路監視
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22240784A JPS61100064A (ja) | 1984-10-23 | 1984-10-23 | 時分割スイツチ通話路監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22240784A JPS61100064A (ja) | 1984-10-23 | 1984-10-23 | 時分割スイツチ通話路監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100064A true JPS61100064A (ja) | 1986-05-19 |
Family
ID=16781892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22240784A Pending JPS61100064A (ja) | 1984-10-23 | 1984-10-23 | 時分割スイツチ通話路監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100064A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63290038A (ja) * | 1987-05-22 | 1988-11-28 | Hitachi Ltd | デ−タ伝送システム |
| JPS6432749A (en) * | 1987-07-29 | 1989-02-02 | Oki Electric Ind Co Ltd | Pilot test system |
-
1984
- 1984-10-23 JP JP22240784A patent/JPS61100064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63290038A (ja) * | 1987-05-22 | 1988-11-28 | Hitachi Ltd | デ−タ伝送システム |
| JPS6432749A (en) * | 1987-07-29 | 1989-02-02 | Oki Electric Ind Co Ltd | Pilot test system |
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