JP2978649B2 - メモリスイッチ監視方式 - Google Patents
メモリスイッチ監視方式Info
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- JP2978649B2 JP2978649B2 JP4260997A JP26099792A JP2978649B2 JP 2978649 B2 JP2978649 B2 JP 2978649B2 JP 4260997 A JP4260997 A JP 4260997A JP 26099792 A JP26099792 A JP 26099792A JP 2978649 B2 JP2978649 B2 JP 2978649B2
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- JP
- Japan
- Prior art keywords
- time slot
- data memory
- memory
- address
- monitoring
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- Expired - Fee Related
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- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリスイッチ監視方式
に関し、特に電気通信網を構成する時分割多重化装置お
よび時分割交換機においてディジタル信号の接続および
交換を行う時分割スイッチのメモリスイッチ監視方式に
関する。
に関し、特に電気通信網を構成する時分割多重化装置お
よび時分割交換機においてディジタル信号の接続および
交換を行う時分割スイッチのメモリスイッチ監視方式に
関する。
【０００２】
【従来の技術】従来のメモリスイッチ監視方式における
メモリスイッチの監視は、入力側で入力信号にパリティ
を付与し、パリティビットとしてデータメモリの入力信
号と同一アドレスに書き込み、出力側ではアドレスコン
トロールメモリからのランダム読み出しアドレス（接続
先アドレス）で読み出した信号のパリティチェックを行
ってメモリスイッチを監視している。
メモリスイッチの監視は、入力側で入力信号にパリティ
を付与し、パリティビットとしてデータメモリの入力信
号と同一アドレスに書き込み、出力側ではアドレスコン
トロールメモリからのランダム読み出しアドレス（接続
先アドレス）で読み出した信号のパリティチェックを行
ってメモリスイッチを監視している。
【０００３】図３を図４と併せて参照して詳述すると、
この従来のメモリスイッチ監視方式において、入力タイ
ムスロットＮｏ．１は出力タイムスロットＮｏ．３に、
および入力タイムスロットＮｏ．３は出力タイムスロッ
トＮｏ．１に接続されている。
この従来のメモリスイッチ監視方式において、入力タイ
ムスロットＮｏ．１は出力タイムスロットＮｏ．３に、
および入力タイムスロットＮｏ．３は出力タイムスロッ
トＮｏ．１に接続されている。
【０００４】入力タイムスロットＮｏ．８は、出力タイ
ムスロットに出力が無いときに特定データを出力するた
めの特別なタイムスロットであり、アドレスコントロー
ルメモリ１５には初期値としてこのタイムスロットアド
レスが書き込まれており、接続の無い出力タイムスロッ
トにはこの入力信号が出力されている。データメモリ１
２に入力されたタイムスロットＮｏ．１〜８の入力信号
は、データメモリ１２のアドレス０〜７に順次書き込ま
れる。出力時には図４に示されるように、接続のあるタ
イムスロットには該当アドレスのデータメモリから読み
出した信号が出力され、接続の無いタイムスロットには
アドレス７が読み出される。従って、パリティチェック
が行われているデータメモリ領域は、アドレス０とアド
レス２とアドレス７のみであり、例えば、図３に示され
るデータメモリ１２の中でハッチングを施したアドレス
６が異常になっていてもパリティエラーを検出すること
ができない。そして、アドレス６の異常は回線増設等で
アドレス６を使用したときに始めて発見され、ネットワ
ークの運用に重大な支障を与える。
ムスロットに出力が無いときに特定データを出力するた
めの特別なタイムスロットであり、アドレスコントロー
ルメモリ１５には初期値としてこのタイムスロットアド
レスが書き込まれており、接続の無い出力タイムスロッ
トにはこの入力信号が出力されている。データメモリ１
２に入力されたタイムスロットＮｏ．１〜８の入力信号
は、データメモリ１２のアドレス０〜７に順次書き込ま
れる。出力時には図４に示されるように、接続のあるタ
イムスロットには該当アドレスのデータメモリから読み
出した信号が出力され、接続の無いタイムスロットには
アドレス７が読み出される。従って、パリティチェック
が行われているデータメモリ領域は、アドレス０とアド
レス２とアドレス７のみであり、例えば、図３に示され
るデータメモリ１２の中でハッチングを施したアドレス
６が異常になっていてもパリティエラーを検出すること
ができない。そして、アドレス６の異常は回線増設等で
アドレス６を使用したときに始めて発見され、ネットワ
ークの運用に重大な支障を与える。
【０００５】
【発明が解決しようとする課題】この従来のメモリスイ
ッチ監視方式では、接続のあるデータメモリ領域は監視
できるが、接続のないデータメモリ領域は監視できな
い。また、データメモリ１２のアドレス６が異常となっ
ていてもパリティエラーを検出することができず、アド
レス６の異常は回線増設等でアドレス６を使用したとき
に始めて発見されるため、ネットワークの運用に重大な
支障を与える。
ッチ監視方式では、接続のあるデータメモリ領域は監視
できるが、接続のないデータメモリ領域は監視できな
い。また、データメモリ１２のアドレス６が異常となっ
ていてもパリティエラーを検出することができず、アド
レス６の異常は回線増設等でアドレス６を使用したとき
に始めて発見されるため、ネットワークの運用に重大な
支障を与える。
【０００６】
【課題を解決するための手段】本発明によるメモリスイ
ッチ監視方式は、双方向通信を行うためのシーケンシャ
ル書き込み・ランダム読み出し方式の一面構成メモリス
イッチにおいて、データメモリと、タイムスロットごと
に前記データメモリの読み出しアドレスとの接続の有無
を識別するビットで構成されるアドレスコントロールメ
モリと、前記接続の有無を識別するビットを読み出し未
接続時の前記データメモリ入力に監視用の信号挿入を行
う監視用信号発生手段と、前記データメモリの障害を監
視するために挿入された前記監視用の信号を前記データ
メモリの入力時と出力時で比較するパターン比較手段
と、パリティを付加するチェックビット挿入手段と、チ
ェックビットを検出するチェックビット検出手段とを備
え、接続の無いタイムスロットにおいては前記アドレス
コントロールメモリに入力側のタイムスロットが出力側
の同一タイムスロットと接続されるように読み出しアド
レスを書くとともに、接続の有無を識別するビットに接
続無しを書き込む制御手段とで構成した未接続タイムス
ロット領域を含めた前記データメモリの全領域を監視す
る。
ッチ監視方式は、双方向通信を行うためのシーケンシャ
ル書き込み・ランダム読み出し方式の一面構成メモリス
イッチにおいて、データメモリと、タイムスロットごと
に前記データメモリの読み出しアドレスとの接続の有無
を識別するビットで構成されるアドレスコントロールメ
モリと、前記接続の有無を識別するビットを読み出し未
接続時の前記データメモリ入力に監視用の信号挿入を行
う監視用信号発生手段と、前記データメモリの障害を監
視するために挿入された前記監視用の信号を前記データ
メモリの入力時と出力時で比較するパターン比較手段
と、パリティを付加するチェックビット挿入手段と、チ
ェックビットを検出するチェックビット検出手段とを備
え、接続の無いタイムスロットにおいては前記アドレス
コントロールメモリに入力側のタイムスロットが出力側
の同一タイムスロットと接続されるように読み出しアド
レスを書くとともに、接続の有無を識別するビットに接
続無しを書き込む制御手段とで構成した未接続タイムス
ロット領域を含めた前記データメモリの全領域を監視す
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の一実施例を示す図１を参照すると、メモリ
スイッチ監視方式は、タイムスロットの接続の有無を識
別するビットを有するアドレスコントロールメモリ１５
と、このビットにより制御される入力信号と監視用信号
発生器１７からの監視用信号とを選択する入力信号選択
器１８とを備え、タイムスロットの接続のない場合には
アドレスコントロールメモリ１５に入力側のタイムスロ
ットと同じ出力側タイムスロットを接続するアドレスを
書くとともに、タイムスロットの接続の有無を識別する
ビットを未接続状態とし、入力側においてタイムスロッ
トの接続の有無を識別するビットが未接続状態となって
いるタイムスロットでは入力信号選択器１８で選択出力
された監視用信号発生器１７からの監視用信号をデータ
メモリの入力時と出力時で比較するためのパターン比較
回路２０によって未接続のタイムスロットの監視を行
う。また、入力信号選択器１８で選択出力された信号に
チェックビット挿入回路１１でチェックビットを付加し
てデータメモリ１２に入力し、出力側ではアドレスコン
トロールメモリ１５からのアドレスでデータメモリを読
み出してチェックビット検出回路１３でチェックビット
を検出することによってデータメモリの監視を行い、パ
ターン比較回路２０における未接続タイムスロットの監
視結果と論理和回路２１で論理和を採ることによりパタ
ーン比較回路２０およびチェックビット検出回路１３の
障害監視をも含めたメモリスイッチ全体の監視を行う。
る。本発明の一実施例を示す図１を参照すると、メモリ
スイッチ監視方式は、タイムスロットの接続の有無を識
別するビットを有するアドレスコントロールメモリ１５
と、このビットにより制御される入力信号と監視用信号
発生器１７からの監視用信号とを選択する入力信号選択
器１８とを備え、タイムスロットの接続のない場合には
アドレスコントロールメモリ１５に入力側のタイムスロ
ットと同じ出力側タイムスロットを接続するアドレスを
書くとともに、タイムスロットの接続の有無を識別する
ビットを未接続状態とし、入力側においてタイムスロッ
トの接続の有無を識別するビットが未接続状態となって
いるタイムスロットでは入力信号選択器１８で選択出力
された監視用信号発生器１７からの監視用信号をデータ
メモリの入力時と出力時で比較するためのパターン比較
回路２０によって未接続のタイムスロットの監視を行
う。また、入力信号選択器１８で選択出力された信号に
チェックビット挿入回路１１でチェックビットを付加し
てデータメモリ１２に入力し、出力側ではアドレスコン
トロールメモリ１５からのアドレスでデータメモリを読
み出してチェックビット検出回路１３でチェックビット
を検出することによってデータメモリの監視を行い、パ
ターン比較回路２０における未接続タイムスロットの監
視結果と論理和回路２１で論理和を採ることによりパタ
ーン比較回路２０およびチェックビット検出回路１３の
障害監視をも含めたメモリスイッチ全体の監視を行う。
【０００８】詳述すると、図１は本発明のメモリスイッ
チ監視方式における８タイムスロットメモリスイッチの
ブロック図であり、図２は本発明のメモリスイッチ監視
方式において、入力タイムスロット１が出力タイムスロ
ット３に、および入力タイムスロット３が出力タイムス
ロット１に接続されたときのタイミングチャートであ
る。
チ監視方式における８タイムスロットメモリスイッチの
ブロック図であり、図２は本発明のメモリスイッチ監視
方式において、入力タイムスロット１が出力タイムスロ
ット３に、および入力タイムスロット３が出力タイムス
ロット１に接続されたときのタイミングチャートであ
る。
【０００９】次に、図１のブロック図に示される本発明
のメモリスイッチ監視方式において、図２のタイミング
チャートに示される接続を行ったときの動作について説
明する。アドレスコントロールメモリ１５のデータメモ
リ読み出しアドレスには、タイムスロットの接続のある
場合は接続先のデータメモリアドレスが書かれ、タイム
スロットの接続がない場合は入力タイムスロットと同じ
出力タイムスロットを接続するため、シーケンシャルカ
ウンタ１６から出力されるアドレスと同じアドレスが書
かれる。タイムスロットの接続の有無を識別するビット
には、接続がある場合は″１″が、および接続がない場
合は″０″が書き込まれる。データメモリ１２の入力に
は、接続があるタイムスロットＮｏ．１およびタイムス
ロットＮｏ．３には入力信号が、および接続がないタイ
ムスロットＮｏ．２，４，５，６，７には監視用信号発
生器１７で作成された″０″と″１″との交番パターン
の監視用信号がアドレスコントロールメモリ１５のタイ
ムスロットの接続の有無を識別するビットＸにより制御
された入力信号選択器１８により選択されて入力され
る。また、入力信号選択器１８から選択出力されるこれ
らの信号はチェックビット挿入回路１１に入力されてチ
ェックビットが付与され、シーケンシャルカウンタ１６
のアドレスによりデータメモリ１２のアドレス０〜７に
順次書き込まれる。図２に示されるように、出力側では
接続のあるタイムスロットＮｏ．１およびタイムスロッ
トＮｏ．３には該当アドレスのデータメモリから読み出
された信号が出力され、接続のないタイムスロットＮ
ｏ．２，４，５，６，７には監視用信号が読み出され
る。接続のないタイムスロットに書き込まれた監視用信
号のデータメモリ１２に入力される値とデータメモリ１
２から出力される値とをパターン比較回路２０によって
比較することにより接続のないタイムスロットの監視を
行う。また、アドレスコントロールメモリ１５にはデー
タメモリ１２の全ての領域のアドレスが書かれているた
め、データメモリ１２の出力にはデータメモリ１２の全
アドレスが読み出され、これらの信号をチェックビット
検出回路１３でパリティチェックを行うことによりデー
タメモリ１２の中でハッチングを施した異常接続のない
アドレス６を発見することが可能である。出力信号選択
器１９は、接続のないタイムスロットに監視用信号が流
出するのを防ぐためのもので、ここでは接続のないタイ
ムスロットには″０″を出力している。そして、パター
ン比較回路２０からのパターン不一致エラーの信号とチ
ェックビット検出回路１３からのチェックビット検出エ
ラーの信号との２つのエラー信号を論理和回路２１およ
び排他的論理和回路２２に入力し、図２に示されるよう
に論理和回路２１によっていずれか一方のエラー信号に
よりメモリスイッチアラームとして出力し、また排他的
論理和回路２２によって２つのエラー信号が不一致の場
合に監視回路アラームとして出力する。
のメモリスイッチ監視方式において、図２のタイミング
チャートに示される接続を行ったときの動作について説
明する。アドレスコントロールメモリ１５のデータメモ
リ読み出しアドレスには、タイムスロットの接続のある
場合は接続先のデータメモリアドレスが書かれ、タイム
スロットの接続がない場合は入力タイムスロットと同じ
出力タイムスロットを接続するため、シーケンシャルカ
ウンタ１６から出力されるアドレスと同じアドレスが書
かれる。タイムスロットの接続の有無を識別するビット
には、接続がある場合は″１″が、および接続がない場
合は″０″が書き込まれる。データメモリ１２の入力に
は、接続があるタイムスロットＮｏ．１およびタイムス
ロットＮｏ．３には入力信号が、および接続がないタイ
ムスロットＮｏ．２，４，５，６，７には監視用信号発
生器１７で作成された″０″と″１″との交番パターン
の監視用信号がアドレスコントロールメモリ１５のタイ
ムスロットの接続の有無を識別するビットＸにより制御
された入力信号選択器１８により選択されて入力され
る。また、入力信号選択器１８から選択出力されるこれ
らの信号はチェックビット挿入回路１１に入力されてチ
ェックビットが付与され、シーケンシャルカウンタ１６
のアドレスによりデータメモリ１２のアドレス０〜７に
順次書き込まれる。図２に示されるように、出力側では
接続のあるタイムスロットＮｏ．１およびタイムスロッ
トＮｏ．３には該当アドレスのデータメモリから読み出
された信号が出力され、接続のないタイムスロットＮ
ｏ．２，４，５，６，７には監視用信号が読み出され
る。接続のないタイムスロットに書き込まれた監視用信
号のデータメモリ１２に入力される値とデータメモリ１
２から出力される値とをパターン比較回路２０によって
比較することにより接続のないタイムスロットの監視を
行う。また、アドレスコントロールメモリ１５にはデー
タメモリ１２の全ての領域のアドレスが書かれているた
め、データメモリ１２の出力にはデータメモリ１２の全
アドレスが読み出され、これらの信号をチェックビット
検出回路１３でパリティチェックを行うことによりデー
タメモリ１２の中でハッチングを施した異常接続のない
アドレス６を発見することが可能である。出力信号選択
器１９は、接続のないタイムスロットに監視用信号が流
出するのを防ぐためのもので、ここでは接続のないタイ
ムスロットには″０″を出力している。そして、パター
ン比較回路２０からのパターン不一致エラーの信号とチ
ェックビット検出回路１３からのチェックビット検出エ
ラーの信号との２つのエラー信号を論理和回路２１およ
び排他的論理和回路２２に入力し、図２に示されるよう
に論理和回路２１によっていずれか一方のエラー信号に
よりメモリスイッチアラームとして出力し、また排他的
論理和回路２２によって２つのエラー信号が不一致の場
合に監視回路アラームとして出力する。
【００１０】
【発明の効果】以上説明したように本発明によれば、比
較回路および検出回路からなる２つの監視回路を含めた
メモリスイッチ全体の常時監視が可能であり、信頼性の
高い時分割多重化装置を実現できる。
較回路および検出回路からなる２つの監視回路を含めた
メモリスイッチ全体の常時監視が可能であり、信頼性の
高い時分割多重化装置を実現できる。
【図１】本発明の一実施例のメモリスイッチ監視方式を
示すブロック図である。
示すブロック図である。
【図２】同実施例のメモリスイッチ監視方式の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図３】従来のメモリスイッチ監視方式を示すブロック
図である。
図である。
【図４】従来のメモリスイッチ監視方式の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
１１ チェックビット挿入回路 １２ データメモリ １３ チェックビット検出回路 １４ セレクタ １５ アドレスコントロールメモリ １６ シーケンシャルカウンタ １７ 監視用信号発生器 １８ 入力信号選択器 １９ 出力信号選択器 ２０ パターン比較回路 ２１ 論理和回路 ２２ 排他的論理和回路 Ｘ データ読み出しアドレスビット Ｙ 接続有無識別ビット
フロントページの続き (56)参考文献 特開 昭61−72458（ＪＰ，Ａ) 特開 昭60−214190（ＪＰ，Ａ) 特開 昭63−156465（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/00 H04M 3/22
Claims (1)
- 【請求項１】 双方向通信を行うためのシーケンシャル
書き込み・ランダム読み出し方式の一面構成メモリスイ
ッチにおいて、 データメモリと、 タイムスロットごとに前記データメモリの読み出しアド
レスとの接続の有無を識別するビットで構成されるアド
レスコントロールメモリと、 前記接続の有無を識別するビットを読み出し未接続時の
前記データメモリ入力に監視用の信号挿入を行う監視用
信号発生手段と、 前記データメモリの障害を監視するために挿入された前
記監視用の信号を前記データメモリの入力時と出力時で
比較するパターン比較手段と、 パリティを付加するチェックビット挿入手段と、 チェックビットを検出するチェックビット検出手段と、 を備え、 接続の無いタイムスロットにおいては前記アドレスコン
トロールメモリに入力側のタイムスロットが出力側の同
一タイムスロットと接続されるように読み出しアドレス
を書くとともに、接続の有無を識別するビットに接続無
しを書き込む制御手段とで構成した未接続タイムスロッ
ト領域を含めた前記データメモリの全領域を監視するこ
とを特徴とするメモリスイッチ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260997A JP2978649B2 (ja) | 1992-09-30 | 1992-09-30 | メモリスイッチ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260997A JP2978649B2 (ja) | 1992-09-30 | 1992-09-30 | メモリスイッチ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06113379A JPH06113379A (ja) | 1994-04-22 |
| JP2978649B2 true JP2978649B2 (ja) | 1999-11-15 |
Family
ID=17355632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260997A Expired - Fee Related JP2978649B2 (ja) | 1992-09-30 | 1992-09-30 | メモリスイッチ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978649B2 (ja) |
-
1992
- 1992-09-30 JP JP4260997A patent/JP2978649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06113379A (ja) | 1994-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
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