JP2958087B2 - 疎通試験回路 - Google Patents
疎通試験回路Info
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- JP2958087B2 JP2958087B2 JP25105490A JP25105490A JP2958087B2 JP 2958087 B2 JP2958087 B2 JP 2958087B2 JP 25105490 A JP25105490 A JP 25105490A JP 25105490 A JP25105490 A JP 25105490A JP 2958087 B2 JP2958087 B2 JP 2958087B2
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Description
【発明の詳細な説明】 〔概要〕 回線収容装置の製品試験時や障害時の疎通試験に用い
る疎通試験回路に関し、 常に正しい予測擬似データを発生してチェックを防止
し試験の確実性を高めることを目的とし、 伝送路で接続された装置間で擬似データを伝送して疎
通試験を行なう疎通試験回路において、 チャネルアドレスを順次切換えて出力する制御部と、 該制御部よりチャネルアドレスを供給されて擬似デー
タの読出し及び次サイクルの擬似データの書込みを同一
チャネルで行なう多重用第１のメモリと、該第１のメモ
リから読出された擬似データから次サイクルの擬似デー
タを生成して該第１のメモリに供給する第１の擬似パタ
ーン発生回路とを有する擬似パターン発生部を送信側に
設け、該制御部よりチャネルアドレスを供給されて予測
擬似データの読出し及び次サイクルの予測擬似データの
読出し及び次サイクルの予測擬似データの書込みを同一
チャネルで行なう多重用の第２のメモリと、該擬似パタ
ーン発生部から送出された擬似データと該第２のメモリ
より読出された予測擬似データとを比較して比較結果を
出力する比較器と、該比較器の比較結果で該擬似パター
ン発生部から送出された擬似データが誤っているときに
該予測擬似データに従って該擬似データを補正するデー
タ補正回路と、該データ補正回路で補正された擬似デー
タから次サイクルの予測擬似データを生成して該第２の
メモリに供給する第２の擬似パターン発生回路とを有す
る擬似ターン確認部を受信側に設け構成する。
る疎通試験回路に関し、 常に正しい予測擬似データを発生してチェックを防止
し試験の確実性を高めることを目的とし、 伝送路で接続された装置間で擬似データを伝送して疎
通試験を行なう疎通試験回路において、 チャネルアドレスを順次切換えて出力する制御部と、 該制御部よりチャネルアドレスを供給されて擬似デー
タの読出し及び次サイクルの擬似データの書込みを同一
チャネルで行なう多重用第１のメモリと、該第１のメモ
リから読出された擬似データから次サイクルの擬似デー
タを生成して該第１のメモリに供給する第１の擬似パタ
ーン発生回路とを有する擬似パターン発生部を送信側に
設け、該制御部よりチャネルアドレスを供給されて予測
擬似データの読出し及び次サイクルの予測擬似データの
読出し及び次サイクルの予測擬似データの書込みを同一
チャネルで行なう多重用の第２のメモリと、該擬似パタ
ーン発生部から送出された擬似データと該第２のメモリ
より読出された予測擬似データとを比較して比較結果を
出力する比較器と、該比較器の比較結果で該擬似パター
ン発生部から送出された擬似データが誤っているときに
該予測擬似データに従って該擬似データを補正するデー
タ補正回路と、該データ補正回路で補正された擬似デー
タから次サイクルの予測擬似データを生成して該第２の
メモリに供給する第２の擬似パターン発生回路とを有す
る擬似ターン確認部を受信側に設け構成する。
本発明は疎通試験回路に関し、回線収容装置の製品試
験時や障害時の疎通試験に用いる疎通試験回路に関す
る。
験時や障害時の疎通試験に用いる疎通試験回路に関す
る。
本出願人は特願平１−329889号発明の名称「擬似パタ
ーン発生・確認回路」により疎通試験に用いる回路を提
案した。
ーン発生・確認回路」により疎通試験に用いる回路を提
案した。
この回路は第５図に示す如く、擬似パターン発生部12
において先ず最初に制御部11からチャネルアドレス０を
擬似パターン発生部12に提供して多重用の第１のメモリ
（RAM）13より当初の記憶データである擬似データ０を
読出し、かつ同時に上記擬似データ０をもとに第１の擬
似パターン発生回路14にて擬似データＡを発生して多重
用のRAM13の同一チャネルに書き込むようにし、つぎの
サイクルでこの書き込まれた擬似データＡを読だしする
とともに、同時につぎの擬似データＢを発生しRAM13の
同一アドレスに書込むようにする。以下順次このサイク
ルを繰り返し行うようにする。
において先ず最初に制御部11からチャネルアドレス０を
擬似パターン発生部12に提供して多重用の第１のメモリ
（RAM）13より当初の記憶データである擬似データ０を
読出し、かつ同時に上記擬似データ０をもとに第１の擬
似パターン発生回路14にて擬似データＡを発生して多重
用のRAM13の同一チャネルに書き込むようにし、つぎの
サイクルでこの書き込まれた擬似データＡを読だしする
とともに、同時につぎの擬似データＢを発生しRAM13の
同一アドレスに書込むようにする。以下順次このサイク
ルを繰り返し行うようにする。
また擬似パターン確認部16では、上記チャネルアドレ
ス０を多重用の第２のメモリ（RAM）17に加えて初期デ
ータである予測擬似データ０を読みだし、上記予測擬似
データ０と前記のRAM13より最初に読みだした擬似デー
タ０とを比較器19に加えて比較確認し、同時に上記デー
タ０を第２の擬似パターン発生回路18に加えることによ
り予測擬似データＡを発生してRAM17の同一チャネルに
書き込んだのち次のデータの到着を待ち、次に前記RAM1
3から擬似データＡが到着した際、比較器19でビット比
較を行った結果を表示する。このとき受信した擬似デー
タより次の予測擬似データデータＢを発生してRAM17の
同一チャネルに書込みする。以下順次この処理サイクル
を繰返すようにする。
ス０を多重用の第２のメモリ（RAM）17に加えて初期デ
ータである予測擬似データ０を読みだし、上記予測擬似
データ０と前記のRAM13より最初に読みだした擬似デー
タ０とを比較器19に加えて比較確認し、同時に上記デー
タ０を第２の擬似パターン発生回路18に加えることによ
り予測擬似データＡを発生してRAM17の同一チャネルに
書き込んだのち次のデータの到着を待ち、次に前記RAM1
3から擬似データＡが到着した際、比較器19でビット比
較を行った結果を表示する。このとき受信した擬似デー
タより次の予測擬似データデータＢを発生してRAM17の
同一チャネルに書込みする。以下順次この処理サイクル
を繰返すようにする。
従って、この擬似パターンの発生・確認のサイクルを
チャネルごとに繰り返し行い、複数チャネルの同時試験
を可能としている。
チャネルごとに繰り返し行い、複数チャネルの同時試験
を可能としている。
従来回路では伝送路15上で障害が発生して、例えばデ
ータＢが擬似データBNGと誤って擬似パターン確認部16
に供給されると、比較器19で不一致が検出されると共
に、擬似パターン発生回路18は誤りのデータBNGを基に
して予測擬似データCNGを発生しRAM17に書込む。このた
め次に伝送路15から正しい擬似データーＣが供給される
と、比較器19は擬似データＣを予測擬似データCnGと比
較して不一致を検出してしまう。
ータＢが擬似データBNGと誤って擬似パターン確認部16
に供給されると、比較器19で不一致が検出されると共
に、擬似パターン発生回路18は誤りのデータBNGを基に
して予測擬似データCNGを発生しRAM17に書込む。このた
め次に伝送路15から正しい擬似データーＣが供給される
と、比較器19は擬似データＣを予測擬似データCnGと比
較して不一致を検出してしまう。
このように正しい擬似データＣを誤りだと判定するた
めに予測パターン発生回路18が発生する予測擬似データ
が正しく復旧するまでの間正しい試験を行なうことがで
きないという問題があった。
めに予測パターン発生回路18が発生する予測擬似データ
が正しく復旧するまでの間正しい試験を行なうことがで
きないという問題があった。
本発明は上記の点に鑑みなされたもので、常に正しい
予測擬似データを発生してチェック抜けを防止し試験の
確実性を高める疎通試験回路を提供することを目的とす
る。
予測擬似データを発生してチェック抜けを防止し試験の
確実性を高める疎通試験回路を提供することを目的とす
る。
第１図では本発明の原理図を示す。
同図中、制御部11はチャネルアドレスを順次切換えて
出力する。擬似パターン発生部12内の多重用の第１のメ
モリ（RAM）13は、制御部11よりチャネルアドレスを供
給されて擬似データの読出し及び次サイクルの擬似デー
タの書込みを同一チャネルで行なう。
出力する。擬似パターン発生部12内の多重用の第１のメ
モリ（RAM）13は、制御部11よりチャネルアドレスを供
給されて擬似データの読出し及び次サイクルの擬似デー
タの書込みを同一チャネルで行なう。
第１の擬似パターン発生回路14は第１のメモリ13から
読出された擬似データから次サイクルの擬似データを生
成して該第１のメモリに供給する。
読出された擬似データから次サイクルの擬似データを生
成して該第１のメモリに供給する。
擬似パターン確認部26内の多重用の第２のメモリ（RA
M）17は、制御部11よりチャネルアドレスを供給されて
予測擬似データの読出し及び次サイクルの予測擬似デー
タの書込みを同一チャネルで行なう。
M）17は、制御部11よりチャネルアドレスを供給されて
予測擬似データの読出し及び次サイクルの予測擬似デー
タの書込みを同一チャネルで行なう。
比較器19は、擬似パターン発生部12から伝送路15に送
出された擬似データと第２のメモリ17より読出された予
測擬似データとを比較して比較結果を出力する。
出された擬似データと第２のメモリ17より読出された予
測擬似データとを比較して比較結果を出力する。
データ補正回路20は、比較器19の比較結果で擬似パタ
ーン発生部12から送出された擬似データが誤っていると
きに予測擬似データに従って擬似データを補正する。
ーン発生部12から送出された擬似データが誤っていると
きに予測擬似データに従って擬似データを補正する。
第２の擬似パターン発生回路18は、データ補正回路20
で補正された擬似データから次サイクルの予測擬似デー
タを生成して第２のメモリ17に供給する。
で補正された擬似データから次サイクルの予測擬似デー
タを生成して第２のメモリ17に供給する。
本発明においては、第２図（Ａ）に示す如く、伝送路
15より正常な擬似データＡが伝送されると、この擬似デ
ータＡは第１のメモリ17よりの予測擬似データＡと一致
し、比較結果は正常（OK）となって擬似データＡはデー
タ補正回路20で補正されずに第２の擬似パターン発生回
路18に供給され、ここで次サイクルの予測擬似データＢ
が発生されて第１のメモリ17に書込まれる。
15より正常な擬似データＡが伝送されると、この擬似デ
ータＡは第１のメモリ17よりの予測擬似データＡと一致
し、比較結果は正常（OK）となって擬似データＡはデー
タ補正回路20で補正されずに第２の擬似パターン発生回
路18に供給され、ここで次サイクルの予測擬似データＢ
が発生されて第１のメモリ17に書込まれる。
次のサイクルで障害が発生し、第２図（Ｂ）に示す如
く誤った擬似データＢ″が伝送されると、比較結果が異
常（NG）となるためデータ補正回路20で擬似データＢ″
予測擬似データＢに従って補正され、この補正されたデ
ータから次サイクルの予測擬似データＣが発生されて第
２のメモリ17に書込まれる。
く誤った擬似データＢ″が伝送されると、比較結果が異
常（NG）となるためデータ補正回路20で擬似データＢ″
予測擬似データＢに従って補正され、この補正されたデ
ータから次サイクルの予測擬似データＣが発生されて第
２のメモリ17に書込まれる。
次のサイクルで第２図（Ｃ）に示す如く、正常な擬似
データＣが伝送されると、この擬似データＣは予測擬似
データＣと比較されて比較結果は正常（OK）となり、こ
の擬似データＣのチェック抜けが防止される。これによ
って試験の確実性が向上する。
データＣが伝送されると、この擬似データＣは予測擬似
データＣと比較されて比較結果は正常（OK）となり、こ
の擬似データＣのチェック抜けが防止される。これによ
って試験の確実性が向上する。
第３図は本発明回路の擬似パターン確認部26の一実施
例の回路構成図を示す。
例の回路構成図を示す。
同図中、端子21には伝送路15よりｎ（ｎは例えば８）
ビットのデータが入来する。ところで、擬似パターン発
生回路14は第４図（Ａ）に示す擬似データを出力する。
この擬似データは例えばチャネルアドレスCH0が指定さ
れる毎に８ビットづつ区切られて第４図（Ｂ）に示す主
フレームMF0,MF1,MF2,…夫々のチャネルCH0が指定する
位置にデータ0,A,B…の順に挿入され伝送路15に送出さ
れる。
ビットのデータが入来する。ところで、擬似パターン発
生回路14は第４図（Ａ）に示す擬似データを出力する。
この擬似データは例えばチャネルアドレスCH0が指定さ
れる毎に８ビットづつ区切られて第４図（Ｂ）に示す主
フレームMF0,MF1,MF2,…夫々のチャネルCH0が指定する
位置にデータ0,A,B…の順に挿入され伝送路15に送出さ
れる。
第３の端子21に入来するデータの各ビットは比較器19
内のイクスクルーシブオア回路30a〜30b夫々に供給され
る。イクスクルーシブオア回路30a〜30b夫々にはRAM17
より読出された予測擬似データの各ビットが供給さてお
り、イクスクルーシブオア回路30a〜30b夫々は両ビット
が異なるときにのみ出力をＨレベルとし、オア回路31は
イクスクルーシブオア回路30a〜30bのいずれかよりＨレ
ベルの信号を供給されるとＨレベルの比較結果信号を生
成して端子22より出力する。この比較結果はＨレベルで
異常、Ｌレベルで正常を表わしている。
内のイクスクルーシブオア回路30a〜30b夫々に供給され
る。イクスクルーシブオア回路30a〜30b夫々にはRAM17
より読出された予測擬似データの各ビットが供給さてお
り、イクスクルーシブオア回路30a〜30b夫々は両ビット
が異なるときにのみ出力をＨレベルとし、オア回路31は
イクスクルーシブオア回路30a〜30bのいずれかよりＨレ
ベルの信号を供給されるとＨレベルの比較結果信号を生
成して端子22より出力する。この比較結果はＨレベルで
異常、Ｌレベルで正常を表わしている。
この比較結果信号は補正許可信号としてデータ補正回
路20内のアンド回路33a〜33bに供給される。アンド回路
33a〜33b夫々にはイクスクルーシブオア回路30a〜30b夫
々の出力信号が供給されており、アンド回路33a〜33bは
補正許可信号がＨレベルのときつまり比較結果が異常で
あるとき比較器19のイクスクルーシブオア回路30a〜30b
夫々の出力信号を取出してイクスクルーシブオア回路34
a〜34b夫々に供給する。
路20内のアンド回路33a〜33bに供給される。アンド回路
33a〜33b夫々にはイクスクルーシブオア回路30a〜30b夫
々の出力信号が供給されており、アンド回路33a〜33bは
補正許可信号がＨレベルのときつまり比較結果が異常で
あるとき比較器19のイクスクルーシブオア回路30a〜30b
夫々の出力信号を取出してイクスクルーシブオア回路34
a〜34b夫々に供給する。
イクスクルーシブオア回路34a〜34b夫々には端子21よ
りのデータがビット毎に供給されており、イクスクルー
シブオア回路34a〜34b夫々は比較器19よりＨレベルの信
号を供給されているものはデータの各ビットを反転して
補正し、比較器19よりＬレベルの信号を供給さているも
のはデータの各ビットを反転することなく出力する。こ
れによってデータのうち誤りのあるビットのみが補正さ
れ、正しいデータとして第２の擬似パターン発生回路18
に供給する。
りのデータがビット毎に供給されており、イクスクルー
シブオア回路34a〜34b夫々は比較器19よりＨレベルの信
号を供給されているものはデータの各ビットを反転して
補正し、比較器19よりＬレベルの信号を供給さているも
のはデータの各ビットを反転することなく出力する。こ
れによってデータのうち誤りのあるビットのみが補正さ
れ、正しいデータとして第２の擬似パターン発生回路18
に供給する。
第２の擬似パターン発生回路18は補正された正しいデ
ータを基にして次のフレームの予測擬似データを発生し
RAM17に書込む。
ータを基にして次のフレームの予測擬似データを発生し
RAM17に書込む。
このように、伝送された擬似データが誤っている場合
にも、この誤った擬似データが予測擬似データに従って
補正され、擬似パターン発生回路18は補正された擬似デ
ータから次サイクルの予測擬似データを発生するため、
次サイクルにおいて正常な擬似データが異常と誤って検
出されることが防止され、チェック抜けを防止できる。
従って疎通試験の確実性を高めることができる。
にも、この誤った擬似データが予測擬似データに従って
補正され、擬似パターン発生回路18は補正された擬似デ
ータから次サイクルの予測擬似データを発生するため、
次サイクルにおいて正常な擬似データが異常と誤って検
出されることが防止され、チェック抜けを防止できる。
従って疎通試験の確実性を高めることができる。
上述の如く、本発明の疎通試験回路によれば、常に正
しい予測擬似データを発生して、チェック抜けを防止し
試験の確実性を高めることができ、実用上きわめて有用
である。
しい予測擬似データを発生して、チェック抜けを防止し
試験の確実性を高めることができ、実用上きわめて有用
である。
第１図は本発明の原理図、 第２図は本発明回路の動作説明図、 第３図は本発明回路の擬似パターン確認部の一実施例の
回路構成図、 第４図は伝送データの構成を示す図、 第５図は従来回路の一例のブロック図である。 図において、 11は制御部、 12は第１の擬似パターン発生部、 13は第１のメモリ、 14は擬似パターン発生回路、 15は伝送路、 17は第２のメモリ、 18は第２の擬似パターン発生部、 19は比較器、 20はデータ補正回路、 26は擬似パターン確認部、 30a〜30b,34a〜34bはイクスクルーシブオア回路、 33a〜33bはアンド回路 を示す。
回路構成図、 第４図は伝送データの構成を示す図、 第５図は従来回路の一例のブロック図である。 図において、 11は制御部、 12は第１の擬似パターン発生部、 13は第１のメモリ、 14は擬似パターン発生回路、 15は伝送路、 17は第２のメモリ、 18は第２の擬似パターン発生部、 19は比較器、 20はデータ補正回路、 26は擬似パターン確認部、 30a〜30b,34a〜34bはイクスクルーシブオア回路、 33a〜33bはアンド回路 を示す。
Claims (1)
- 【請求項１】伝送路（15）で接続された装置間で擬似デ
ータを伝送して疎通試験を行なう疎通試験回路におい
て、 チャネルアドレスを順次切換えて出力する制御部（11）
と、 該制御部（11）よりチャネルアドレスを供給されて擬似
データの読出し及び次サイクルの擬似データの書込みを
同一チャネルで行なう多重用の第１のメモリ（13）と、 該第１のメモリ（13）から読出された擬似データから次
サイクルの擬似データを生成して該第１のメモリに供給
する第１の擬似パターン発生回路（14）とを有する擬似
パターン発生部（12）を送信側に設け、 該制御部（11）よりチャネルアドレスを供給されて予測
擬似データの読出し及び次サイクルの予測擬似データの
読出し及び次サイクルの予測擬似データの書込みを同一
チャネルで行なう多重用の第２のメモリ（17）と、 該擬似パターン発生部（12）から送出された擬似データ
と該第２のメモリ（17）より読出された予測擬似データ
とを比較して比較結果を出力する比較器（19）と、 該比較器（19）の比較結果で該擬似パターン発生部から
送出された擬似データが誤っているときに該予測擬似デ
ータに従って該擬似データを補正するデータ補正回路
（20）と、 該データ補正を回路（20）で補正された擬似データから
次サイクルの予測擬似データを生成して該第２ののメモ
リ（19）に供給する第２の擬似パターン発生回路（18）
とを有する擬似パターン確認部（26）を受信側に設けた
ことを特徴とする疎通試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105490A JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105490A JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129438A JPH04129438A (ja) | 1992-04-30 |
| JP2958087B2 true JP2958087B2 (ja) | 1999-10-06 |
Family
ID=17216935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25105490A Expired - Fee Related JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2958087B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918579A (ja) * | 1995-06-29 | 1997-01-17 | Fujitsu Denso Ltd | 回線監視装置 |
-
1990
- 1990-09-20 JP JP25105490A patent/JP2958087B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04129438A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |