JPH04129438A - 疎通試験回路 - Google Patents
疎通試験回路Info
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- JPH04129438A JPH04129438A JP25105490A JP25105490A JPH04129438A JP H04129438 A JPH04129438 A JP H04129438A JP 25105490 A JP25105490 A JP 25105490A JP 25105490 A JP25105490 A JP 25105490A JP H04129438 A JPH04129438 A JP H04129438A
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- 238000012360 testing method Methods 0.000 title claims abstract description 26
- 238000012937 correction Methods 0.000 claims abstract description 13
- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 claims description 14
- 238000012790 confirmation Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000004308 accommodation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
回線収容装置の製品試験時や障害時の疎通試験に用いる
疎通試験回路に関し、 常に正しい予測擬似データを発生してチエツクを防止し
試験の確実性を高めることを目的とし、伝送路で接続さ
れた装置間で擬似データを伝送して疎通試験を行なう疎
通試験回路において、チャネルアドレスを順次切換えて
出力する制御部と、 該制御部よりチャネルアドレスを供給されて擬似データ
の読出し及び次サイクルの擬似データの書込みを同一チ
ャネルで行なう多重用第１のメモリと、該第１のメモリ
から読出された擬似データから次サイクルの擬似データ
を生成して該第１のメモリに供給する第１の擬似パター
ン発生回路とを有する擬似パターン発生部を送信側に設
け、該制御部よりチャネルアドレスを供給されて予測擬
似データの読出し及び次サイクルの予測擬似データの読
出し及び次サイクルの予測擬似データの書込みを同一チ
ャネルで行なう多重用の第２のメモリと、該擬似パター
ン発生部から送出された擬似データと該第２のメモリよ
り読出された予測擬似データとを比較して比較結果を８
力する比較器と、該比較器の比較結果で該擬似パターン
発生部から送出された擬似データか誤っているときに該
予測擬似データに従って該擬似データを補正するデータ
補正回路と、該データ補正回路て補正された擬似データ
から次サイクルの予測擬似データを生成して該第２のメ
モリに供給する第２の擬似パターン発生回路とを有する
擬似パターン確認部を受信側に設は構成する。
疎通試験回路に関し、 常に正しい予測擬似データを発生してチエツクを防止し
試験の確実性を高めることを目的とし、伝送路で接続さ
れた装置間で擬似データを伝送して疎通試験を行なう疎
通試験回路において、チャネルアドレスを順次切換えて
出力する制御部と、 該制御部よりチャネルアドレスを供給されて擬似データ
の読出し及び次サイクルの擬似データの書込みを同一チ
ャネルで行なう多重用第１のメモリと、該第１のメモリ
から読出された擬似データから次サイクルの擬似データ
を生成して該第１のメモリに供給する第１の擬似パター
ン発生回路とを有する擬似パターン発生部を送信側に設
け、該制御部よりチャネルアドレスを供給されて予測擬
似データの読出し及び次サイクルの予測擬似データの読
出し及び次サイクルの予測擬似データの書込みを同一チ
ャネルで行なう多重用の第２のメモリと、該擬似パター
ン発生部から送出された擬似データと該第２のメモリよ
り読出された予測擬似データとを比較して比較結果を８
力する比較器と、該比較器の比較結果で該擬似パターン
発生部から送出された擬似データか誤っているときに該
予測擬似データに従って該擬似データを補正するデータ
補正回路と、該データ補正回路て補正された擬似データ
から次サイクルの予測擬似データを生成して該第２のメ
モリに供給する第２の擬似パターン発生回路とを有する
擬似パターン確認部を受信側に設は構成する。
本発明は疎通試験回路に関し、回線収容装置の製品試験
時や障害時の疎通試験に用いる疎通試験回路に関する。
時や障害時の疎通試験に用いる疎通試験回路に関する。
本出願人は特願平１−３２９８８９号発明の名称「擬似
パターン発生・確認回路」により疎通試験に用いる回路
を提案した。
パターン発生・確認回路」により疎通試験に用いる回路
を提案した。
この回路は第５図に示す如く、擬似パターン発生部１２
において先ず最初に制御部１１からチャネルアドレス０
を擬似パターン発生部１２に提供して多重用の第１のメ
モリ（ＲＡＭ）１３より当初の記憶データである擬似デ
ータ０を読出し、かつ同時に上記擬似データ０をもとに
第１の擬似パターン発生回路１４にて擬似データＡを発
生して多重用のＲＡＭ１３の同一チャネルに書き込むよ
うにし、つぎのサイクルでこの書込まれた擬似データＡ
を読だしするとともに、同時につぎの擬似データＢを発
生しＲＡＭ１３の同一アドレスに書込むようにする。以
下順次このサイクルを繰り返し行うようにする。
において先ず最初に制御部１１からチャネルアドレス０
を擬似パターン発生部１２に提供して多重用の第１のメ
モリ（ＲＡＭ）１３より当初の記憶データである擬似デ
ータ０を読出し、かつ同時に上記擬似データ０をもとに
第１の擬似パターン発生回路１４にて擬似データＡを発
生して多重用のＲＡＭ１３の同一チャネルに書き込むよ
うにし、つぎのサイクルでこの書込まれた擬似データＡ
を読だしするとともに、同時につぎの擬似データＢを発
生しＲＡＭ１３の同一アドレスに書込むようにする。以
下順次このサイクルを繰り返し行うようにする。
また擬似パターン確認部１６では、上記チャネルアドレ
ス０を多重用の第２のメモリ（ＲＡＭ）１７に加えて初
期データである予測擬似データ０を読みだし、上記予測
擬似データ０と前記のＲＡＭ１３より最初に読みだした
擬似データ０とを比較器１９に加えて比較確認し、同時
に上記データ０を第２の擬似パターン発生回路１８に加
えることにより予測擬似データＡを発生してＲＡＭ１．
７の同一チャネルに書き込んだのち次のデータの到着を
待ち、次に前記ＲＡＭ１３から擬似データＡか到着した
際、比較器１９でビット比較を行った結果を表示する。
ス０を多重用の第２のメモリ（ＲＡＭ）１７に加えて初
期データである予測擬似データ０を読みだし、上記予測
擬似データ０と前記のＲＡＭ１３より最初に読みだした
擬似データ０とを比較器１９に加えて比較確認し、同時
に上記データ０を第２の擬似パターン発生回路１８に加
えることにより予測擬似データＡを発生してＲＡＭ１．
７の同一チャネルに書き込んだのち次のデータの到着を
待ち、次に前記ＲＡＭ１３から擬似データＡか到着した
際、比較器１９でビット比較を行った結果を表示する。
このとき受信した擬似データより次の予測擬似データデ
ータＢを発生してＲＡＭ１７の同一チャネルに書込みす
る。以下順次この処理サイクルを繰返すようにする。
ータＢを発生してＲＡＭ１７の同一チャネルに書込みす
る。以下順次この処理サイクルを繰返すようにする。
従って、この擬似パターンの発生・確認のサイクルをチ
ャネルごとに繰り返し行い、複数チャネルの同時試験を
可能としている。
ャネルごとに繰り返し行い、複数チャネルの同時試験を
可能としている。
従来回路では伝送路１５上で障害が発生して、例えばデ
ータＢが擬似データＢ ＮＧと誤って擬似パターン確認
部１６に供給されると、比較器１９て不一致か検出され
ると共に、擬似パターン発生回路１８は誤りのデータＢ
ＮＧを基にして予測擬似データＣＮＧを発生しＲＡＭ
＋７に書込む。このため次に伝送路１５から正しい擬似
データＣか供給されると、比較器１９は擬似データＣを
予測擬似データＣａＧと比較して不一致を検出してしま
う。
ータＢが擬似データＢ ＮＧと誤って擬似パターン確認
部１６に供給されると、比較器１９て不一致か検出され
ると共に、擬似パターン発生回路１８は誤りのデータＢ
ＮＧを基にして予測擬似データＣＮＧを発生しＲＡＭ
＋７に書込む。このため次に伝送路１５から正しい擬似
データＣか供給されると、比較器１９は擬似データＣを
予測擬似データＣａＧと比較して不一致を検出してしま
う。
このように正しい擬似データＣを誤りだと判定するため
に予測パターン発生回路１８が発生する予測擬似データ
が正しく復旧するまでの間正しい試験を行なうことかで
きないという問題があった。
に予測パターン発生回路１８が発生する予測擬似データ
が正しく復旧するまでの間正しい試験を行なうことかで
きないという問題があった。
本発明は上記の点に鑑みなされたもので、常に正しい予
測擬似データを発生してチエツク抜けを防止し試験の確
実性を高める疎通試験回路を提供することを目的とする
。
測擬似データを発生してチエツク抜けを防止し試験の確
実性を高める疎通試験回路を提供することを目的とする
。
第１図は本発明の原理図を示す。
同図中、制御部１１はチャネルアドレスを順次切換えて
出力する。擬似パターン発生部１２内の多重用の第１の
メモリ（ＲＡＭ）１３は、制御部１１よりチャネルアド
レスを供給されて擬似データの読出し及び次サイクルの
擬似データの書込みを同一チャネルで行なう。
出力する。擬似パターン発生部１２内の多重用の第１の
メモリ（ＲＡＭ）１３は、制御部１１よりチャネルアド
レスを供給されて擬似データの読出し及び次サイクルの
擬似データの書込みを同一チャネルで行なう。
第１の擬似パターン発生回路１４は第１のメモリ１３か
ら読出された擬似データから次サイクルの擬似データを
生成して該第１のメモリに供給する。
ら読出された擬似データから次サイクルの擬似データを
生成して該第１のメモリに供給する。
擬似パターン確認部２６内の多重用の第２のメモリ（Ｒ
ＡＭ）１７は、制御部１１よりチャネルアドレスを供給
されて予測擬似データの読出し及び次サイクルの予測擬
似データの書込みを同一チャネルで行なう。
ＡＭ）１７は、制御部１１よりチャネルアドレスを供給
されて予測擬似データの読出し及び次サイクルの予測擬
似データの書込みを同一チャネルで行なう。
比較器１９は、擬似パターン発生部１２から伝送路１５
に送出された擬似データと第２のメモリ１７より読出さ
れた予測擬似データとを比較して比較結果を出力する。
に送出された擬似データと第２のメモリ１７より読出さ
れた予測擬似データとを比較して比較結果を出力する。
データ補正回路２０は、比較器１９の比較結果で擬似パ
ターン発生部１２から送出された擬似データが誤ってい
るときに予測擬似データに従って擬似データを補正する
。
ターン発生部１２から送出された擬似データが誤ってい
るときに予測擬似データに従って擬似データを補正する
。
第２の擬似パターン発生回路１８は、データ補正回路２
０で補正された擬似データから次サイクルの予測擬似デ
ータを生成して第２のメモリ１７に供給する。
０で補正された擬似データから次サイクルの予測擬似デ
ータを生成して第２のメモリ１７に供給する。
本発明においては、第２図（Ａ）に示す如く、伝送路１
５より正常な擬似データＡが伝送されると、この擬似デ
ータＡは第１のメモリ１７よりの予測擬似データＡと一
致し、比較結果は正常（ＯＫ）となって擬似データＡは
データ補正回路２０で補正されずに第２の擬似パターン
発生回路１８に供給され、ここで次サイクルの予測擬似
データＢが発生されて第１のメモリ１７に書込まれる。
５より正常な擬似データＡが伝送されると、この擬似デ
ータＡは第１のメモリ１７よりの予測擬似データＡと一
致し、比較結果は正常（ＯＫ）となって擬似データＡは
データ補正回路２０で補正されずに第２の擬似パターン
発生回路１８に供給され、ここで次サイクルの予測擬似
データＢが発生されて第１のメモリ１７に書込まれる。
次のサイクルで障害が発生し、第２図（Ｂ）に示す如く
誤った擬似データＢ“が伝送されると、比較結果が異常
（ＮＧ）となるためデータ補正回路２０で擬似データＢ
“予測擬似データＢに従って補正され、この補正された
データから次サイクルの予測擬似データＣか発生されて
第２のメモリ１７に書込まれる。
誤った擬似データＢ“が伝送されると、比較結果が異常
（ＮＧ）となるためデータ補正回路２０で擬似データＢ
“予測擬似データＢに従って補正され、この補正された
データから次サイクルの予測擬似データＣか発生されて
第２のメモリ１７に書込まれる。
次のサイクルで第２図（Ｃ）に示す如く、正常な擬似デ
ータＣが伝送されると、この擬似データＣは予測擬似デ
ータＣと比較されて比較結果は正常（ＯＫ）となり、こ
の擬似データＣのチエツク抜けか防止される。これによ
って試験の確実性か向上する。
ータＣが伝送されると、この擬似データＣは予測擬似デ
ータＣと比較されて比較結果は正常（ＯＫ）となり、こ
の擬似データＣのチエツク抜けか防止される。これによ
って試験の確実性か向上する。
第３図は本発明回路の擬似パターン確認部２６の一実施
例の回路構成図を示す。
例の回路構成図を示す。
同図中、端子２１には伝送路１５よりｎ（ｎは例えば８
）ビットのデータか入来する。ところで、擬似パターン
発生回路１４は第４図（Ａ）に示す擬似データを出力す
る。この擬似データは例えばチャネルアドレスＣＨＯが
指定される毎に８ビツトづつ区切られて第４図（Ｂ）に
示す主フレームＭＦＯ，ＭＦＩ、ＭＦ２．・・・夫々の
チャネルＣＨＯが指定する位置にデータ０．Ａ、Ｂ・・
・の順に挿入され伝送路１５に送出される。
）ビットのデータか入来する。ところで、擬似パターン
発生回路１４は第４図（Ａ）に示す擬似データを出力す
る。この擬似データは例えばチャネルアドレスＣＨＯが
指定される毎に８ビツトづつ区切られて第４図（Ｂ）に
示す主フレームＭＦＯ，ＭＦＩ、ＭＦ２．・・・夫々の
チャネルＣＨＯが指定する位置にデータ０．Ａ、Ｂ・・
・の順に挿入され伝送路１５に送出される。
第３の端子２１に入来するデータの各ビットは比較器１
９内のイクスクルーシブオア回路３０ａ〜３０ｂ夫々に
供給される。イクスクルーシブオア回路３０ａ〜３０ｂ
夫々にはＲＡＭ１７より読出された予測擬似データの各
ビットが供給さており、イクスクルーシブオア回路３０
ａ〜３０ｂ夫々は両ビットが異なるときにのみ出力をＨ
レベルとし、オア回路３１はイクスクルーシブオア回路
３０ａ〜３０ｂのいずれかよりＨレベルの信号を供給さ
れるとＨレベルの比較結果信号を生成して端子２２より
出力する。この比較結果はＨレベルで異常、Ｌレベルで
正常を表わしている。
９内のイクスクルーシブオア回路３０ａ〜３０ｂ夫々に
供給される。イクスクルーシブオア回路３０ａ〜３０ｂ
夫々にはＲＡＭ１７より読出された予測擬似データの各
ビットが供給さており、イクスクルーシブオア回路３０
ａ〜３０ｂ夫々は両ビットが異なるときにのみ出力をＨ
レベルとし、オア回路３１はイクスクルーシブオア回路
３０ａ〜３０ｂのいずれかよりＨレベルの信号を供給さ
れるとＨレベルの比較結果信号を生成して端子２２より
出力する。この比較結果はＨレベルで異常、Ｌレベルで
正常を表わしている。
この比較結果信号は補正許可信号としてデータ補正回路
２０内のアンド回路３３ａ〜３３ｂに供給される。アン
ド回路３３ａ〜３３ｂ夫々にはイクスクルーシブオア回
路３０ａ〜３０ｂ夫々の出力信号が供給されており、ア
ンド回路３３ａ〜３３ｂは補正許可信号がＨレベルのと
きつまり比較結果が異常であるとき比較器１９のイクス
クルーシブオア回路３０ａ〜３０ｂ夫々の出力信号を取
出してイクスクルーシブオア回路３４ａ〜３４ｂ夫々に
供給する。
２０内のアンド回路３３ａ〜３３ｂに供給される。アン
ド回路３３ａ〜３３ｂ夫々にはイクスクルーシブオア回
路３０ａ〜３０ｂ夫々の出力信号が供給されており、ア
ンド回路３３ａ〜３３ｂは補正許可信号がＨレベルのと
きつまり比較結果が異常であるとき比較器１９のイクス
クルーシブオア回路３０ａ〜３０ｂ夫々の出力信号を取
出してイクスクルーシブオア回路３４ａ〜３４ｂ夫々に
供給する。
イクスクルーシブオア回路３４ａ〜３４ｂ夫々には端子
２１よりのデータかビット毎に供給されており、イクス
クルーシブオア回路３４ａ〜３４ｂ夫々は比較器１９よ
りＨレベルの信号を供給されているものはデータの各ビ
ットを反転して補正し、比較器１９よりＬレベルの信号
を供給さているものはデータの各ビットを反転すること
なく出力する。これによってデータのうち誤りのあるビ
ットのみか補正され、正しいデータとして第２の擬似パ
ターン発生回路１８に供給する。
２１よりのデータかビット毎に供給されており、イクス
クルーシブオア回路３４ａ〜３４ｂ夫々は比較器１９よ
りＨレベルの信号を供給されているものはデータの各ビ
ットを反転して補正し、比較器１９よりＬレベルの信号
を供給さているものはデータの各ビットを反転すること
なく出力する。これによってデータのうち誤りのあるビ
ットのみか補正され、正しいデータとして第２の擬似パ
ターン発生回路１８に供給する。
第２の擬似パターン発生回路１８は補正された正しいデ
ータを基にして次のフレームの予測擬似データを発生し
ＲＡＭ１７に書込む。
ータを基にして次のフレームの予測擬似データを発生し
ＲＡＭ１７に書込む。
このように、伝送された擬似データが誤っている場合に
も、この誤った擬似データが予測擬似データに従って補
正され、擬似パターン発生回路１８は補正された擬似デ
ータから次サイクルの予測擬似データを発生するため、
次サイクルにおいて正常な擬似データか異常と誤って検
出されることが防止され、チエツク抜けを防止できる。
も、この誤った擬似データが予測擬似データに従って補
正され、擬似パターン発生回路１８は補正された擬似デ
ータから次サイクルの予測擬似データを発生するため、
次サイクルにおいて正常な擬似データか異常と誤って検
出されることが防止され、チエツク抜けを防止できる。
従って疎通試験の確実性を高めることができる。
上述の如く、本発明の疎通試験回路によれば、常に正し
い予測擬似データを発生して、チエツク抜けを防止し試
験の確実性を高めることかでき、実用上きわめて有用で
ある。
い予測擬似データを発生して、チエツク抜けを防止し試
験の確実性を高めることかでき、実用上きわめて有用で
ある。
第１図は本発明の原理図、
第２図は本発明回路の動作説明図、
第３図は本発明回路の擬似パターン確認部の一実施例の
回路構成図、 第４図は伝送データの構成を示す図、 第５図は従来回路の一例のブロック図である。 図において、 １１は制御部、 １２は第１の擬似パターン発生部、 １３は第１のメモリ、 １４は擬似パターン発生回路、 １５は伝送路、 １７は第２のメモリ、 １８は第２の擬似パターン発生部、 １９は比較器、 ２０はデータ補正回路、 ２６は擬似パターン確認部、 ３０ａ 〜３０ｂ、３４ａ 〜３４ｂはイクスクルーシ
ブオア回路、 ３３ａ〜３３ｂはアンド回路 を示す。 本発明の原理図 第 図 （Ａ） （Ｂ） （Ｃ） 本発明回路の動作説明図 第２図 伝送デ 夕の構成を示す図 第４図 従来回路のブロック図
回路構成図、 第４図は伝送データの構成を示す図、 第５図は従来回路の一例のブロック図である。 図において、 １１は制御部、 １２は第１の擬似パターン発生部、 １３は第１のメモリ、 １４は擬似パターン発生回路、 １５は伝送路、 １７は第２のメモリ、 １８は第２の擬似パターン発生部、 １９は比較器、 ２０はデータ補正回路、 ２６は擬似パターン確認部、 ３０ａ 〜３０ｂ、３４ａ 〜３４ｂはイクスクルーシ
ブオア回路、 ３３ａ〜３３ｂはアンド回路 を示す。 本発明の原理図 第 図 （Ａ） （Ｂ） （Ｃ） 本発明回路の動作説明図 第２図 伝送デ 夕の構成を示す図 第４図 従来回路のブロック図
Claims (1)
- 【特許請求の範囲】 伝送路（１５）で接続された装置間で擬似データを伝送
して疎通試験を行なう疎通試験回路において、 チャネルアドレスを順次切換えて出力する制御部（１１
）と、 該制御部（１１）よりチャネルアドレスを供給されて擬
似データの読出し及び次サイクルの擬似データの書込み
を同一チャネルで行なう多重用の第１のメモリ（１３）
と、 該第１のメモリ（１３）から読出された擬似データから
次サイクルの擬似データを生成して該第１のメモリに供
給する第１の擬似パターン発生回路（１４）とを有する
擬似パターン発生部（１２）を送信側に設け、 該制御部（１１）よりチャネルアドレスを供給されて予
測擬似データの読出し及び次サイクルの予測擬似データ
の読出し及び次サイクルの予測擬似データの書込みを同
一チャネルで行なう多重用の第２のメモリ（１７）と、 該擬似パターン発生部（１２）から送出された擬似デー
タと該第２のメモリ（１７）より読出された予測擬似デ
ータとを比較して比較結果を出力する比較器（１９）と
、 該比較器（１９）の比較結果で該擬似パターン発生部か
ら送出された擬似データが誤っているときに該予測擬似
データに従って該擬似データを補正するデータ補正回路
（２０）と、 該データ補正を回路（２０）で補正された擬似データか
ら次サイクルの予測擬似データを生成して該第２ののメ
モリ（１９）に供給する第２の擬似パターン発生回路（
１８）とを有する擬似パターン確認部（２６）を受信側
に設けたことを特徴とする疎通試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105490A JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105490A JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129438A true JPH04129438A (ja) | 1992-04-30 |
| JP2958087B2 JP2958087B2 (ja) | 1999-10-06 |
Family
ID=17216935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25105490A Expired - Fee Related JP2958087B2 (ja) | 1990-09-20 | 1990-09-20 | 疎通試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2958087B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918579A (ja) * | 1995-06-29 | 1997-01-17 | Fujitsu Denso Ltd | 回線監視装置 |
-
1990
- 1990-09-20 JP JP25105490A patent/JP2958087B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918579A (ja) * | 1995-06-29 | 1997-01-17 | Fujitsu Denso Ltd | 回線監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2958087B2 (ja) | 1999-10-06 |
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