JP2000242515A

JP2000242515A - Ｅｃｃ機能検証回路及びｅｃｃ機能検証方法

Info

Publication number: JP2000242515A
Application number: JP11042203A
Authority: JP
Inventors: Takashi Kurokawa; 隆黒川
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-02-19
Filing date: 1999-02-19
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】データの１ビット誤りの検出・訂正を行うＥ
ＣＣ回路の機能の検証を小規模な装置構成で高速かつ正
確に行う。【解決手段】ＥＣＣ機能検証データ生成回路５は、擬
似的に“１”故障および“０”故障の１ビット誤りを発
生させた検証データをクロック毎に自動生成する。通常
データ／検証データ・セレクタ６は、検証モード時に
は、メモリ書き込みデータに代わって検証データを選択
し、また、通常チェックビット／検証チェックビット・
セレクタ７は、検証モード時には、メモリ書き込みデー
タに対するチェックビットに代わって検証データに対す
検証チェックビットを選択する。ＥＣＣ機能検証制御回
路４は、１ビット誤りを発生させたビット位置と、ＥＣ
Ｃ回路１０が二つのセレクタ６，７の出力から１ビット
誤りを検出したビット位置とを比較し、また、１ビット
誤りを発生させる前のデータ値とＥＣＣ回路１０が１ビ
ット誤りを訂正した後のデータ値を比較することによ
り、ＥＣＣ回路１０の機能を検証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＣＣ機能の検証
に関し、特にコンピュータ装置、その他の電子装置のＥ
ＣＣ機能検証回路及びＥＣＣ機能検証方法に関する。

【０００２】

【従来の技術】エラー検出・訂正回路(Error Check and
Correct回路。以下ＥＣＣ回路と略す。)は、周知のよ
うに、ランダム・アクセス・メモリ(以下ＲＡＭと略
す。)やバッファなどの記憶装置からデータを読み出す
際にデータのビット誤りを検出し、また、誤りビットの
訂正を行う回路である。

【０００３】図９は、実開平５−８３８４７号に記載さ
れている従来のこの種のＥＣＣ機能検証回路を備えた記
憶装置の要部を示すブロック図である。

【０００４】図９において、メモリ１１及びメモリ１２
はそれぞれＲＡＭを用いており、メモリ１１は書き込み
データを記憶し、メモリ１２はチェックビット生成回路
１３で生成されたチェックビットを記憶する。

【０００５】チェックビット生成回路１３は、１ビット
誤り訂正・２ビット誤り検出コード(Single-bit Error
Correct Double-bit Error Detectコード。以下SECDED
コードと略す。)に基づいて、書き込みデータからチェ
ックビットを生成する。

【０００６】書き込みデータ反転信号生成回路１４は、
検証モードにおいては、データ書き込み時に、書き込み
データの任意の１ビットを反転させるための反転制御信
号を生成し、ビット反転回路１５は、書き込みデータ反
転信号生成回路１４から出力された反転制御信号によっ
て、指定された書き込みデータビットを反転する。

【０００７】１ビットエラー検出回路１６は、メモリ１
１から読み出したデータ及びメモリ１２から読み出した
チェックビットによって、１ビット誤りの有無を検査す
る。また、１ビットエラー訂正回路１７は、データに１
ビット誤りが検出された場合に、１ビットエラー検出回
路１６が示す誤りビットの訂正を行う。

【０００８】なお、図９において、点線で囲んである１
ビットエラー検出回路１６及び１ビットエラー訂正回路
１７がＥＣＣ回路１８を構成する。

【０００９】次に、この従来のＥＣＣ機能検証回路の動
作について図１０のフローチャートを参照しながら説明
する。この回路では、ＥＣＣ回路の機能を検証する方法
として、メモリ１１に書き込むべきデータを１ビットの
み反転させてメモリ１１に書き込み、そのデータを読み
出した際に反転したビットを１ビット誤りとして検出
し、更に、そのビットを訂正する動作を確認することに
より、ＥＣＣ回路１８の機能を検証している。

【００１０】いま、メモリ１１に書き込むデータの幅を
６４ビット、書き込みデータから生成するチェックビッ
トの幅を８ビットとする。データＷＤ００〜ＷＤ６３を
メモリ１１に書き込む（図１０のステップＳ３１）と
き、チェックビット生成回路１３は、SECDEDコードに基
づいて、６４ビットの書き込みデータから８ビットのチ
ェックビットＷＣ００〜ＷＣ０７を生成し（ステップＳ
３２）、これをメモリ１２に書き込む（図１０のステッ
プＳ３４）。

【００１１】書き込みデータ反転信号生成回路１４は、
ビット反転回路１５に、反転させるビット位置を示す反
転制御信号を出力する。書き込みデータビットＷＤ６３
を反転する場合、書き込みデータ反転信号生成回路１４
は、ビット反転回路１５内の排他的論理和回路ＸＤ６３
に"１"を出力し、その他の排他的論理和回路には"０"を
出力する。ビット反転回路１５内の排他的論理和回路Ｘ
Ｄ６３は"１"が入力されたことにより、書き込みデータ
ビットＷＤ６３の値を反転して（ステップＳ３３）メモ
リ１１に出力する（ステップＳ３４）。

【００１２】次に、メモリに書き込んだデータＷＤ００
〜ＷＤ６２およびＷＤ６３’と、チェックビットＷＣ０
０〜ＷＣ０７を読み出し、読み出しデータＲＤ００〜Ｒ
Ｄ６３及び読み出しチェックビットＲＣ００〜ＲＣ０７
を１ビットエラー検出回路１６に入力する。

【００１３】１ビットエラー検出回路１６は、読み出し
データＲＤ００〜ＲＤ６３と読み出しチェックビットＲ
Ｃ００〜ＲＣ０７とから、書き込み時に反転したデータ
ビットＲＤ６３を１ビット誤りとして検出し、１ビット
エラー訂正回路１７に１ビット誤りの発生しているビッ
ト位置を通知する（ステップＳ３５）。

【００１４】１ビットエラー訂正回路１７は、１ビット
エラー検出回路１６が示す１ビット誤りが発生している
ビットを再度反転させて誤り訂正を行い（ステップＳ３
６）、読み出しデータＭＤ００〜ＭＤ６３とする（ステ
ップＳ３７）。

【００１５】そして、書き込みデータＷＤ００〜ＷＤ６
３と、１ビットエラー検出回路１６及び１ビットエラー
訂正回路１７により１ビット誤り検出・訂正された読み
出しデータＭＤ００〜ＭＤ６３とが一致していること、
および書き込みデータ反転信号発生回路１４とビット反
転回路１５とによって反転したビットと、１ビットエラ
ー検出回路１６が検出した１ビット誤りの発生したビッ
トが一致していることを確認することにより、ＥＣＣ回
路１８の機能が正常に動作していることを検証する。

【００１６】次に、従来の他の例として、特開昭６１−
２２６８５３号に記載されているＥＣＣ機能検証回路を
備えた記憶装置について説明する。図１１は、その要部
を示すブロック図である。

【００１７】図１１において、メモリ２１およびメモリ
２２はそれぞれＲＡＭを用いており、メモリ２１はデー
タを記憶し、メモリ２２はチェックビット生成回路２３
で生成されたチェックビットを記憶する。

【００１８】読み出しデータ反転信号生成回路２３は、
検証モードにおいては、データ読み出し時に、読み出し
データの任意の１ビットを反転させる制御信号を生成す
る。ビット反転回路２４は、読み出しデータ反転信号生
成回路２３から出力された反転制御信号によって、指定
された読み出しデータの１ビットを反転する。

【００１９】１ビットエラー検出回路２５は、メモリ２
１から読み出したデータ及びメモリ２２から読み出した
チェックビットによって１ビット誤りの有無を検査す
る。また、１ビットエラー訂正回路２６は、データに１
ビット誤りが検出された場合、１ビットエラー検出回路
２５が示す誤りビットの訂正を行う。図１１において、
点線で囲んである１ビットエラー検出回路２５および１
ビットエラー訂正回路２６が本発明の機能検証の対象と
なるＥＣＣ回路２７を構成する。

【００２０】次に、この従来のＥＣＣ機能検証回路の動
作について図１２のフローチャートを参照しながら説明
する。この回路ではＥＣＣ回路の機能を検証する方法と
して、予めメモリ２１に記憶してあるデータを読み出し
た際に１ビットのみ反転させ、その反転したビットを１
ビット誤りとして検出し、更にそのビットを訂正する動
作を確認することでＥＣＣ回路２７の機能を検証してい
る。

【００２１】いま、メモリ２１，２２を読み書きするデ
ータの幅を６４ビット、チェックビットの幅を８ビット
とする。まず、メモリ２１にＤ００〜Ｄ６３、また、メ
モリ２２にデータＤ００〜Ｄ６３から生成されたチェッ
クビットを書き込む（図１２のステップＳ４１，Ｓ４
２，Ｓ４３）。

【００２２】読み出しデータ反転信号生成回路２３は、
ビット反転回路２４に反転させるビット位置を示す反転
制御信号を出力する。読み出しデータビットＲＤ６３を
反転する場合、読み出しデータ反転信号生成回路２３は
ビット反転回路２４内の排他的論理和回路ＸＤ６３に"
１"を出力し、その他の排他的論理和回路には"０"を出
力する。ビット反転回路２４内の排他的論理和回路ＸＤ
６３は"１"が入力されたことにより、読み出しデータビ
ットＲＤ６３の値を反転して、読み出しデータＲＤ００
〜ＲＤ６２、ＲＤ６３’とチェックビットＲＣ００〜Ｒ
Ｃ０７とを１ビットエラー検出回路２５に出力する（ス
テップＳ４４）。

【００２３】１ビットエラー検出回路２５は、読み出し
データＲＤ００〜ＲＤ６２，ＲＤ６３’と読み出しチェ
ックビットＲＣ００〜ＲＣ０７とから、反転したデータ
ビットＲＤ６３’を１ビット誤りとして検出し、１ビッ
トエラー訂正回路２６に１ビット誤りの発生しているビ
ット位置を通知する（ステップＳ４５）。

【００２４】１ビットエラー訂正回路２６は、１ビット
エラー検出回２５が示す１ビット誤りが発生しているビ
ットを再度反転させて誤り訂正を行い（ステップＳ４
６）、読み出しデータＭＤ００〜ＭＤ６３とする（ステ
ップＳ４７）。

【００２５】そして、読み出しデータ反転信号発生回路
２３及びビット反転回路２４によって反転したビット
と、１ビットエラー検出回路２５が検出した１ビット誤
りの発生したビットとが一致していることを確認するこ
とにより、ＥＣＣ回路２７の機能が正常に動作している
ことを検証する。

【００２６】図１０及び図１２のフローチャートに示す
ように、上述の２つの従来技術で共通なのは、図中に２
重枠で示すように、ビット反転回路でデータを１ビット
反転させて擬似的にビット誤りを発生させ、反転させる
前のデータで生成したチェックビットを用いて誤りビッ
トを検出・訂正し、この一連の動作を確認することによ
ってＥＣＣ機能の検証を行っていることである。

【００２７】なお、図１３には、上述の従来技術におけ
る検証モードにおけるタイムチャートを示す。

【００２８】

【発明が解決しようとする課題】しかしながら、この従
来のＥＣＣ検証回路ないしは検出方法の第１の問題点
は、ＥＣＣ機能を検証するために必要な装置構成が大規
模になり、また、ＥＣＣ回路を有するＬＳＩ単体のみで
機能検証を行うことが出来ない、ということである。
その理由は、ＥＣＣ機能を検証するために、必要なデー
タをメモリに記憶させ、そのデータを読み出すことでＥ
ＣＣ機能を検証しているので、ＥＣＣ回路の他にメモリ
を実装しないと検証が出来ず、その結果、検証装置構成
も大規模になるからである。

【００２９】また、第２の問題点は、機能検証に要する
時間が長い、ということである。その理由は、メモリに
データを書き込み、再度そのデータを読み出す作業をし
ているので、一連の検証を行うのに時間がかかるからで
ある。

【００３０】さらに、第３の問題点は、検証するビット
を毎回設定する必要がある、ということである。その理
由は、仮にデータ幅が６４ビットだった場合、全ビット
を検証するためには、図１３からも明らかなように、反
転させて擬似的に１ビット誤りを発生させるビットの設
定を６４回行う必要がある。また、回路が"１"に故障し
た場合("１"故障)と"０"に故障した場合("０"故障)を検
証する場合には、ビット設定が１２８回になり、更に反
転させる前のデータの値と反転させた後のデータの値を
考慮する必要があるからである。

【００３１】そこで、本発明の目的は、装置規模の小さ
いＥＣＣ機能検証回路およびＥＣＣ機能検証方法を提供
することにある。

【００３２】また、本発明の他の目的は、高速なＥＣＣ
機能検証回路及びＥＣＣ機能検出方法を提供することに
ある。

【００３３】さらに、本発明の他の目的は、誤りビット
の設定を必要としないＥＣＣ機能検証回路及びＥＣＣ機
能検証方法を提供することにある。

【００３４】

【課題を解決するための手段】第１の本発明のＥＣＣ機
能検証回路は、擬似的に１ビット誤りを発生させた検証
データを自動生成するＥＣＣ機能検証データ生成回路
と、前記１ビット誤りを発生させたビット位置と、前記
検証データに対してＥＣＣ回路が１ビット誤りを検出し
たビット位置とを比較し、また前記１ビット誤りを発生
させる前のデータ値とＥＣＣ回路が１ビット誤りを訂正
した後のデータ値とを比較することにより、ＥＣＣ回路
の機能を検証するＥＣＣ機能検証制御回路とを設けたこ
とを特徴とする。

【００３５】また、第２の本発明のＥＣＣ機能検証回路
は、擬似的に“１”故障および“０”故障の１ビット誤
りを発生させた検証データをクロック毎に自動生成する
ＥＣＣ機能検証データ生成回路と、検証モードにおいて
は、メモリ書き込みデータに代わって前記検証データを
選択する通常データ／検証データ・セレクタと、検証モ
ー時おいてには、前記メモリ書き込みデータに対するチ
ェックビットに代わって前記検証データに対す検証チェ
ックビットを選択する通常チェックビット／検証チェッ
クビット・セレクタと、前記１ビット誤りを発生させた
ビット位置と、ＥＣＣ回路が前記二つのセレクタの出力
から１ビット誤りを検出したビット位置とを比較し、ま
た、１ビット誤りを発生させる前のデータ値とＥＣＣ回
路が１ビット誤りを訂正した後のデータ値を比較するこ
とにより、ＥＣＣ回路の機能を検証するＥＣＣ機能検証
制御回路とを設けたことを特徴とする。

【００３６】さらに、本発明のＥＣＣ機能検証回路の好
ましい実施の形態は、前記検証データは、メモリ読み書
きデータビット幅分のオール“０”（“１”）の内の１
ビットのみを“１”（“０”）とし、この“１”
（“０”）をクロック毎に順次シフトすることによって
生成することを特徴とする。

【００３７】また、本発明のＥＣＣ機能検証方法は、擬
似的に“１”故障及び“０”故障の１ビット誤りを発生
させた検証データをクロック毎に自動生成する手順と、
前記検証データと該検証データに対するチェックビット
とから前記検証データの１ビット誤りを検出する手順
と、該１ビット誤りを訂正する手順と、前記１ビット誤
りを発生させたビット位置と、前記検出された１ビット
誤りのビット位置とを比較し、また、１ビット誤りを発
生させる前のデータ値と前記１ビット誤りを訂正した後
のデータ値を比較することにより、ＥＣＣ回路の機能を
検証する手順とを、メモリ読み書きデータビット幅分に
ついてパイプライン処理することを特徴とする。

【００３８】本発明では、ＥＣＣ機能を検証するために
必要なデータをメモリに記憶させる代わりに、検証デー
タを自動生成する回路を挿入し、SECDEDコードの特性を
考慮・適用してＥＣＣ機能検証用のデータを高速、かつ
正確に自動生成し、そのデータをメモリに記憶せずに直
接ＥＣＣ回路に入力することとしている。

【発明の実施の形態】

【００３９】次に、本発明の実施の形態について図面を
参照して説明する。

【００４０】図１に、本発明のＥＣＣ機能検証回路を有
する記憶装置の要部ブロック図を示す。本実施の形態で
は、ＥＣＣ機能を検証するためのデータを従来のよう
にメモリに記憶させる代わりに、検証データを自動生成
するＥＣＣ機能検証データ生成回路５及び検証を制御す
るＥＣＣ機能検証制御回路４を用いる。

【００４１】すなわち、SECDEDコードに基づいた正常デ
ータに対して、１ビットだけ反転させたデータをＥＣＣ
機能検証データ生成回路５が自動生成する。その誤りビ
ットを１ビットエラー検出回路８で検出し、更に１ビッ
トエラー訂正回路９で正常なデータに訂正されているか
を確認することで、ＥＣＣ回路の機能検証を行う。

【００４２】本記憶装置は、図１に示すとおり、メモリ
（データ記憶部）１と、メモリ（チェックビット記憶
部）２と、チェックビット生成回路３と、ＥＣＣ機能検
証制御回路４と、ＥＣＣ機能検証データ生成回路５と、
通常データ／検証データ・セレクタ６と、通常チェック
ビット／検証チェックビット・セレクタ７と、１ビット
エラー検出回路８と、１ビットエラー訂正回路９とで構
成される。

【００４３】メモリ１及びメモリ２はそれぞれＲＡＭを
用いており、メモリ１は書き込みデータを記憶し、メモ
リ２はチェックビット生成回路３で生成されたチェック
ビットを記憶する。チェックビット生成回路３は、SECD
EDコードに基づいて、書き込みデータからチェックビッ
トを生成する。メモリ１，メモリ２およびチェックビッ
ト生成回路３は通常のメモリアクセス時に用いられるも
ので、本発明が適用されるＥＣＣ機能の検証時において
は使用されない。

【００４４】ＥＣＣ機能検証制御回路４は、通常モード
と検証モードの切り替え、検証結果のチェック及び検証
結果通知を行う。

【００４５】ＥＣＣ機能検証データ生成回路５は、ＥＣ
Ｃ回路の機能検証に用いるデータを自動生成する。

【００４６】通常データ／検証データ・セレクタ６は通
常アクセス時と検証モード時のデータのセレクト、通常
チェックビット／検証チェックビット・セレクタ７は通
常アクセス時と検証モード時のチェックビットのセレク
トを行う。

【００４７】１ビットエラー検出回路８はデータの１ビ
ット誤りの有無を検査し、１ビットエラー訂正回路９は
データに１ビット誤りが検出された場合に、１ビットエ
ラー検出回路８が示す誤りビットの訂正を行う。

【００４８】ＥＣＣ機能検証制御回路４，ＥＣＣ機能検
証データ生成回路５，通常データ／検証データ・セレク
タ６および通常チェックビット／検証チェックビット・
セレクタ７が本発明のＥＣＣ機能検証回路を構成し、点
線で囲んである１ビットエラー検出回路８及び１ビット
エラー訂正回路９が機能検証の対象となるＥＣＣ回路１
０を構成する。

【００４９】本実施例の動作説明をする前に、本発明で
使用する一般的なSECDEDコードとチェックビットの特性
について説明する。

【００５０】図７にSECDEDコード表、図８にシンドロー
ムと誤りビットの対応表を示す。本チェックビット生成
回路３は、図７に示すように、６４ビットのデータから
８ビットのチェックビットを生成するものとする。

【００５１】チェックビットは、SECDEDコード表の書き
込みデータ部の水平方向の要素のうち、"１"の立ってい
るビットを排他的論理和(Exclusive-OR)すれば生成する
ことができる。一例として、チェックビットＣ００を生
成する回路を図２に示す。図２を参照すると、書き込み
データの"１"が立っている相隣なるビット同士を次々に
排他的論理和していき、最終的にチェックビットＣ００
を得ていることがわかる。チェックビットＣ０１〜Ｃ０
７の生成方法も同様である。

【００５２】チェックビットの特性で重要なのは、書き
込みデータの水平方向の要素の"１"の数は、全てのチェ
ックビットについて２６個と偶数であることである。つ
まり、データビットＤ００〜Ｄ６３の値が全部"０"、ま
たは全部"１"である場合には、チェックビットＣ００〜
Ｃ０７の値は全部"０"になる。この特性を利用して、Ｅ
ＣＣ機能検証データ生成回路５を作成する。

【００５３】次に、１ビット誤りを検出する際に用いら
れるシンドロームについて説明する。シンドロームは
SECDEDコード表の読み出しデータ部とチェックビット部
の水平方向の要素のうち、"１"の立っているビットを排
他的論理和(Exclusive-OR)すれば生成することができ
る。一例としてシンドロームＳ００を生成する回路を図
３に示す。図３を参照すると、図２と類似し、図２の第
１段排他的論理輪回路群における最下端の排他的論理和
回路の入力として、データビットＤ５８およびＤ６０に
チェックビットＣ００を追加している点のみが異なって
いる。シンドロームＳ０１〜Ｓ０７の生成方法も同様で
ある。この生成されたシンドロームＳ００〜０７の値に
よって、図８に示すように、１ビット誤りが発生してい
るビットを特定することができる。

【００５４】図８は、データビットＤ００〜Ｄ６３およ
びチェックビットＣ００〜Ｃ０７のうちのいずれかの１
ビットでエエラーが発生している場合のシンドロームＳ
００〜Ｓ０７の値を１６進表示した値ＳＹＮを示す。例
えば、読み出しデータのデータビットＤ００にビット１
ビット誤りが発生していた場合、シンドロームＳ００〜
Ｓ０７の値、すなわちＳＹＮはＣ８[Ｈ]となる。

【００５５】次に、図４（ステップＳ１〜Ｓ１１）およ
び図５（ステップＳ１２〜Ｓ）に示すフローチャートを
用いて、本実施例の動作説明を行う。

【００５６】最初に、書き込みデータＷＤ００〜ＷＤ６
３をメモリ１に書き込まみ、また、メモリ１から読み出
しデータＭＤ００〜ＭＤ６３を読み出す通常動作におけ
る誤り検出と誤り訂正について説明する。

【００５７】書き込みデータＷＤ００〜ＷＤ６３は、メ
モリ１に書きこまれる。これとともに、チェックビット
生成回路３は、書き込みデータＷＤ００〜ＷＤ６３から
図７に示したＳＥＣＤＥＤコード表により書き込みチェ
ックビットＷＣ００〜ＷＣ０７を生成し、メモリ２に書
き込む。

【００５８】メモリ１の読出し時には、通常データ／検
証データ・セレクタ６は、メモリ１からの読み出しデー
タＤ００〜Ｄ６３を選択し、また、通常チェックビット
／検証チェックビット・セレクタ７は、メモリ２からの
読み出しチェックビットＣ００〜Ｃ０７を選択する。

【００５９】１ビットエラー検出回路８は、通常データ
／検証データ・セレクタ６が選択した読み出しデータＲ
Ｄ００〜ＲＤ６３と通常チェックビット／検証チェック
ビット・セレクタ７が選択した読み出しチェックビット
ＲＣ００〜ＲＣ０７とから、図８に示したシンドローム
と誤りビットの対応表により、シンドロームＳＹＮを生
成して、読み出しデータＲＤ００〜ＲＤ６３に１ビット
誤り、または２ビット誤りがないか否かを検査する。

【００６０】その結果、１ビット誤りを検出すると、そ
のビット位置と読み出しデータＲＤ００〜ＲＤ６３とを
１ビットエラー訂正回路９に出力する。１ビットエラー
訂正回路９は、読み出しデータＲＤ００〜ＲＤ６３の内
の１ビット誤りビットを反転することによって訂正し、
訂正した読み出しデータＭＤ００〜ＭＤ６３を出力す
る。

【００６１】さて、ＥＣＣ回路１０の検証を行うには、
まず、ＥＣＣ機能検証制御回路４を検証モードに設定す
る（ステップＳ１）。すると、ＥＣＣ機能検証制御回路
４はＥＣＣ機能検証データ生成回路５に検証開始通知を
するとともに、通常データ／検証データ・セレクタ６お
よび通常チェックビット／検証チェックビット・セレク
タ７に検証モード信号を出力する（ステップＳ２）。

【００６２】通常データ／検証データ・セレクタ６は、
セレクタを検証データ側にして、ＥＣＣ機能検証データ
生成回路５から出力される検証データを選択する（ステ
ップＳ３）。また、通常チェックビット／検証チェック
ビット・セレクタ７はセレクタを検証チェックビット側
にして００[Ｈ]の値を選択する（ステップＳ４）。

【００６３】ＥＣＣ機能検証データ生成回路５は、６４
ビットの検証データＴＤ００〜ＴＤ６３を自動生成し
て、通常データ／検証データ・セレクタ６を介して１ビ
ットエラー検出回路８に出力する。

【００６４】ＥＣＣ機能検証データ生成回路５は、ま
ず、ビット００からビット６３までの"１"故障、すなわ
ち"０"が"１"に化けた故障を検査する検証データＴＤ０
０〜ＴＤ６３として、８０００００００[Ｈ]、４０００
００００[Ｈ]、２０００００００[Ｈ]・・・というよう
に６４ビットのデータにおいて"１"が１ビットずつ右シ
フトした６４個の値を生成する。つまり、通常チェック
ビット／検証チェックビット・セレクタ７が選択した検
証チェックビットの値００[Ｈ]に対応する正常なデータ
値００００００００[Ｈ]のビット００を反転した値、ビ
ット０１を反転した値、ビット０２を反転した値・・・
をクロック毎に順次生成して出力する（ステップＳ
５）。この場合、検証チェックビットの値００[Ｈ]
は、"１"の個数が偶数である正常なデータ値０００００
０００[Ｈ]に対するものとしては正しい。

【００６５】６４個の検証データＴＤ００〜ＴＤ６３を
生成した後、ＥＣＣ機能検証データ生成回路５は待機状
態となり（ステップＳ６）、ＥＣＣ機能検証制御回路４
に待機状態通知を行い、再度、ＥＣＣ機能検証制御回路
４から開始通知がされるまで、データを０００００００
０[Ｈ]の値にして出力し続ける（ステップＳ５）。

【００６６】１ビットエラー検出回路８は、検証データ
ＴＤ００〜ＴＤ６３と検証チェックビットからシンドロ
ームを生成して、そのシンドロームの値から１ビット誤
りを検出し、ＥＣＣ機能検証制御回路４及び１ビットエ
ラー訂正回路９に１ビット誤りの発生したビット位置を
出力する（ステップＳ７）。

【００６７】１ビットエラー訂正回路９は、１ビットエ
ラー検出回路８が示した誤りの発生しているビットを反
転してエラー訂正を行い、訂正後のデータをＥＣＣ機能
検証制御回路４に出力する（ステップＳ８）。

【００６８】ＥＣＣ機能検証制御回路４は、１ビットエ
ラー検出回路８が出力した誤りビットの位置を確認する
とともに、１ビットエラー訂正回路９が出力した訂正後
のデータの値が００００００００[Ｈ]になっていること
を確認して、誤りビットの位置が間違っていたり、訂正
後のデータの値が００００００００[Ｈ]でなかった場合
には、ＥＣＣ機能不具合として検証結果を通知する（ス
テップＳ９，Ｓ１０）。

【００６９】以上の動作を検証データ８０００００００
[Ｈ]から０００００００１[Ｈ]までの６４個のデータに
対して連続して行う（ステップＳ１１）。

【００７０】次に、ビット００からビット６３までの"
０"故障、すなわち"１"が"０"に化けた故障を検査す
る。６４個の"１"故障のデータを出力し終わり待機状態
となっていたＥＣＣ機能検証データ生成回路５は、再
度、ＥＣＣ機能検証制御回路４から開始通知がされると
（図５のステップＳ１２）、ビット００からビット６３
までの"０"故障を検査する検証データＴＤ００〜ＴＤ６
３として、７ＦＦＦＦＦＦＦ[Ｈ]、ＢＦＦＦＦＦＦＦ
[Ｈ]、ＤＦＦＦＦＦＦＦ[Ｈ]・・・と、６４ビットのデ
ータにおいて"０"が１ビットずつ右シフトした６４個の
値を生成する。つまり、通常チェックビット／検証チェ
ックビット・セレクタ７が選択した検証チェックビット
の値００[Ｈ]に対応する正常なデータ値ＦＦＦＦＦＦＦ
Ｆ[Ｈ]のビット００を反転した値、ビット０１を反転し
た値、ビット０２を反転した値・・・をクロック毎に順
次生成して出力する（ステップＳ１３）。この場合も、
検証チェックビットの値００[Ｈ]は"１"の個数が偶数で
ある正常なデータ値ＦＦＦＦＦＦＦＦ[Ｈ]に対するもの
として正しい。

【００７１】６４個の検証データＴＤ００〜ＴＤ６３を
生成した後、ＥＣＣ機能検証データ生成回路５は終了状
態となり（ステップＳ１４）、ＥＣＣ機能検証制御回路
４に終了状態通知を行い、データをＦＦＦＦＦＦＦＦ
[Ｈ]の値にして出力し続ける（ステップＳ１３）。

【００７２】１ビットエラー検出回路８は、検証データ
ＴＤ００〜ＴＤ６３と検証チェックビットからシンドロ
ームを生成して、そのシンドロームの値から１ビット誤
りを検出し、ＥＣＣ機能検証制御回路４及び１ビットエ
ラー訂正回路９に１ビット誤りの発生したビット位置を
出力する（ステップＳ１５）。

【００７３】１ビットエラー訂正回路９は、１ビットエ
ラー検出回路８が示した誤りの発生しているビットを反
転してエラー訂正を行い、訂正後のデータをＥＣＣ機能
検証制御回路１０４に出力する（ステップＳ１６）。

【００７４】ＥＣＣ機能検証制御回路４は、１ビットエ
ラー検出回路８が出力した誤りビットの位置を確認する
とともに、１ビットエラー訂正回路９が出力した訂正後
のデータの値がＦＦＦＦＦＦＦＦ[Ｈ]になっていること
を確認して、誤りビットの位置が間違っていたり、訂正
後のデータの値がＦＦＦＦＦＦＦＦ[Ｈ]でなかった場合
には、検証結果をＥＣＣ機能不具合として通知する（ス
テップＳ１７，Ｓ１８）。

【００７５】以上の動作を検証データ７ＦＦＦＦＦＦＦ
[Ｈ]からＦＦＦＦＦＦＦＥ[Ｈ]までの６４個のデータに
対して連続して行い、検証が終了した時点でＥＣＣ機能
検証制御回路４はＥＣＣ機能検証データ生成回路５に検
証終了通知をして、通常データ／検証データ・セレクタ
６、通常チェックビット／検証チェックビット・セレク
タ７に通常モード信号を出力する（ステップＳ１９）。

【００７６】ＥＣＣ機能検証データ生成回路５は、デー
タを初期値である００００００００[Ｈ]に戻す（ステッ
プＳ２０）。通常データ／検証データ・セレクタ６はセ
レクタを通常データ側にして、メモリ１からの読み出
し、データを選択し（ステップＳ２１）、通常チェック
ビット／検証チェックビット・セレクタ７はセレクタを
通常チェックビット側にして、メモリ２からの読み出し
チェックビットを選択する（ステップＳ２２）。

【００７７】以上でＥＣＣ機能の検証が終了する。図６
は、以上に説明した本発明の検証モード時における動作
タイムチャートを示す。このタイムチャートより明らか
なように、検証データ生成，１ビット誤り検出，１ビッ
ト誤り訂正，検証結果報告という一連の処理がパイプラ
イン処理される。したがって、１クロックで１つの検証
データによる検証ができることになるのである。

【００７８】図６を、従来技術の動作タイムチャートを
示す図１３と対比すれば、明らかなように、本発明によ
れば、従来技術に比べて検証時間が短縮されていること
が分かる。

【００７９】

【発明の効果】本発明の第１の効果は、ＥＣＣ機能を検
証する装置構成の規模を小さくすることができ、また、
ＥＣＣ回路を有するＬＳＩ単体のみで機能検証を行うこ
とができる。ことである。その理由は、従来技術でＥＣ
Ｃ機能を検証するために必要なデータをメモリに記憶さ
せ、そのデータを読み出すことでＥＣＣ機能の検証を行
っていたのに対し、本発明ではメモリを使用せずに、検
証データを自動生成する回路を用いているので装置構成
の規模が小さくなり、また、メモリを必要としないので
ＬＳＩ単体のみで機能検証を行うことができるからであ
る。

【００８０】また、第２の効果は、機能検証の時間を短
縮することができることである。その理由は、同じくメ
モリを使用せずにデータを自動生成する回路を用いてい
るので、メモリに書き込む動作と読み込む動作よりも高
速にＥＣＣ機能の検証をすることができるからである。

【００８１】さらに、第３の効果は、検証するビットを
毎回設定する必要が無いことである。その理由は、検証
モードに設定すると、各データビットの"１"故障の検証
データ(６４個)と"０"故障の検証データ(６４個)を自動
生成するので、検証するビットを考慮して毎回設定する
必要がなくなるからである。

【図面の簡単な説明】

【図１】本発明の記憶装置の一実施例のブロック図

【図２】図１におけるチェックビット生成回路の回路図

【図３】図１におけるシンドローム生成回路の回路図

【図４】図１におけるＥＣＣ機能検証回路のフローチャ
ート（前半）

【図５】図１におけるＥＣＣ機能検証回路のフローチャ
ート（後半）

【図６】図１におけるＥＣＣ機能検証回路のタイムチャ
ート

【図７】SECDEDコード表を示す図

【図８】シンドロームと誤りビット対応表を示す図

【図９】第１の従来のＥＣＣ機能検出回路のブロック図

【図１０】図９におけるＥＣＣ機能検出回路のフローチ
ャート

【図１１】第２の従来のＥＣＣ機能検出回路のブロック
図

【図１２】図１１におけるＥＣＣ機能検出回路のフロー
チャート

【図１３】図９および図１１におけるＥＣＣ機能検出回
路のタイムチャート

【符号の説明】

１，２メモリ１１，１２メモリ２１，２２メモリ３，１３チェックビット生成回路４ＥＣＣ機能検証制御回路５ＥＣＣ機能検証データ生成回路６通常データ／検証データ・セレクタ７通常チェックビット／検証チェック
ビット・セレクタ８，１６，２５１ビットエラー検出回路９，１７，２６１ビットエラー訂正回路１０，１８，２７ＥＣＣ回路１４書き込みデータ反転信号生成回路１５，２４ビット反転回路２３読み出しデータ反転信号生成回路

Claims

【特許請求の範囲】

【請求項１】擬似的に１ビット誤りを発生させた検証
データを自動生成するＥＣＣ機能検証データ生成回路
と、前記１ビット誤りを発生させたビット位置と、前記検証
データに対してＥＣＣ回路が１ビット誤りを検出したビ
ット位置とを比較し、また前記１ビット誤りを発生させ
る前のデータ値とＥＣＣ回路が１ビット誤りを訂正した
後のデータ値とを比較することにより、ＥＣＣ回路の機
能を検証するＥＣＣ機能検証制御回路とを設けたことを
特徴とするＥＣＣ機能検証回路。
【請求項２】擬似的に“１”故障および“０”故障の
１ビット誤りを発生させた検証データをクロック毎に自
動生成するＥＣＣ機能検証データ生成回路と、検証モードにおいては、メモリ書き込みデータに代わっ
て前記検証データを選択する通常データ／検証データ・
セレクタと、検証モードにおいては、前記メモリ書き込みデータに対
するチェックビットに代わって前記検証データに対す検
証チェックビットを選択する通常チェックビット／検証
チェックビット・セレクタと、前記１ビット誤りを発生させたビット位置と、ＥＣＣ回
路が前記二つのセレクタの出力から１ビット誤りを検出
したビット位置とを比較し、また、１ビット誤りを発生
させる前のデータ値とＥＣＣ回路が１ビット誤りを訂正
した後のデータ値を比較することにより、ＥＣＣ回路の
機能を検証するＥＣＣ機能検証制御回路とを設けたこと
を特徴とするＥＣＣ機能検証回路。
【請求項３】前記検証データは、メモリ読み書きデー
タビット幅分のオール“０”（“１”）の内の１ビット
のみを“１”（“０”）とし、この“１”（“０”）を
クロック毎に順次シフトすることによって生成すること
を特徴とする請求項１又は請求項２記載のＥＣＣ機能検
証回路。
【請求項４】擬似的に“１”故障及び“０”故障の１
ビット誤りを発生させた検証データをクロック毎に自動
生成する手順と、前記検証データと該検証データに対す
るチェックビットとから前記検証データの１ビット誤り
を検出する手順と、該１ビット誤りを訂正する手順と、前記１ビット誤りを発生させたビット位置と、前記検出
された１ビット誤りのビット位置とを比較し、また、１
ビット誤りを発生させる前のデータ値と前記１ビット誤
りを訂正した後のデータ値を比較することにより、ＥＣ
Ｃ回路の機能を検証する手順とを、メモリ読み書きデータビット幅分についてパイプライン
処理することを特徴とするＥＣＣ機能検証方法。
【請求項５】請求項１ないし請求項３のいずれかに記
載のＥＣＣ機能検証回路または請求項４記載のＥＣＣ機
能検証方法を使用したことを特徴とする記憶装置。