JP7107696B2 - 半導体装置及び半導体メモリの故障検出方法 - Google Patents
半導体装置及び半導体メモリの故障検出方法 Download PDFInfo
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Description
20 メモリ
30 ECC回路
40 メモリ故障検出回路
42~44 保持回路
45~47 オアゲート
48 セレクタ
49、50 遅延回路
51 一致判定回路
Claims (4)
- 書込指令を受けてアドレスバス上のアドレスで示される記憶領域にデータを書き込み、読出指令を受けて前記アドレスバス上のアドレスで示される記憶領域からデータを読み出しこれを読出データ片として出力するメモリと、
前記読出データ片に誤り検出処理を施し、ビット誤りが検出された場合に、ビット誤りが検出されたことを表す誤り検出信号と、前記ビット誤りの位置を表す誤りビット位置情報と、前記読出データ片の前記ビット誤りを訂正した訂正データ片と、を生成する誤り検出訂正回路と、
前記メモリのハードエラー故障を検出するメモリ故障検出回路と、を含み、
前記誤り検出訂正回路は、前記訂正データ片を前記メモリに供給し、
前記メモリ故障検出回路は、
前記アドレスバス上の前記アドレスを保持する第1の保持回路と、
前記誤りビット位置情報を保持する第2の保持回路と、
前記誤り検出信号に応じて、前記第1の保持回路に保持されている前記アドレスを前記メモリに供給しつつ書込信号及び読出信号を順に生成して前記メモリに供給する書込読出制御回路と、
前記読出信号に応じて前記メモリから読み出された読出データ片に応じて前記誤り検出訂正回路が生成した前記誤りビット位置情報と、前記第2の保持回路に保持されている前記誤りビット位置情報とが一致する場合に前記ハードエラー故障が生じていることを示すメモリ故障検出信号を出力する故障検出信号出力回路と、を有することを特徴とする半導体装置。 - 前記書込読出制御回路は、
前記誤り検出信号を所定の第1期間だけ遅延させた信号を前記書込信号として生成する第1の遅延回路と、
前記書込信号又は前記書込指令を前記メモリに供給する第1のORゲートと、
前記第1の遅延回路で生成された前記書込信号を所定の第2期間だけ遅延させた信号を前記読出信号として生成する第2の遅延回路と、
前記読出信号又は前記読出指令を前記メモリに供給する第2のORゲートと、を有することを特徴とする請求項1に記載の半導体装置。 - 前記書込読出制御回路は、
前記アドレスバス上の前記アドレス、及び前記第1の保持回路に保持されている前記アドレスのうちの一方を選択して前記メモリに供給するセレクタと、
前記誤り検出訂正回路が前記誤り検出信号を生成してから前記メモリから前記読出データ片が出力されるまでの間に亘り、前記第1の保持回路に保持されている前記アドレスを選択するように前記セレクタを制御する回路と、を含むことを特徴とする請求項1又は2に記載の半導体装置。 - 書込指令を受けてアドレスバス上のアドレスで示される記憶領域にデータを書き込み、読出指令を受けて前記アドレスバス上のアドレスで示される記憶領域からデータを読み出しこれを読出データ片として出力する半導体メモリのハードエラー故障検出方法であって、
前記読出データ片に誤り検出処理を施してビット誤りが検出された場合に、ビット誤りが検出されたことを表す誤り検出信号と、前記ビット誤りの位置を表す第1の誤りビット位置情報と、前記読出データ片の前記ビット誤りを訂正した訂正データ片と、を生成し、
前記アドレスバス上の前記アドレスを第1のアドレスとして保持し、
前記誤り検出信号の生成タイミングで前記第1のアドレス及び前記訂正データ片を前記メモリに供給しつつ、前記メモリに書込信号及び読出信号を順に供給し、
前記読出信号に応じて前記メモリから読み出された読出データ片に誤り検出処理を施し、ビット誤りが検出された場合にこのビット誤りの位置を表す第2の誤りビット位置情報を生成し、
前記第1の誤りビット位置情報と、前記第2の誤りビット位置情報とが一致する場合に前記メモリにハードエラー故障が生じていることを示すメモリ故障検出信号を生成することを特徴とする半導体メモリの故障検出方法。
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JP2018034152A JP7107696B2 (ja) | 2018-02-28 | 2018-02-28 | 半導体装置及び半導体メモリの故障検出方法 |
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JP2019149069A JP2019149069A (ja) | 2019-09-05 |
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- 2018-02-28 JP JP2018034152A patent/JP7107696B2/ja active Active
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