JP3190867B2 - メモリ再書き込み動作誤り検出装置及び方法 - Google Patents
メモリ再書き込み動作誤り検出装置及び方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、誤り訂正／検出回
路（ＥＣＣ回路：Error Correecting Code，以降ＥＣＣ
回路という）を有する記憶装置に係り、特に読み出しデ
ータに誤りが発生した場合、ＥＣＣ回路による訂正を行
い記憶素子への再書き込みを行うメモリ再書き込み動作
誤り検出装置及び方法に関する。
路（ＥＣＣ回路：Error Correecting Code，以降ＥＣＣ
回路という）を有する記憶装置に係り、特に読み出しデ
ータに誤りが発生した場合、ＥＣＣ回路による訂正を行
い記憶素子への再書き込みを行うメモリ再書き込み動作
誤り検出装置及び方法に関する。
【０００２】
【従来の技術】従来、メモリ素子のソフト・エラー（例
えば、α線等により、記憶されたデータが反転する現象
であるが、再書き込みにより完全に復元可能なエラー）
対策として、ＥＣＣ回路を具備し、記憶素子からの読み
出しデータに対する誤り検出／訂正を行い、記憶素子に
再書き込みを行うことで、記憶装置の信頼性を向上させ
る方法が一般に用いられている。
えば、α線等により、記憶されたデータが反転する現象
であるが、再書き込みにより完全に復元可能なエラー）
対策として、ＥＣＣ回路を具備し、記憶素子からの読み
出しデータに対する誤り検出／訂正を行い、記憶素子に
再書き込みを行うことで、記憶装置の信頼性を向上させ
る方法が一般に用いられている。
【０００３】この種の従来における技術として、例え
ば、特開平０７−０７３１１４号公報に記載のものがあ
る。上記特開平０７−０７３１１４号公報に記載の発明
（記憶素子への再書き込み動作）について、図３を参照
しながら簡単に説明を行う。
ば、特開平０７−０７３１１４号公報に記載のものがあ
る。上記特開平０７−０７３１１４号公報に記載の発明
（記憶素子への再書き込み動作）について、図３を参照
しながら簡単に説明を行う。
【０００４】図３は従来のメモリ再書き込み動作誤り検
出装置の構成を示したブロック図である。
出装置の構成を示したブロック図である。
【０００５】図３に示した従来におけるメモリ再書き込
み動作誤り検出装置は、主演算部１１と、メモリ１２
と、ＥＣＣ回路１３と、タイミング回路１４と、データ
レジスタ１５と、外部入出力バッファ１６と、アドレス
レジスタ１７と、３ステートバッファ１８と、書き込み
データ選択回路１９を備えて構成される。
み動作誤り検出装置は、主演算部１１と、メモリ１２
と、ＥＣＣ回路１３と、タイミング回路１４と、データ
レジスタ１５と、外部入出力バッファ１６と、アドレス
レジスタ１７と、３ステートバッファ１８と、書き込み
データ選択回路１９を備えて構成される。
【０００６】主演算部１１は、メモリ１２からの読み出
し動作を行うために、アドレスレジスタ１７に読み出し
アドレス３０１を供給すると共に、読み出し信号３０３
をアドレスレジスタ１７，メモリ１２，ＥＣＣ回路１
３，データレジスタ１５，並びに３ステートバッファ１
８にそれぞれ供給する。また、アドレスレジスタ１７は
読み出しアドレス３０５をメモリ１２に供給する。
し動作を行うために、アドレスレジスタ１７に読み出し
アドレス３０１を供給すると共に、読み出し信号３０３
をアドレスレジスタ１７，メモリ１２，ＥＣＣ回路１
３，データレジスタ１５，並びに３ステートバッファ１
８にそれぞれ供給する。また、アドレスレジスタ１７は
読み出しアドレス３０５をメモリ１２に供給する。
【０００７】メモリ１２から読み出されたデータは、Ｅ
ＣＣ回路１３に供給され、誤り訂正処理が施された後、
データレジスタ１５に格納される。また、ＥＣＣ回路１
３は誤り訂正を行う際、タイミング回路１４に対して再
書き込み指示信号３０９を供給する。
ＣＣ回路１３に供給され、誤り訂正処理が施された後、
データレジスタ１５に格納される。また、ＥＣＣ回路１
３は誤り訂正を行う際、タイミング回路１４に対して再
書き込み指示信号３０９を供給する。
【０００８】再書き込み指示信号３０９の供給されたタ
イミング回路１４は、再書き込み動作を開始し、データ
レジスタ１５に格納されたデータを、書き込みデータ選
択回路１９を介してＥＣＣ回路１８に供給する。ＥＣＣ
回路１３は供給されたデータに検査ビットを付加し、メ
モリ１２に対して書き込みデータ及び検査ビットを供給
する。
イミング回路１４は、再書き込み動作を開始し、データ
レジスタ１５に格納されたデータを、書き込みデータ選
択回路１９を介してＥＣＣ回路１８に供給する。ＥＣＣ
回路１３は供給されたデータに検査ビットを付加し、メ
モリ１２に対して書き込みデータ及び検査ビットを供給
する。
【０００９】また、メモリ１２は、アドレスレジスタ１
７より供給された読み出しアドレス３０５にて指示され
たアドレスに、ＥＣＣ回路１３より供給されたデータを
書き込む。
７より供給された読み出しアドレス３０５にて指示され
たアドレスに、ＥＣＣ回路１３より供給されたデータを
書き込む。
【００１０】
【発明が解決しようとする課題】上記従来の技術による
と、読み出しデータの誤り検出／訂正を行った後、再度
書き込みデータを誤り検出／訂正回路に入力し、誤り検
出／訂正用検査ビットを生成しているため、読み出しデ
ータの誤り検出／訂正を行った後の再書き込み動作に時
間がかかるという問題があった。
と、読み出しデータの誤り検出／訂正を行った後、再度
書き込みデータを誤り検出／訂正回路に入力し、誤り検
出／訂正用検査ビットを生成しているため、読み出しデ
ータの誤り検出／訂正を行った後の再書き込み動作に時
間がかかるという問題があった。
【００１１】また、メモリ等の記憶素子への再書き込み
データの検査ビットを生成する回路（誤り検出／訂正回
路）に故障が発生した場合等には、再書き込み動作が常
に起動されることとなり、これにより、訂正可能エラー
が書き込みを行う度に記憶素子に埋め込まれてしまうこ
ととなり、記憶素子からの読み出し動作では必ず訂正可
能エラーが検出され、再書き込み動作が必ず行われるこ
とになり、記憶装置の性能（処理速度等）を低下させて
しまうと共に記憶素子への再書き込みによる所望の信頼
性が得られなくなるという問題（欠点）があった。
データの検査ビットを生成する回路（誤り検出／訂正回
路）に故障が発生した場合等には、再書き込み動作が常
に起動されることとなり、これにより、訂正可能エラー
が書き込みを行う度に記憶素子に埋め込まれてしまうこ
ととなり、記憶素子からの読み出し動作では必ず訂正可
能エラーが検出され、再書き込み動作が必ず行われるこ
とになり、記憶装置の性能（処理速度等）を低下させて
しまうと共に記憶素子への再書き込みによる所望の信頼
性が得られなくなるという問題（欠点）があった。
【００１２】そこで、本発明の目的は、メモリ等の記憶
素子のソフト・エラー対策として、ＥＣＣ回路を具備
し、訂正可能な誤りが発生した場合、記憶素子への再書
き込みを行う記憶制御回路における再書き込み動作性能
（処理速度）を向上させると共に、誤り検出／訂正回路
に故障が発生した場合でも記憶装置の性能を低下させる
ことなく、且つ所望の信頼性の得られるメモリ再書き込
み動作誤り検出装置及び方法を提供することにある。
素子のソフト・エラー対策として、ＥＣＣ回路を具備
し、訂正可能な誤りが発生した場合、記憶素子への再書
き込みを行う記憶制御回路における再書き込み動作性能
（処理速度）を向上させると共に、誤り検出／訂正回路
に故障が発生した場合でも記憶装置の性能を低下させる
ことなく、且つ所望の信頼性の得られるメモリ再書き込
み動作誤り検出装置及び方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ再書き込み動作誤り検出装置は、記
憶素子のソフト・エラー対策として、誤り訂正／検出回
路を具備し、記憶素子からの読み出しデータに誤りが発
生した場合、読み出しデータの訂正を行い、記憶素子へ
の再書き込みを行う機能を有するメモリ再書き込み動作
誤り検出装置において、読み出しデータに付加される検
査ビットに対する誤り訂正を行う検査ビット用誤り訂正
手段と、前記検査ビット用誤り訂正手段により訂正され
た検査ビット出力を、前記誤り訂正／検出回路を介さず
に、前記記憶素子に対して再書き込みする再書き込み手
段と、を備えて構成されることを特徴とするものであ
る。
め、本発明のメモリ再書き込み動作誤り検出装置は、記
憶素子のソフト・エラー対策として、誤り訂正／検出回
路を具備し、記憶素子からの読み出しデータに誤りが発
生した場合、読み出しデータの訂正を行い、記憶素子へ
の再書き込みを行う機能を有するメモリ再書き込み動作
誤り検出装置において、読み出しデータに付加される検
査ビットに対する誤り訂正を行う検査ビット用誤り訂正
手段と、前記検査ビット用誤り訂正手段により訂正され
た検査ビット出力を、前記誤り訂正／検出回路を介さず
に、前記記憶素子に対して再書き込みする再書き込み手
段と、を備えて構成されることを特徴とするものであ
る。
【００１４】また、本発明のメモリ再書き込み動作誤り
検出方法は、記憶素子のソフト・エラー対策として、誤
り訂正／検出回路を具備し、記憶素子からの読み出しデ
ータに誤りが発生した場合、読み出しデータの訂正を行
い、記憶素子への再書き込みを行う機能を有するメモリ
再書き込み動作誤り検出装置において、読み出しデータ
に付加される検査ビットに対する誤りを訂正し、前記訂
正された検査ビット出力を、前記誤り訂正／検出回路を
介さずに前記記憶素子に対して再書き込みすることを特
徴とするものである。
検出方法は、記憶素子のソフト・エラー対策として、誤
り訂正／検出回路を具備し、記憶素子からの読み出しデ
ータに誤りが発生した場合、読み出しデータの訂正を行
い、記憶素子への再書き込みを行う機能を有するメモリ
再書き込み動作誤り検出装置において、読み出しデータ
に付加される検査ビットに対する誤りを訂正し、前記訂
正された検査ビット出力を、前記誤り訂正／検出回路を
介さずに前記記憶素子に対して再書き込みすることを特
徴とするものである。
【００１５】上記発明によれば、記憶素子からの続み出
しデータに付加される検査ビットに対する誤り訂正回路
を備え、この誤り訂正された検査ビットを再書き込み時
に使用し、記憶素子への再書き込み時に付加される検査
ビットの生成回路（ＥＣＧ回路）をバイパスさせること
により、再書き込み動作の時間短縮を実現している。ま
た、再書き込み時に、上記ＥＣＧ回路をバイパスさせる
ことにより、ＥＣＧ回路に訂正可能な故障が発生した場
合でも、再書き込み動作を行うことにより、前記ＥＣＧ
回路の故障を救済することが可能となり、記憶装置の信
頼性の向上を実現している。
しデータに付加される検査ビットに対する誤り訂正回路
を備え、この誤り訂正された検査ビットを再書き込み時
に使用し、記憶素子への再書き込み時に付加される検査
ビットの生成回路（ＥＣＧ回路）をバイパスさせること
により、再書き込み動作の時間短縮を実現している。ま
た、再書き込み時に、上記ＥＣＧ回路をバイパスさせる
ことにより、ＥＣＧ回路に訂正可能な故障が発生した場
合でも、再書き込み動作を行うことにより、前記ＥＣＧ
回路の故障を救済することが可能となり、記憶装置の信
頼性の向上を実現している。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１は本発明のメモリ再書き込み動作誤り
検出装置の実施の形態を示すブロック図である。
検出装置の実施の形態を示すブロック図である。
【００１８】図１に示す本発明であるメモリ再書き込み
動作誤り検出装置は、書き込みデータ１００を入力とす
る書き込みデータ格納レジスタ１０１と、書き込みデー
タ格納レジスタ１０１の出力データを入力とし、ＥＣＣ
機能を実現するのに必要な検査ビットを生成する誤り検
出／訂正用検査ビット生成回路（以下、ＥＣＧ回路とい
う）２と、ＥＣＧ回路２と続み出しデータ格納レジスタ
２０２の出力データを入力とし、いずれか一方を選択す
るセレクタ３と、セレクタ３の出力を入力とする書き込
みデータ格納レジスタ１０２と、書き込みデータ格納レ
ジスタ１０２の出力データを記憶するメモリ・アレイ４
と、メモリ・アレイ４の読み出しデータを入力とする読
み出しデータ格納レジスタ２０１と、読み出しデータ格
納レジスタ２０１の出力データを入力とし、あらかじめ
設定されたＥＣＣ機能により、複数ビットの誤り検出を
行い、訂正可能な誤りがあった場合、この誤り情報を出
力する誤り検出回路５と、誤り検出回路５の誤り情報を
入力とし、この誤り情報に基づいて、読み出しデータま
たは検査ビットの訂正を行う、データ用誤り訂正回路６
及び検査ビット用誤り訂正回路７と、誤り訂正回路６及
び７の出力データを入力とし、読み出しデータ２００を
出力する読み出しデータ格納レジスタ２０２から構成さ
れる。
動作誤り検出装置は、書き込みデータ１００を入力とす
る書き込みデータ格納レジスタ１０１と、書き込みデー
タ格納レジスタ１０１の出力データを入力とし、ＥＣＣ
機能を実現するのに必要な検査ビットを生成する誤り検
出／訂正用検査ビット生成回路（以下、ＥＣＧ回路とい
う）２と、ＥＣＧ回路２と続み出しデータ格納レジスタ
２０２の出力データを入力とし、いずれか一方を選択す
るセレクタ３と、セレクタ３の出力を入力とする書き込
みデータ格納レジスタ１０２と、書き込みデータ格納レ
ジスタ１０２の出力データを記憶するメモリ・アレイ４
と、メモリ・アレイ４の読み出しデータを入力とする読
み出しデータ格納レジスタ２０１と、読み出しデータ格
納レジスタ２０１の出力データを入力とし、あらかじめ
設定されたＥＣＣ機能により、複数ビットの誤り検出を
行い、訂正可能な誤りがあった場合、この誤り情報を出
力する誤り検出回路５と、誤り検出回路５の誤り情報を
入力とし、この誤り情報に基づいて、読み出しデータま
たは検査ビットの訂正を行う、データ用誤り訂正回路６
及び検査ビット用誤り訂正回路７と、誤り訂正回路６及
び７の出力データを入力とし、読み出しデータ２００を
出力する読み出しデータ格納レジスタ２０２から構成さ
れる。
【００１９】次に、本発明の実施の形態における動作に
ついて、図１及び図２を参照して詳細に説明を行う。
ついて、図１及び図２を参照して詳細に説明を行う。
【００２０】図２は本発明のメモリ再書き込み動作誤り
検出装置の動作を説明するためのタイミング・チャート
である。尚、図２に示すタイミング・チャートは、記憶
素子から読み出された検査ビットに訂正可能エラーがあ
る場合における本発明のメモリ再書き込み動作誤り検出
装置の動作について示したものである。また、本発明の
趣旨は、記憶素子への再書き込み動作にあるため、通常
の書き込み動作及び通常の読み出し動作についての説明
は省略する。
検出装置の動作を説明するためのタイミング・チャート
である。尚、図２に示すタイミング・チャートは、記憶
素子から読み出された検査ビットに訂正可能エラーがあ
る場合における本発明のメモリ再書き込み動作誤り検出
装置の動作について示したものである。また、本発明の
趣旨は、記憶素子への再書き込み動作にあるため、通常
の書き込み動作及び通常の読み出し動作についての説明
は省略する。
【００２１】先ず、メモリ・アレイ４から読み出された
ところの読み出しデータ及び検査ビットを、読み出しデ
ータ格納レジスタ２０１に格納する。誤り検出回路５
は、あらかじめ定められたＥＣＣ機能により、読み出し
データ格納レジスタ２０１の出力データである読み出し
データ及び検査ビットに誤りがあるかどうかを検出し、
データ用誤り訂正回路６及び検査ビット用誤り訂正回路
７に対して、それぞれ誤り情報を送出する。尚、本実施
の形態では、検査ビットに訂正可能エラーがある場合に
ついて論じたものであるため、検査ビット誤り訂正回路
７にのみ誤り情報が供給される。
ところの読み出しデータ及び検査ビットを、読み出しデ
ータ格納レジスタ２０１に格納する。誤り検出回路５
は、あらかじめ定められたＥＣＣ機能により、読み出し
データ格納レジスタ２０１の出力データである読み出し
データ及び検査ビットに誤りがあるかどうかを検出し、
データ用誤り訂正回路６及び検査ビット用誤り訂正回路
７に対して、それぞれ誤り情報を送出する。尚、本実施
の形態では、検査ビットに訂正可能エラーがある場合に
ついて論じたものであるため、検査ビット誤り訂正回路
７にのみ誤り情報が供給される。
【００２２】データ用誤り訂正回路６及び検査ビット用
誤り訂正回路７は、誤り検出回路５から供給される誤り
情報に基づいて誤りを訂正し、訂正されたデータ及び検
査ビットを続み出しデータ格納レジスタ２０２へ供給す
る。最後に、読み出しデータ格納レジスタ２０２は、そ
の出力データを読み出しデータ２００として、図示しな
い中央演算処理装置等の上位装置に対して出力する。こ
れにより、メモリ・アレイ４からの読み出し動作が完了
する。
誤り訂正回路７は、誤り検出回路５から供給される誤り
情報に基づいて誤りを訂正し、訂正されたデータ及び検
査ビットを続み出しデータ格納レジスタ２０２へ供給す
る。最後に、読み出しデータ格納レジスタ２０２は、そ
の出力データを読み出しデータ２００として、図示しな
い中央演算処理装置等の上位装置に対して出力する。こ
れにより、メモリ・アレイ４からの読み出し動作が完了
する。
【００２３】次に、再書き込み動作について説明を行
う。読み出しデータ格納レジスタ２０２は、前述の通
り、誤り訂正回路６及び７より、訂正された読み出しデ
ータ及び検査ビットが供給されることにより、その出力
データを読み出しデータ２００として、図示しない中央
演算処理装置等の上位装置に対して出力するが、この
際、即ち、読み出しデータ格納レジスタ２０２に、誤り
訂正回路６及び７より、訂正されたデータ及び検査ビッ
トが供給格納されると、セレクタ３は、この続み出しデ
ータ格納レジスタ２０２の出力データを選択し、書き込
みデータ格納レジスタ１０２へ供給する。
う。読み出しデータ格納レジスタ２０２は、前述の通
り、誤り訂正回路６及び７より、訂正された読み出しデ
ータ及び検査ビットが供給されることにより、その出力
データを読み出しデータ２００として、図示しない中央
演算処理装置等の上位装置に対して出力するが、この
際、即ち、読み出しデータ格納レジスタ２０２に、誤り
訂正回路６及び７より、訂正されたデータ及び検査ビッ
トが供給格納されると、セレクタ３は、この続み出しデ
ータ格納レジスタ２０２の出力データを選択し、書き込
みデータ格納レジスタ１０２へ供給する。
【００２４】書き込みデータ格納レジスタ１０２は、セ
レクタ３の出力データを格納後、所定のタイミングに
て、メモリ・アレイ４へ書き込みデータ及び検査ビット
を出力する。上記読み出し動作及び書き込み動作の終了
により、一連の記憶素子への再書き込み動作が完了す
る。
レクタ３の出力データを格納後、所定のタイミングに
て、メモリ・アレイ４へ書き込みデータ及び検査ビット
を出力する。上記読み出し動作及び書き込み動作の終了
により、一連の記憶素子への再書き込み動作が完了す
る。
【００２５】ところで、本発明のポイントは、従来技術
ではデータに対してのみ誤り訂正を行っていたのに対
し、本発明ではデータに付加されている検査ビットに対
する誤り訂正回路７を設けることで、検査ビットに対し
ても誤り訂正を行うようにした点にある。
ではデータに対してのみ誤り訂正を行っていたのに対
し、本発明ではデータに付加されている検査ビットに対
する誤り訂正回路７を設けることで、検査ビットに対し
ても誤り訂正を行うようにした点にある。
【００２６】元々、記憶装置では、上位装置から送出さ
れる書き込みデータに対して、検査ビットを付加し、さ
らに、誤り検出／訂正機能を備えることによって、記憶
装置の信頼度を向上させている。したがって、上位装置
へ出力する読み出しデータに対しては、データ部のみの
誤り訂正を行えば十分であり、読み出しデータに付加さ
れている検査ビットについては、誤り検出機能は有して
いるものの訂正する必要がないため、検査ビットの誤り
情報は有効に利用されていなかった。
れる書き込みデータに対して、検査ビットを付加し、さ
らに、誤り検出／訂正機能を備えることによって、記憶
装置の信頼度を向上させている。したがって、上位装置
へ出力する読み出しデータに対しては、データ部のみの
誤り訂正を行えば十分であり、読み出しデータに付加さ
れている検査ビットについては、誤り検出機能は有して
いるものの訂正する必要がないため、検査ビットの誤り
情報は有効に利用されていなかった。
【００２７】しかし、本発明によれば、前記検査ビット
の誤り情報を有効に活用し、検査ビットに対する誤り訂
正回路７を設け、再書き込み時にＥＣＧ回路２をバイパ
スさせることにより、再書き込み時間の短縮を図ること
が可能となる。
の誤り情報を有効に活用し、検査ビットに対する誤り訂
正回路７を設け、再書き込み時にＥＣＧ回路２をバイパ
スさせることにより、再書き込み時間の短縮を図ること
が可能となる。
【００２８】また、本発明においては、ＥＣＧ回路２に
訂正可能故障が発生しても、再書き込み動作を行うこと
により、故障を除去することが可能である。即ち、ＥＣ
Ｇ回路２に訂正可能故障が発生したと仮定すると、上位
装置からの記憶素子への書き込み動作において、ＥＣＣ
機能を実現するために、必ずＥＣＧ回路２を通過し、書
き込みデータに付加する検査ビットを生成する。このと
き、訂正可能障害が発生しているＥＣＧ回路２は、訂正
可能障害が潜在した書き込みデータ（検査ビットを含
む）を発生（出力）するため、メモリ・アレイ４に訂正
可能障害データを書き込むことになる。
訂正可能故障が発生しても、再書き込み動作を行うこと
により、故障を除去することが可能である。即ち、ＥＣ
Ｇ回路２に訂正可能故障が発生したと仮定すると、上位
装置からの記憶素子への書き込み動作において、ＥＣＣ
機能を実現するために、必ずＥＣＧ回路２を通過し、書
き込みデータに付加する検査ビットを生成する。このと
き、訂正可能障害が発生しているＥＣＧ回路２は、訂正
可能障害が潜在した書き込みデータ（検査ビットを含
む）を発生（出力）するため、メモリ・アレイ４に訂正
可能障害データを書き込むことになる。
【００２９】この状態で、再書き込み動作が起動される
と、従来技術では、訂正可能障害を一度は訂正するが、
再書き込み時において、再度ＥＣＧ回路を通過させるた
め、結果的には、訂正可能障害データを再度、メモリ・
アレイ４に書き込むことになる。したがって、何度再書
き込み動作が起動されても、訂正可能障害データを復旧
する（正しいデータが書き込まれる）ことは不可能であ
り、これによって、常に再書き込み動作が起動されるこ
とになり、記憶装置性能の低下を誘発すると共に、別の
訂正可能障害（記憶素子のソフト・エラーも１つの障害
要因となり得る）が発生した場合には、訂正不能障害と
なり、最悪、記憶装置を使用できなくなる可能性も生じ
る。
と、従来技術では、訂正可能障害を一度は訂正するが、
再書き込み時において、再度ＥＣＧ回路を通過させるた
め、結果的には、訂正可能障害データを再度、メモリ・
アレイ４に書き込むことになる。したがって、何度再書
き込み動作が起動されても、訂正可能障害データを復旧
する（正しいデータが書き込まれる）ことは不可能であ
り、これによって、常に再書き込み動作が起動されるこ
とになり、記憶装置性能の低下を誘発すると共に、別の
訂正可能障害（記憶素子のソフト・エラーも１つの障害
要因となり得る）が発生した場合には、訂正不能障害と
なり、最悪、記憶装置を使用できなくなる可能性も生じ
る。
【００３０】一方、本発明に記載のＥＣＧ回路２をバイ
パスする再書き込み動作を行えば、誤り訂正された読み
出しデータを、再書き込みデータとして使用するため、
一度の再書き込み動作にて、メモリ・アレイ４に正しい
データが書き込まれることになり、別の訂正可能障害が
発生しない限り、再書き込み動作を起動する必要がなく
なり、記憶装置性能の低下を防止でき、さらに、信頼性
を向上させることが可能となる。
パスする再書き込み動作を行えば、誤り訂正された読み
出しデータを、再書き込みデータとして使用するため、
一度の再書き込み動作にて、メモリ・アレイ４に正しい
データが書き込まれることになり、別の訂正可能障害が
発生しない限り、再書き込み動作を起動する必要がなく
なり、記憶装置性能の低下を防止でき、さらに、信頼性
を向上させることが可能となる。
【００３１】なお、記憶素子への再書き込み動作は、記
憶装置性能の低下を防ぐために、読み出し動作時におい
て、訂正可能障害が発生したときにのみ、起動させるの
が一般的である。
憶装置性能の低下を防ぐために、読み出し動作時におい
て、訂正可能障害が発生したときにのみ、起動させるの
が一般的である。
【００３２】
【発明の効果】以上述べたように、上記本発明によれ
ば、記憶素子のソフト・エラー対策として、誤り訂正／
検出回路を具備し、記憶素子からの読み出しデータに誤
りが発生した場合、続み出しデータの訂正を行い、記憶
素子への再書き込みを行う機能を有する記憶装置におい
て、読み出しデータに付加される検査ビットに対する誤
り訂正回路を新たに備えることにより、再書き込み時に
必要な書き込みデータに対する検査ビットを生成する回
路（ＥＣＧ回路）をバイパスすることを可能とし、これ
により、再書き込み時間の短縮を図ることができる。
ば、記憶素子のソフト・エラー対策として、誤り訂正／
検出回路を具備し、記憶素子からの読み出しデータに誤
りが発生した場合、続み出しデータの訂正を行い、記憶
素子への再書き込みを行う機能を有する記憶装置におい
て、読み出しデータに付加される検査ビットに対する誤
り訂正回路を新たに備えることにより、再書き込み時に
必要な書き込みデータに対する検査ビットを生成する回
路（ＥＣＧ回路）をバイパスすることを可能とし、これ
により、再書き込み時間の短縮を図ることができる。
【００３３】また、書き込みデータに付加される検査ビ
ット生成回路に故障が発生した場合でも、読み出しデー
タに付加される検査ビットに対する誤り訂正回路を新た
に備えたことにより、ＥＣＧ回路は上位装置から初めて
記憶素子に書き込みされるときに通過するのみとなり、
この時点で記憶素子に誤り訂正可能エラーが書き込まれ
たとしても、再書き込み動作により、この訂正可能エラ
ーが除去され、訂正された正しいデータが、記憶素子に
再書き込みされるため、記憶装置性能の低下を最小限に
抑えることができ、さらに、訂正可能故障が発生してい
るＥＣＧ回路がバイパスできるため、記憶装置の信頼度
の向上が図れる。
ット生成回路に故障が発生した場合でも、読み出しデー
タに付加される検査ビットに対する誤り訂正回路を新た
に備えたことにより、ＥＣＧ回路は上位装置から初めて
記憶素子に書き込みされるときに通過するのみとなり、
この時点で記憶素子に誤り訂正可能エラーが書き込まれ
たとしても、再書き込み動作により、この訂正可能エラ
ーが除去され、訂正された正しいデータが、記憶素子に
再書き込みされるため、記憶装置性能の低下を最小限に
抑えることができ、さらに、訂正可能故障が発生してい
るＥＣＧ回路がバイパスできるため、記憶装置の信頼度
の向上が図れる。
【図１】本発明におけるメモリ再書き込み動作誤り検出
装置の実施の形態を示すブロック図である。
装置の実施の形態を示すブロック図である。
【図２】本発明のメモリ再書き込み動作誤り検出装置の
動作を説明するためのタイミング・チャートである。
動作を説明するためのタイミング・チャートである。
【図３】従来におけるメモリ再書き込み動作誤り検出装
置の構成を示したブロック図である。
置の構成を示したブロック図である。
１ 記憶装置 ２ ＥＣＧ回路 ３ セレクタ ４ メモリ・アレイ ５ 誤り検出回路 ６ データ用誤り訂正回路 ７ 検査ビット用誤り訂正回路 １１ 主演算部 １２ メモリ １３ 誤り検出／訂正（ＥＣＣ）回路 １４ タイミング回路 １５ データレジスタ １６ 外部入出力バッファ １７ アドレスレジスタ １８ ３ステートバッファ １９ 書き込みデータ選択回路 １００ 書き込みデータ １０１ 書き込みデータ格納レジスタ １０２ 書き込みデータ格納レジスタ ２００ 読み出しデータ ２０１ 読み出しデータ格納レジスタ ２０２ 読み出しデータ格納レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/08 - 11/10 G06F 12/16
Claims (6)
- 【請求項１】記憶素子のソフト・エラー対策として、読
み出しデータおよび検査ビットの誤りを検出する誤り検
出回路と、記憶素子からの読み出しデータに誤りが発生
した場合、読み出しデータの訂正を行う読み出しデータ
用誤り訂正回路とを備えた誤り訂正／検出回路を具備
し、記憶素子への再書き込みを行う機能を有するメモリ
再書き込み動作誤り検出装置において、 読み出しデータに付加される検査ビットに対する誤り訂
正を行う検査ビット用誤り訂正手段と、 前記検査ビット用誤り訂正手段により訂正された検査ビ
ット出力を再書き込み時に使用し、前記記憶素子への再
書き込み時に付加される検査ビットの生成回路（ＥＣＧ
回路）をバイパスするように、前記記憶素子に対して再
書き込みする再書き込み手段とを備えることを特徴とす
るメモリ再書き込み動作誤り検出装置。 - 【請求項２】記憶素子のソフト・エラー対策として、読
み出しデータおよび検査ビットの誤りを検出する誤り検
出回路と、記憶素子からの読み出しデータに誤りが発生
した場合、読み出しデータの訂正を行う読み出しデータ
用誤り訂正回路とを備え、記憶素子への再書き込みを行
う機能を有するメモリ再書き込み動作誤り検出装置にお
いて、 上位装置からの書き込みデータを入力とする第１の書き
込みデータ格納レジスタと、 前記第１の書き込みデータ格納レジスタの出力データを
入力とし、ＥＣＣ機能を実現するのに必要な検査ビット
を生成する誤り検出／訂正用検査ビット生成回路と、 前記誤り検出／訂正用検査ビット生成回路と第２の読み
出しデータ格納レジスタの出力データとを入力とし、い
ずれか一方を選択するセレクタと、 前記セレクタ出力の書き込みデータを格納する第２の書
き込みデータ格納レジスタと、 前記第２の書き込みデータ格納レジスタの出力データを
記憶するメモリ・アレイと、 前記メモリ・アレイの続み出しデータを入力とする第１
の読み出しデータ格納レジスタと、 前記第１の読み出しデータ格納レジスタの出力データを
入力とし、あらかじめ設定されたＥＣＣ機能により、読
み出しデータ及び検査ビットの誤り検出を行い、訂正可
能な誤りがあった場合、この誤り情報を出力する誤り検
出回路と、 前記誤り検出回路の誤り情報を入力とし、前記誤り情報
により、読み出しデータ及び検査ビットの訂正を行うと
共に、前記訂正された読み出しデータ及び検査ビット出
力を、上位装置への読み出しデータを出力する前記第２
の読み出しデータ格納レジスタに出力するデータ用／検
査ビット用誤り訂正回路とを備え、 前記セレクタは、前記データ用／検査ビット用誤り訂正
回路から送出された検査ビット出力を、前記誤り検出／
訂正用検査ビット生成回路をバイパスするように、再書
き込み用検査ビット出力として選択することを特徴とす
るメモリ再書き込み動作誤り検出装置。 - 【請求項３】前記データ用／検査ビット用誤り訂正回路
は、前記記憶素子から読み出されたデータ及び検査ビッ
ト出力に対し、ある定められたＥＣＣ機能に従い誤りを
検出する前記誤り検出回路から出力される検査ビットの
誤り情報を元に、検査ビットの誤りを訂正し、検査ビッ
ト出力として送出することを特徴とする請求項２に記載
のメモリ再書き込み動作誤り検出装置。 - 【請求項４】記憶素子のソフト・エラー対策として、読
み出しデータおよび検査ビットの誤りを検出する誤り検
出回路と、記憶素子からの読み出しデータに誤りが発生
した場合、読み出しデータの訂正を行う読み出しデータ
用誤り訂正回路とを備えた誤り訂正／検出回路を具備
し、記憶素子への再書き込みを行う機能を有するメモリ
再書き込み動作誤り検出装置において、 読み出しデータに付加される検査ビットに対する誤りを
訂正し、 前記訂正された検査ビット出力を再書き込み時に使用
し、前記記憶素子への再書き込み時に付加される検査ビ
ットの生成回路（ＥＣＧ回路）をバイパスするように、
前記記憶素子に対して再書き込みすることを特徴とする
メモリ再書き込み動作誤り検出方法。 - 【請求項５】記憶素子のソフト・エラー対策として、読
み出しデータおよび検査ビットの誤りを検出する誤り検
出回路と、記憶素子からの読み出しデータに誤りが発生
した場合、読み出しデータの訂正を行う読み出しデータ
用誤り訂正回路とを備えた誤り訂正／検出回路を具備
し、記憶素子への再書き込みを行う機能を有するメモリ
再書き込み動作誤り検出装置において、 上位装置からの書き込みデータを第１の書き込みデータ
格納レジスタに入力するステップと、 前記第１の書き込みデータ格納レジスタの出力データを
入力とし、ＥＣＣ機能を実現するのに必要な検査ビット
を、誤り検出／訂正用検査ビット生成回路により生成す
るステップと、 前記誤り検出／訂正用検査ビット生成回路と第２の読み
出しデータ格納レジスタの出力データとを入力とし、セ
レクタにより、いずれか一方を選択するステップと、 前記セレクタ出力の書き込みデータを第２の書き込みデ
ータ格納レジスタに格納するステップと、 前記第２の書き込みデータ格納レジスタの出力データを
メモリ・アレイに記憶するステップと、 前記メモリ・アレイの続み出しデータを第１の読み出し
データ格納レジスタに入力するステップと、 前記第１の読み出しデータ格納レジスタの出力データを
入力とし、あらかじめ設定されたＥＣＣ機能により、読
み出しデータ及び検査ビットの誤り検出を行い、訂正可
能な誤りがあった場合、この誤り情報を誤り検出回路よ
り出力するステップと、 前記誤り検出回路の誤り情報を入力とし、前記誤り情報
に基づいて、データ用／検査ビット用誤り訂正回路に
て、読み出しデータ及び検査ビットの訂正を行い、前記
訂正された読み出しデータ及び検査ビットを出力するス
テップと、 前記データ用／検査ビット用誤り訂正回路の出力データ
を入力とし、前記第２の読み出しデータ格納レジスタを
介し、上位装置に対して読み出しデータの出力を行うス
テップとを含み、 前記セレクタは、前記データ用／検査ビット用誤り訂正
回路から送出された検査ビット出力を、前記誤り検出／
訂正用検査ビット生成回路をバイパスするように、再書
き込み用検査ビットとして選択することを特徴とするメ
モリ再書き込み動作誤り検出方法。 - 【請求項６】前記データ用／検査ビット用誤り訂正回路
は、前記記憶素子から読み出されたデータ及び検査ビッ
ト出力に対し、ある定められたＥＣＣ機能に従い誤りを
検出する前記誤り検出回路から出力される検査ビットの
誤り情報を元に、検査ビットの誤りを訂正して、検査ビ
ット出力として送出することを特徴とする請求項５に記
載のメモリ再書き込み動作誤り検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33391797A JP3190867B2 (ja) | 1997-12-04 | 1997-12-04 | メモリ再書き込み動作誤り検出装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33391797A JP3190867B2 (ja) | 1997-12-04 | 1997-12-04 | メモリ再書き込み動作誤り検出装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11167497A JPH11167497A (ja) | 1999-06-22 |
| JP3190867B2 true JP3190867B2 (ja) | 2001-07-23 |
Family
ID=18271420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33391797A Expired - Fee Related JP3190867B2 (ja) | 1997-12-04 | 1997-12-04 | メモリ再書き込み動作誤り検出装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190867B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5201597B2 (ja) * | 2009-06-25 | 2013-06-05 | エヌイーシーコンピュータテクノ株式会社 | メモリ初期化回路、メモリ初期化方法、及び情報処理装置 |
| CN117453146B (zh) * | 2023-12-22 | 2024-04-05 | 芯能量集成电路(上海)有限公司 | 数据读取方法、系统、eFlash控制器及存储介质 |
-
1997
- 1997-12-04 JP JP33391797A patent/JP3190867B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11167497A (ja) | 1999-06-22 |
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