JP2998282B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ
と、このマイクロプロセッサによってアクセスされるメ
モリ素子とで構成されるメモリ装置に関し、さらに詳し
くは、メモリ素子としてＥＣＣ(Error Correcting Cod
e) 化構成の例えばＤＲＡＭ（ダイナミック・ランダム
アクセス・メモリ）を用い、誤り（エラー）検出・訂正
回路(ErrorDetection and Correction 、ＥＤＣ回路と
略す）を有し、このＥＤＣ回路の誤り検出・訂正の機能
を容易に診断できるようにしたメモリ装置に関する。

【０００２】

【従来の技術】最近、大規模容量のＤＲＡＭが実用化さ
れるようになってきている。この様な大規模のＤＲＡＭ
を用いたマイクロプロセッサ装置において、その信頼性
を向上させるために、従来より、ＤＲＡＭとしてＥＣＣ
構成のものを用いると共に、ＥＤＣ回路を備えることが
一般的に行われている。この様な装置において、ＥＤＣ
回路が正しく機能しないと、メモリ部の信頼性が維持で
きなくなる。このため、従来よりマイクロプロセッサに
よるメモリ部への通常のアクセス動作以外に、ＥＤＣ回
路の機能が正しく働くかを自己診断する診断モードが設
けられている。従来装置においては、ＥＤＣ機能を制御
する回路を設け、このＥＤＣ機能制御回路にマイクロプ
ロセッサ側からアドレス線を用いて通常のアクセス動作
と、ＥＤＣ機能が正しく働くかをチェックする診断モー
ドとの切替を行うアドレス信号を出力するようにしてい
た。そして、ＥＤＣ機能制御回路は、アドレス信号によ
って診断モードが指定されると、故意にエラーを発生さ
せるデータとチェックビットとの組み合わせをあらかじ
め用意し、これをＥＤＣ回路に送って、エラーが訂正さ
れるか否かを確認することで、自己診断を行っていた。

【０００３】

【発明が解決しようとする課題】しかしながら、この様
な従来装置によれば、アドレス線を用いて通常のアクセ
ス動作と、自己診断モードの切替えを行うように構成し
ているため、アドレス線をフルに使用するように構成し
た装置では使用ができないという不具合がある。また、
通常の書込み／読出しアクセス時に、何等かの理由で自
己診断モードを指定するようなアドレス信号が出力され
ると、通常のアクセス動作が中断され自己診断モードに
なってしまうという恐れがあった。本発明は、この様な
点に鑑みてなされたもので、アドレス線を用いること無
く通常のアクセス動作と、自己診断モードの切替えを確
実に行うことができるようにすると共に、ＥＤＣ回路の
誤り検出・訂正の機能の診断も容易に行えるメモリ装置
を提供することを目的とする。

【０００４】

【課題を解決するための手段】この様な目的を達成する
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるエラー・コレクティング・
コード化構成のメモリ部とで構成されるメモリ装置であ
って、メモリ部への書込みデータを入力し当該書込みデ
ータからチェックビットを作成し、そのチェックビット
をメモリ部に書込むと共に、メモリ部から読み出された
データおよびチェックビットを入力し、誤り検出を行う
と共に可能であれば誤りを訂正する誤り検出訂正手段
と、メモリ部から読出されたチェックビットを保持する
ラッチ手段と、通常のアクセス動作モードにおいては、
メモリ部から読み出されたチェックビットを選択し、前
記誤り検出訂正手段の診断を行う行う診断動作モードに
おいては、ラッチ手段が保持している一つ前のアクセス
動作時にメモリ部から読出されたチェックビットを選択
してそれを前記誤り検出訂正手段に与えるマルチプレク
サとを備えたことを特徴とするメモリ装置である。

【０００５】

【作用】通常のアクセス動作においては、メモリ部から
読出したデータとそのデータと対をなすチェックビット
がマルチプレクサを介してＥＤＣ回路に送られる。ＥＤ
Ｃ回路は、メモリ部から読み出されたデータとチェック
ビットとからパリティチェックを行う。ＥＤＣ回路の機
能を診断する自己診断動作モードにおいては、マルチプ
レクサは、ラッチ手段にラッチされているチェックビッ
ト（一つ前のアクセス動作のときに読出されたチェック
ビット）を選択しＥＤＣ回路に送る。従ってＥＤＣ回路
には、今回の該当アドレスから読み出されたデータと、
ラッチされているチェックビットにより、パリティチェ
ックを実施する。よって、ＥＤＣ回路の機能が正常であ
れば、必ずエラーが発生することとなる。これにより、
ＥＤＣ回路の機能が正常であるか否かの診断ができる。

【０００６】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明の一実施例を示す構成ブロック
図である。図において、１はマイクロプロセッサ（ＣＰ
Ｕ）、２はマイクロプロセッサ１によってアクセスされ
るメモリ部で、例えばＤＲＡＭが用いられており、デー
タ格納用のデータ領域２１と、チェックビット格納用の
パリティチェックビット領域２２とを有している。３は
誤り（エラー）検出・訂正回路（ＥＤＣ回路）で、デー
タの書込みアクセス時において、メモリ部２への書込み
データを入力し、その書込みデータからチェックビット
を作成し、作成されたチェックビットをメモリ部２のパ
リティチェックビット領域２２に書込むと共に、データ
の読出しアクセス時において、メモリ部２から読み出さ
れたデータおよびチェックビットを入力し、誤り検出を
行うと共に可能であれば誤りを訂正するように構成され
ている。４はメモリ部２のパリティチェックビット領域
２２から読出されたチェックビットを保持するラッチ手
段、５はマルチプレクサで、通常のアクセス動作モード
においては、メモリ部２から読出されたチェックビット
を選択し、ＥＤＣ回路３の機能診断を行う診断動作モー
ドにおいては、ラッチ手段４が保持しているチェックビ
ットとを選択し、それをＥＤＣ回路３に与えるようにな
っている。

【０００７】６はラッチ手段４のラッチ動作や、マルチ
プレクサ５の選択動作を制御する制御手段で、ここで
は、ラッチ手段４にメモリ部２から読出されたチェック
ビットをラッチすることを指示する第１のレジスタ６１
と、マルチプレクサ５に診断動作モードにおいては、ラ
ッチ手段４が保持しているチェックビットとを選択する
ように指示する第２のレジスタ６２とで構成してある。
また、マイクロプロセッサ１は、第１，第２のレジスタ
６１，６２の内容を、スーパーバイザモードの時におい
てのみ書替え可能のように構成してある。

【０００８】このように構成した装置の動作を次に、通
常のアクセス動作と、ＥＤＣ回路の機能診断動作とに分
けて説明する。 （通常のアクセス動作）マイクロプロセッサ１は、第
１，第２のレジスタ６１，６２のいずれとも、ビットを
クリアした状態とする。ラッチ手段４は、この状態では
メモリ部２からのチェックビットのラッチは行わず、ま
た、マルチプレクサ５は、メモリ部２から読み出された
チェックビットを選択し、それをそのままＥＤＣ回路３
に送る。データ書込み時において、マイクロプロセッサ
１は、メモリ部２にアドレスバスＡＢを介して書込みア
ドレスを出力すると共に、データバスＤＢに書込みデー
タを出力する。ＥＤＣ回路３はマイクロプロセッサ１か
らデータバスＤＢを介して与えられる書込みデータを受
け、その書込みデータからパリティチェックビッチを作
成し、書込みデータはメモリ部２のデータ領域２１の指
定アドレスに、作成したパリティチェックビットはパリ
ティチェックビット領域２２の同じ指定アドレスにそれ
ぞれ書き込む。データ読出し時において、マイクロプロ
セッサ１は、メモリ部２に読出しアドレスを与え、ＥＤ
Ｃ回路３は該当アドレスに格納されているデータとその
データと対になっているパリティチェックビットを入力
し、パリティチェックを実施する。ここで、もしエラー
が検出されれば、エラー信号をマイクロプロセッサ１側
に返送する。また、訂正可能のエラーであれば、訂正し
た後のデータをマイクロプロセッサ１側に送る。

【０００９】（ＥＤＣ回路の機能診断動作）このＥＤＣ
回路の機能診断動作は、書込みデータからのパリティチ
ェックビットの作成と、メモリ部２から読出したデータ
とパリティチェックビットの誤り検出及び訂正動作が正
常に行われるか否かの診断であって、 メモリ部２か
らのチェックビットの読出し、 故意にエラーを起こ
すデータとチェックビットの組み合わせを作成して、こ
れをＥＤＣ回路に与えてエラー信号が発生するか、訂正
可能な場合は訂正データが得られるかを検証することで
行われる。すなわち、マイクロプロセッサ１は、はじめ
に、第１のレジスタ６１に「１」を書込み、その後通常
のアクセスと同じようにメモリ部２のあるアドレスを読
出すアクセスを行う。すると、該当アドレスのデータと
対になっているチェックビットが、ラッチ手段４に保持
される。このアクセスが終了すると、第１のレジスタ６
１の内容ビットは自動的にクリアされ、ラッチ動作は、
１回だけ実行される。次にマイクロプロセッサ１は、第
２のレジスタ６２に「１」を書込み、その後、先のラッ
チ動作のときとは違うデータを持つメモリ部２のアドレ
スに対して読出しアクセスを行う。

【００１０】マルチプレクサ５は、第２のレジスタ６２
から指示により、ラッチ手段４が保持しているチェック
ビットを選択している。したがって、ＥＤＣ回路３に
は、今回の該当アドレスから読み出されたデータと、前
回の読出しアクセス時に保持された別のアドレスデータ
のチェックビットとが組合わされて与えられることとな
る。よって、ＥＤＣ回路の機能が正常であれば、エラー
が検出され、訂正が可能であればラッチされているチェ
ックビットに従いデータが訂正され、前回のラッチ動作
の時にアクセスされたデータと同じデータ読出される。
ＥＤＣ回路の機能が異常であれば、エラーは出力されな
いし、データの訂正も行われない。この様なＥＤＣ回路
の機能診断の動作は、第２のレジスタ６２に「０」が書
き込まれるまで（クリアされるまで）連続して続けられ
る。

【００１１】この様なＥＤＣ回路の機能診断の動作にお
いては、第１，第２のレジスタ６１，６２に同時に
「１」を書込んでおくこともできる。この場合、ラッチ
動作の方が有効となるようにしておくものとする。ここ
で、第１のレジスタ６１のビットは、１回のアクセスで
クリアされることから、はじめに両方のレジスタに
「１」を書き込んでおき、連続して読出しアクセスを行
うようにすれば、はじめのアクセスでチェックビットの
ラッチ動作が行われ、２回目以降のアクセスでＥＤＣ回
路の機能診断動作が行える。なお、第１，第２の各レジ
スタ６１，６２への書込みは、マイクロプロセッサ１が
スーパバイザーモードの時にのみ行えるように構成して
あるので、各レジスタの内容を簡単に書き替えられるこ
とが無く、通常のアクセス動作において、誤って自己診
断動作を行ってしまうという恐れが無くなり、信頼性を
より高めることができる。また、ＥＤＣ回路の機能診断
動作をマイクロプロセッサ１のスーパバイザーモードの
時にだけ実行できるようにしても、同じ効果が期待でき
る。

【００１２】図２は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、メモリ部２へ外部の
マスター回路７からもアクセスできるように構成すると
共に、外部マスター回路７は第１，第２のレジスタ６
１，６２の内容に基づいて、通常のアクセス動作と、誤
り検出訂正手段の診断を行う診断動作とを行うようにし
たものである。すなわち、はじめに、マイクロプロセッ
サ１が第１のレジスタ６１にラッチ動作を指定する情報
を書込んでおくと共に、第２のレジスタ６２に、次回以
降のアクセスはＥＤＣ回路の機能診断を行うモードを指
定する情報を書込んでおく。続いてマイクロプロセッサ
１は、メモリ部２に対して読込みアクセスを実施し、指
定されたアドレスからパリティチェックビットを読みだ
してそれをラッチ手段にラッチする。この様なラッチ動
作が終了すると、第１のレジスタ６１の内容は、自動的
にクリアーされる。それ以降、外部マスター回路７がメ
モリ部２にアクセスを行うと、ＥＤＣ回路３には、外部
マスター回路７から指定されたアドレスに格納されてい
るデータと、ラッチ手段４にラッチされていたチェック
ビットと組合わせで、パリティチェックを実行する自己
診断モードとなる。この場合のＥＤＣ回路３の機能診断
結果は、外部マスター回路７側にも通知される。外部マ
スター回路７からの機能診断を行う診断モードを終了す
るには、マイクロプロセッサ１によって、第２のレジス
タ６２の内容をクリアーすればよい。なお、この実施例
において、第１，第２の各レジスタの内容は、マイクロ
プロセッサ１からの外に、外部マスター回路７からも書
込みできるように構成してもよい。これにより、外部マ
スター回路を外部のマイクロプロセッサとする二重化構
成とすることができ、外部のマイクロプロセッサから、
内部のマイクロプロセッサを使用しないで、通常のアク
セスモードとＥＤＣ回路の診断モードとの切替えを行う
ことができる。

【００１３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＥＤＣ回路の機能が正常か否かの自己診断動作
を、アドレス線を用いないで容易に行うことができ信頼
性の高いメモリ装置が実現できる。また、ラッチ動作を
指示したり、通常のアクセスモードとＥＤＣ回路の診断
モードとの切替えを行ったりする第１，第２のレジスタ
を設け、それらの内容を外部マスター回路７からも書込
みできるように構成することによって、外部のマスター
回路側からもＥＤＣ回路の機能診断を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】本発明の他の実施例を示す構成ブロック図であ
る。

【符号の説明】

１ マイクロプロセッサ（ＣＰＵ） ２ メモリ部 ３ 誤り検出訂正回路（ＥＤＣ回路） ４ ラッチ手段 ５ マルチプレクサ ６１，６２ レジスタ ７ 外部マスター回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/08 320

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、このマイクロプロ
   セッサによってアクセスされるエラー・コレクティング
   ・コード化構成のメモリ部とで構成されるメモリ装置で
   あって、 メモリ部への書込みデータを入力し当該書込みデータか
   らチェックビットを作成し、そのチェックビットをメモ
   リ部に書込むと共に、メモリ部から読み出されたデータ
   およびチェックビットを入力し、誤り検出を行うと共に
   可能であれば誤りを訂正する誤り検出訂正手段と、 メモリ部から読出されたチェックビットを保持するラッ
   チ手段と、 通常のアクセス動作モードにおいては、メモリ部から読
   み出されたチェックビットを選択し、前記誤り検出訂正
   手段の診断を行う行う診断動作モードにおいては、ラッ
   チ手段が保持している一つ前のアクセス動作時にメモリ
   部から読出されたチェックビットを選択してそれを前記
   誤り検出訂正手段に与えるマルチプレクサとを備えたこ
   とを特徴とするメモリ装置。
2. 【請求項２】ラッチ手段にメモリ部から読出されたチェ
   ックビットをラッチするように指示する第１のレジスタ
   と、マルチプレクサに診断動作モードにおいては、ラッ
   チ手段が保持しているチェックビットとを選択するよう
   に指示する第２のレジスタとを設け、マイクロプロセッ
   サは前記第１，第２のレジスタの内容を書替えることを
   特徴とする請求項１記載のメモリ装置。
3. 【請求項３】マイクロプロセッサは前記第１，第２のレ
   ジスタの内容をスーパーバイザモードの時においてのみ
   書替え可能のように構成した請求項２記載のメモリ装
   置。
4. 【請求項４】メモリ部へ外部のマスター回路からもアク
   セスできるように構成すると共に、外部マスター回路は
   第１，第２のレジスタの内容に基づいて、通常のアクセ
   ス動作と、誤り検出訂正手段の診断を行う診断動作とを
   行うようにした請求項２記載のメモリ装置。
5. 【請求項５】外部のマスター回路からも第１，第２のレ
   ジスタの内容を書き替え可能に構成した請求項４記載の
   メモリ装置。