JPH06324950A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 一つのメモリ群から出ているデータが複数ビ
ットの場合において、一部のメモリ群の故障により、複
数ビットのエラーが生じたときにデータが使用できなく
なることを防止できるメモリ制御回路を提供することに
ある。 【構成】 データＩ／Ｆ６により、一メモリ群９のデー
タを、ＥＣＣ生成及びエラー訂正の最小構成に対して２
ビット以上含まないよう配置する。一つのメモリ群９が
故障した場合、一つのメモリ群９から出力されるデータ
が複数ビットであっても、上記データＩ／Ｆ６によっ
て、ＥＣＣ制御部に送りこまれるビット数は、誤り検出
訂正符号により行なわれる誤りの検出または訂正が可能
であるビット数以下である。そのため、上記ＥＣＣ制御
部は、対応する上記グループの誤りの検出または訂正を
行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信頼性向上をはかったメ
モリ制御回路に関するものである。

【０００２】

【従来の技術】情報処理装置は、年々その役割りの重要
性が増しており、それと共にその信頼性の要求も高まっ
ている。このため、この信頼性向上に向けた各種技術が
考えられている。

【０００３】例えば、特開平２−１８９６６５号公報に
開示されているバス方式では、従来のパリティに対し
て、バスに誤り検出訂正符号（Ecc Code and Check Cod
e。以下、ＥＣＣと称す。）ビットを付加することで信
頼性を向上させている。

【０００４】図８にＥＣＣを用いた従来のメモリ制御回
路を有する情報処理装置の一例を示す。

【０００５】本情報処理装置は、情報処理装置全体の制
御を行う中央処理装置１と、データや命令コードをたく
わえるメモリ２と、メモリ２に対し、書き込み，読み出
し制御信号（ライト／リードコマンド）を生成するコマ
ンドインタフェース（Ｉ／Ｆ）３と、メモリに対して適
切なタイミングでアドレスを送り出すアドレスＩ／Ｆ４
と、メモリ２に書き込むデータにＥＣＣデータを付加
し、またメモリ２から読み出したＥＣＣを含むデータに
対しエラー発生の有無をチェックするＥＣＣ制御回路５
と、メモリ２とデータのやりとりを行なうデータＩ／Ｆ
６とを有する。

【０００６】図９は図８におけるメモリ２とデータＩ／
Ｆ６の一例を示したデータ分配の説明図である。ここで
は、データは８ビットのデータ部７と２ビットのＥＣＣ
部８で構成する。９はメモリの構成単位であり、ここで
は一構成メモリで１ビットのデータバスを持つ。該メモ
リ構成では、ＥＣＣデータを２ビット持つ事により、１
ビットエラー訂正，２ビットエラー検出を可能としてい
る。

【０００７】図９のメモリ構成では、例えば一構成メモ
リ９が故障した場合、一構成メモリのデータバスが１ビ
ットである事から１ビットエラーとなる。しかし、ＥＣ
Ｃ部８のデータによって１ビットエラーは訂正可能なた
め、正常動作の継続ができる。このため信頼性の向上が
はかれる。

【０００８】図１０は一構成メモリ９のデータバスが複
数ビットの場合におけるメモリ２とデータＩ／Ｆ６の一
例を示したメモリ構成図である。該メモリ構成では、図
８で示したメモリ構成と同様１ビットエラーに対して訂
正が可能のため、信頼性の向上がはかれる。しかし、一
構成メモリが故障して一構成メモリ中の複数ビットでエ
ラーが生じた場合、エラー訂正が不可能となる。そのた
め正常なメモリからのデータも使用できなくなる。

【０００９】

【発明が解決しようとする課題】本発明の目的は、一つ
のメモリ群から出ているデータが複数ビットの場合にお
いて、一部のメモリ群の故障により、複数ビットのエラ
ーが生じたときにデータが使用できなくなることを防止
できるメモリ制御回路を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のメモリ群を制御し、上記複数のメ
モリ群の各々から複数ビットのデータを受付けるメモリ
制御回路において、上記データに誤りが含まれている場
合に、上記データに対応して外部から受付ける誤り検出
訂正符号により上記誤りの検出及び訂正のうち少なくと
も一つを行う複数のエラー訂正手段と、上記メモリ群か
らのデータを、上記エラー訂正手段に対応させて複数の
グループに分割し、各グループに対応する上記エラー訂
正手段に伝達するデータ分配手段とを有し、上記誤り検
出訂正符号は、上記グループごとに付与されており、上
記グループの各々に含まれる、一つの上記メモリ群から
のビット数は、上記誤り検出訂正符号により行なわれる
誤りの検出または訂正が可能であるビット数以下であ
り、上記エラー訂正手段の各々は、対応する上記グルー
プの誤りの検出または訂正を行うこととしたものであ
る。

【００１１】

【作用】一つのメモリ群が故障した場合、一つのメモリ
群から出力されるデータが複数ビットであっても、上記
データ分配手段によって、上記エラー訂正手段に送りこ
まれるビット数は、誤り検出訂正符号により行なわれる
誤りの検出または訂正が可能であるビット数以下であ
る。そのため、上記エラー訂正手段の各々は、対応する
上記グループの誤りの検出または訂正を行うことができ
る。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。尚、他の図面と数字の等しい構成要素、信号は同一
のものである。

【００１３】図１は、本発明の第１の実施例を示す情報
処理装置のブロック図である。本実施例は、メモリ制御
回路において、データ分配手段に加えて、上記外部から
のデータを上記メモリ群に書き込む前に、上記外部から
のデータが書き込まれるアドレスのデータを読み出す指
示を上記メモリ群に出力し、読み出されたデータと上記
外部からのデータとより、書き込むべきデータを決定
し、上記決定されたデータを上記メモリ群に書き込む指
示を出力するリードモディファイライト制御手段を有す
ることを特徴としたものである。

【００１４】本情報処理装置は、情報処理装置全体の制
御を行う中央処理装置１と、メモリ制御回路１００と、
データや命令コードをたくわえるメモリ２とを有する。
メモリ制御回路１００は、メモリ２に対し、書き込み，
読み出し制御信号（ライト／リードコマンド）を生成す
るコマンドインタフェース（Ｉ／Ｆ）３と、メモリに対
して適切なタイミングでアドレスを送り出すアドレスＩ
／Ｆ４と、メモリ２に書き込むデータにＥＣＣデータを
付加し、またメモリ２から読み出したＥＣＣを含むデー
タに対しエラー発生の有無をチェックするＥＣＣ制御回
路（複数のエラー訂正手段を有する）５と、メモリ２と
データのやりとりを行なうデータＩ／Ｆ（データ分配手
段）６と、データを書き込む場合に、一旦メモリ２から
読み出したデータを保存し、必要なビットのみを書き替
えるリードモディファイライトデータ制御回路１０と、
リードモディファイライトを行なうためにリード、ライ
トコマンドを続けて生成するリードモディファイライト
制御回路１１とを有する。リードモディファイライトデ
ータ制御回路１０と、リードモディファイライト制御回
路１１とは、リードモディファイライト制御手段を構成
する。

【００１５】このうち、メモリ２，データＩ／Ｆ６，リ
ードモディファイライトデータ制御回路１０の構成の一
例を図２に示す。

【００１６】まず、メモリ２の構成について説明する。

【００１７】一構成メモリ（メモリ群）９は、ｙビット
のデータバスを持ち、これを組み合わせたメモリ２はｍ
×ｙビットのデータ部，ｎ×ｙビットのＥＣＣ部で構成
する。

【００１８】次に、データＩ／Ｆ６では、一構成メモリ
９のデータを、ＥＣＣ生成及びエラー訂正の最小構成単
位に対して２ビット以上含まないよう配置する。さら
に、データをｍビットのデータ部，ｎビットのＥＣＣ部
でまとめる。

【００１９】この結果、従来と同ようにビットエラー訂
正が可能である事に加え、一構成メモリ９が故障した場
合でも、１ビットエラーとなり、エラー訂正が可能とな
る。すなわち、一構成メモリ９のデータバスが複数ビッ
トの場合においてもエラー訂正が可能のため、信頼性向
上がはかれる。

【００２０】尚、一構成メモリは、メモリ１個でも良い
し、アドレスバスを共通化したメモリのグループでも良
いし、メモリモジュールでも良いし、いくつかのメモリ
モジュールを組み合わせた物でも良い。

【００２１】しかし、この場合、一構成メモリ９がｙビ
ットとすると、メモリ２の最小アクセス単位がｙ×（ｍ
＋ｎ）ビットとなり、読み出しは読み出したデータから
必要なものを選択する事で小規模のリードアクセスが可
能であるものの、書き込みは必ずｙ×（ｍ＋ｎ）ビット
以上となる。

【００２２】ｙ×（ｍ＋ｎ）ビットより小規模なライト
アクセスが必要な場合、リードモディファイライトデー
タ制御回路１０と、リードライトコマンドを続けて生成
するリードモディファイライト制御回路１１を機能させ
る。

【００２３】以下、リードモディファイライトデータ制
御回路１０について説明する。

【００２４】１２はデータを書き込む前に、一旦読み出
したデータを保存するラッチ、１３はデータの書き込み
時には該読み出したデータまたは中央処理装置からのデ
ータを選択し、データの読み出し時にはメモリからのデ
ータを中央処理装置に送り込む方向に選択する選択回路
である。また、データの書き込み時には図３のタイミン
グチャートに示すように、ライト，リードの連続動作を
行う。さらに、該選択回路によって、ビット単位で直前
の読み出しデータと更新するデータとの切り替え制御を
行うことで、ｙ×ｍビット以下の書き込みが可能とな
る。本方式では、汎用メモリで小規模アクセスと信頼性
向上が実現できるため、自由度が高くなるという効果が
ある。

【００２５】尚、メモリの種類によっては、１アクセス
サイクルでリードモディファイライト可能な物もある。
例えばリードモディファイライト機能付きＤ−ＲＡＭが
ある。これを用いた場合にはリードモディファイライト
制御回路１１は、リード，ライトコマンドを続けて生成
する必要はなく、リードモディファイライトコンマンド
を生成するだけで良い。この時のタイミングチャートを
図４に示す。この場合、リードモディファイライト制御
回路１１は簡単な回路で構成可能となる。

【００２６】次に、メモリ制御回路の第２の実施例につ
いて説明する。

【００２７】図５は、本発明の第２の実施例を示す情報
処理装置のブロック図である。本実施例は、メモリ制御
回路において、データ分配手段に加えて、外部からのデ
ータをメモリ群に書き込む前に、上記外部からのデータ
が書き込まれるアドレスのデータを構成するビットごと
に書き込みを受付けるかどうかの指示を上記メモリ群に
出力し、その後上記外部からのデータを上記メモリ群に
書き込む指示を出力するライトパービット制御手段とを
有することを特徴としたものである。

【００２８】２０は１ビット単位でメモリの書き込みの
是否を制御するライトパービットデータ制御回路であ
る。本実施例は、図１に対してリードモディファイライ
ト制御回路１１を排除し、リードモディファイライトデ
ータ制御回路１０の代わりにライトパービットデータ制
御回路２０を付加した物である。このうち、メモリ２，
データＩ／Ｆ６，ライトパービットデータ制御回路２０
の構成の一例を図６に示す。

【００２９】本情報処理装置は、情報処理装置全体の制
御を行う中央処理装置１と、メモリ制御回路５１と、デ
ータや命令コードをたくわえるメモリ２とを有する。メ
モリ制御回路１００は、メモリ２に対し、書き込み，読
み出し制御信号（ライト／リードコマンド）を生成する
コマンドインタフェース（Ｉ／Ｆ）３と、メモリに対し
て適切なタイミングでアドレスを送り出すアドレスＩ／
Ｆ４と、メモリ２に書き込むデータにＥＣＣデータを付
加し、またメモリ２から読み出したＥＣＣを含むデータ
に対しエラー発生の有無をチェックするＥＣＣ制御回路
（複数のエラー訂正手段を有する）５と、メモリ２とデ
ータのやりとりを行なうデータＩ／Ｆ（データ分配手
段）６と、ライトパービットデータ制御回路２０とを有
する。

【００３０】本方式では、メモリ２はライトパービット
可能なものを用いる。例えばライトパービット機能付き
Ｄ−ＲＡＭがある。該Ｄ−ＲＡＭは、ＲＡＳ信号のアク
ティブ時にライトパービット制御データとして各データ
バスに’Ｈ’，’Ｌ’のレベルを送り込めばデータの書
き込みの是否をビット単位で制御できる。例えばＲＡＳ
信号のアクティブ時にあるビットが’Ｌ’の時、そのビ
ットは書き込み禁止となり、’Ｈ’の時には書き込み可
となる。各ビットの書き込み禁止制御について図６によ
り説明する。各ビットの書き込み禁止制御は、ライトパ
ービットデータ選択回路２１で行う。データのライト／
リード時には中央処理装置とメモリ２が直結するよう選
択（下側）する。また、ＲＡＳ信号のアクティブ時直前
に、書き込み可とする場合には’Ｈ’（上側）を、書き
込み禁止とする場合は’Ｌ’（中央）を選択すれば良
い。この時のタイミングチャートを図７に示す。

【００３１】これら制御によって、ｙ×（ｍ＋ｎ）ビッ
トより小規模なライトアクセスが可能となる。

【００３２】尚、本発明に係るメモリ制御回路の各部
は、ＬＳＩ化する事によって様々なメリットが生ずる。

【００３３】例えば、データＩ／Ｆ６は、ＬＳＩ化すれ
ば複雑な配置の並びを回路基板上に引き回す事なくメモ
リ制御回路を構成でき、回路基板の簡素化がはかれる。

【００３４】また、一構成メモリ９のバス幅は、４，
８，１６ビット等、さまざま考えられるため、データＩ
／Ｆ６は、一構成メモリの各バス幅に対応できるよう切
り替え手段を設けても良い。

【００３５】尚、該ＬＳＩは、リードモディファイライ
トデータ制御回路１０、またはライトパービットデータ
制御回路２０を含んでも良い。

【００３６】本実施例では、誤り訂正符号として、ＥＣ
Ｃの場合について述べたが、本発明は、これに限られる
ものではなく、誤り検出は可能であるが訂正はできない
パリティのみの符号でも良い。

【００３７】

【発明の効果】本発明によれば、一構成メモリが出力す
るデータビットが複数であるメモリ制御回路において、
一部のメモリが故障してもエラー訂正できるため、メモ
リの実効的な信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る情報処理装置のブ
ロック図

【図２】本発明の第１の実施例に係るデータ分配の説明
図

【図３】リードモディファイライト制御のタイミングチ
ャート

【図４】リードモディファイライト制御のタイミングチ
ャート

【図５】本発明の第２の実施例に係る情報処理装置のブ
ロック図

【図６】本発明第２の実施例に係るデータ分配の説明図

【図７】ラートパービット制御のタイミングチャート

【図８】ＥＣＣを用いた従来技術に係る情報処理装置の
ブロック図

【図９】従来技術に係るデータ分配の説明図

【図１０】従来技術に係るデータ分配の説明図

【符号の説明】

１…中央処理装置、２…メモリ、３…コマンドＩ／Ｆ、
４…アドレスＩ／Ｆ、５…ＥＣＣ制御回路、６…データ
Ｉ／Ｆである。、７…データ部、８…ＥＣＣ部、９…メ
モリの構成単位、１０…リードモディファイライトデー
タ制御回路、１１…リードモディファイライト制御回
路、１２…ラッチ、１３…選択回路、２０…ライトパー
ビットデータ制御回路、２１…ライトパービットデータ
選択回路

フロントページの続き (72)発明者 窪田 憲治 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 小野寺 進 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 大瀧 雅彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 原田 智浩 神奈川県小田原市国府津2880番地 日立コ ンピュータ機器株式会社内 (72)発明者 片倉 裕二 神奈川県小田原市国府津2880番地 日立コ ンピュータ機器株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のメモリ群を制御し、上記複数のメモ
   リ群の各々から複数ビットのデータを受付けるメモリ制
   御回路において、 上記データに誤りが含まれている場合に、上記データに
   対応して外部から受付ける誤り検出訂正符号により上記
   誤りの検出及び訂正のうち少なくとも一つを行う複数の
   エラー訂正手段と、 上記メモリ群からのデータを、上記エラー訂正手段に対
   応させて複数のグループに分割し、各グループに対応す
   る上記エラー訂正手段に伝達するデータ分配手段とを有
   し、 上記誤り検出訂正符号は、上記グループごとに付与され
   ており、 上記グループの各々に含まれる、一つの上記メモリ群か
   らのビット数は、上記誤り検出訂正符号により行なわれ
   る誤りの検出または訂正が可能であるビット数以下であ
   り、 上記エラー訂正手段の各々は、対応する上記グループの
   誤りの検出または訂正を行うことを特徴とするメモリ制
   御回路。
2. 【請求項２】複数のメモリ群の各々から複数ビットのデ
   ータを受付け、外部の複数のエラー訂正手段に伝達する
   メモリ制御半導体集積回路であって、 上記複数のエラー訂正手段は、上記データに誤りが含ま
   れている場合に、上記データに対応して外部から受付け
   る誤り検出訂正符号により上記誤りの検出及び訂正のう
   ち少なくとも一つを行い、 上記メモリ制御半導体集積回路は、上記メモリ群からの
   データを、上記エラー訂正手段に対応させて複数のグル
   ープに分割し、各グループに対応する上記エラー訂正手
   段に伝達し、 上記誤り検出訂正符号は、上記グループごとに付与され
   ており、 上記グループの各々に含まれる、一つの上記メモリ群か
   らのビット数は、上記誤り検出訂正符号により行なわれ
   る誤りの検出または訂正が可能であるビット数以下であ
   り、 上記エラー訂正手段の各々は、対応する上記グループの
   誤りの検出または訂正を行うことを特徴とするメモリ制
   御半導体集積回路。
3. 【請求項３】複数のメモリ群と、上記複数のメモリ群を
   制御し、上記複数のメモリ群の各々から複数ビットのデ
   ータを受付けるメモリ制御回路と、上記メモリ制御回路
   を介して上記メモリ群からのデータを受付ける中央処理
   装置とを有する情報処理装置において、 上記データに誤りが含まれている場合に、上記データに
   対応して外部から受付ける誤り検出訂正符号により上記
   誤りの検出及び訂正のうち少なくとも一つを行う複数の
   エラー訂正手段と、 上記メモリ群からのデータを、上記エラー訂正手段に対
   応させて複数のグループに分割し、各グループに対応す
   る上記エラー訂正手段に伝達するデータ分配手段とを有
   し、 上記誤り検出訂正符号は、上記グループごとに付与され
   ており、 上記グループの各々に含まれる、一つの上記メモリ群か
   らのビット数は、上記誤り検出訂正符号により行なわれ
   る誤りの検出または訂正が可能であるビット数以下であ
   り、 上記エラー訂正手段の各々は、対応する上記グループの
   誤りの検出または訂正を行うことを特徴とする情報処理
   装置。