JPH06230990A - 符号誤りの識別、補正方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 誤り識別及び部分的誤り補正手法の最適化の
もとで同時にコード化深度を以って所要のゲート平面の
数が最小化され得るように構成すること。 【構成】 データ語のビットはそれぞれ４ビット宛のＸ
＝ｄ／４の部分データ語に分けられ、そして上記チェッ
ク語のビットは各４ビット宛のＹ＝ｐ／４の部分チェッ
ク語に分けられ、１つのデータ語に対してチェック語の
生成を行ない、ここにおいてｄ＊ｐ生成マトリクスの使
用下で、各列ベクトル（１〜ｐ）は生成重み（ウエイ
ト）Ｑｓ＝ｄ／４を有し、それにより列ごとのパリティ
形成の際そのつど、ｄ／４の数のデータビットが１つの
チェックビットに影響し、更に同時に、各行ベクトルは
生成重み（ウエイト）を有し、ここにおいて行ごとに各
データビットは部分チェック語における最大２ビットに
影響するようにしたこと。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明の請求項１及び５の上位概
念によるデータ語における１ビット及び複数ビット誤り
の識別及び／又は補正方法及び装置に関する。

【０００２】

【従来の技術】そのような方法及び装置はコンピュータ
アーキテクチャの分野において、殊に、メインメモリ構
成の領域にて見出され得る。急速に展開進展するソフト
ウエアの複雑性及び処理速度の増大（いわばクロック周
波数）により、ハードウエア、すなわち、計算装置及び
記憶装置としてのコンピュータに対して益々高い要求が
課せられている。ここにおいて実質的に、メモリとプロ
セッサとの機能上の整合、調和が全面に問題として現わ
れている。

【０００３】最新のＲＩＳＣプロセッサはそれの能率、
能力を最適利用するために大きなメインメモリ語幅を要
する。当該メモリは通常所謂ＤＲＡＭで装置化（具現
化）される。その際上記のＲＩＳＣプロセッサに関連し
て上記ＤＲＡＭの通常長いアクセス時間が、大きなメイ
ン−メモリ語幅のセッティングにより補償され得る。

【０００４】ＲＩＳＣプロセッサに基づくコンピュータ
次世代に対する予期される目標幅は１２８ビットのメイ
ンメモリ幅である。

【０００５】当該ＤＲＡＭから構成されるメモリは所謂
ソフトエラーに対して所定の誤り（エラー）レートを有
する。従って、メモリの大きさの増大と共に全体的にソ
フトエラーに対する生起確率が増大する。伝送されるデ
ータの十分な信頼性を確保するため、当該データ、すな
わちデータ語は所謂誤り識別、検出ないし補正コード
（ＥＤＣ／ＥＣＣ）を有する。

【０００６】上記識別検出ないし補正コードによっては
誤ったメモリ個所の識別検出が限られた程度しか行なわ
れ得ず、所定の場合にしかそのようなデータ誤りの補正
が行なわれない。益々高能率化するコンピュータのクロ
ック周波数の既述の連続的増大により誤りコードの評価
に用い得る時間は減少している。

【０００７】当該文献からは当該伝送の際データ保全、
確実性の側面を確かに考慮している、多数の誤りコード
訂正手法が公知であるが、これらの手法ではデータ処理
扱いに属しないプロセッサアクティビティの低減という
上記の側面は考慮されていない。

【０００８】ここにおいて、書込み及び再び読出可能な
デジタルメモリに次のような冗長性を付与する、即ちチ
ェック語を付与することは公知である、即ち語ごとのパ
リティチェック又は誤り補正、例えばＳＥＣ−ＤＥＤ−
コード、単一誤り補正（ｓｉｎｇｌｅ ｅｒｒｏｒ ｃ
ｏｒｒｅｃｔｉｏｎ）ハミングによる二重誤り検出（ｄ
ｏｕｂｌｅ ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ）による
誤り識別が行なわれ得るように付与することが公知であ
る。たんに１ビット誤りを補正し、そして２ビット、即
ち二重誤りを識別するそのような誤り識別手法は語構成
のメモリモジュール（該モジュールにおいては唯一のメ
モリチップの障害により、記憶された情報ごとの多数の
誤りが惹起される）には不十分である。所謂チェックサ
ム手法（この手法ではメモリのすべての語について列ご
とのパリティチェックが代数和形式により行なわれる）
はコード化手法では根本的なものである。その際問題と
なるのはどのように即ち、幾つのデータ語ビットに関し
てチェックサムが形成されるかである。その際のシステ
ム的特性、性能により当該手法の能率及び複雑性が決定
される。

【０００９】当該公知の手法では簡単過ぎて、以って、
十分に能率的でないか、又は処理時間又は記憶動作に関
して過度に大の必要性、複雑性であるという欠点があ
る。

【００１０】ＤＥ３７１６５５４Ｃ２から公知の上位概
念に属する方法及び装置を用いては書込及び読出可能な
デジタルメモリが、所定の生成多項式を用いてメモリ内
容から生成される規定チェック語により保全される。テ
スト（検査）の際当該生成多項式により、メモリ内容の
実際−チェック語が生成され該実際−チェック語は規定
（設定）チェック語と比較される。現存するメモリ内容
は次のようにして書き替えられる、即ちモジュロ２−演
算により新たな記憶さるべき情報が、現存するメモリ内
容に加えられるのである。この結果は係数ＸのＰ乗と乗
算され、その際Ｐはメモリ内部における当該メモリ情報
の位置（ポジション）を表わす。当該結果からモジュロ
ｇ（Ｘ）の剰余形成が実施される。その際ｇ（Ｘ）は上
記の生成多項式である。形成される結果は変更チェック
語と称され、モジュロ２の先行の規定チェック語に加算
される。テスト過程により既に処理されたメモリ領域に
てメモリアクセスが行なわれる場合においてメモリ書込
操作による割込みの場合におけるテスト過程は次のよう
に行なわれる、即ち、変更チェック語が実際チェック語
と規定チェックとの双方に加えられるようにして行なわ
れる。その際テスト過程は書込操作後継続され得るべき
である。

【００１１】上記の公知手法では他の手法に比して先
ず、比較的にメモリ容量を消費しない誤り識別−ないし
補正コード検出手法が提示されているが、所要のサイク
リックな計算プロセスのためのプロセスの所要動作量は
著しくより大となる。ここにおいて欠点となるのは当該
最適化がチェック語に通常必要なメモリ容量の低減のみ
に限られていることである。各プロセッサ時間の同時の
短縮及び、有効−語幅の増大により場合によりチェック
ビットの有効利用ないし最小化を惹起し得るという効果
はここにおいて完全に無視されている。さらに作用的に
複雑な動作手法の場合、チェック語形成が独立的に行な
われるという危険が存在する。

【００１２】このことにより結局次のようにしてデータ
損失を来し得る、即ち損失したデータがもはや再生され
得ない程にデータ損失を来し得る。

【００１３】更に、従来技術により提示されたコード化
手法により課せられるハードウエア要求が十分に考慮さ
れねばならない。そのような考慮のもとで明らかとなる
ことは公知手法、殊に既述のものにより処理時間に関し
て受信可能な手法が得られるが、ハードウエアコストが
高められるのである。一般にハードウエアコストのほか
に、再び誤り源（ソース）が誘発され得る。

【００１４】コード化手法の実現のためのハードウエア
コスト評価のための技術的量はコード化深度である。上
記量（コード化深度）はコードないしコード化手法を生
成するために物理的実現においてどの位のゲート平面が
必要とされるかを表わす。結果において、コード化−な
いし誤り識別及び補正手法がハードウエアコストを大抵
要することとなる。それ故に、公知の方法及び装置では
一方又は他方の手法でしか最適化が行なわれ得ない、換
言すれば処理ないし計算時間の最小化又はデータ保全性
の最大化、又はソフト又はハードウエアコストの最小化
しか行なわれ得ない。公知手法には常に大抵複数最適化
（手段）のうちの一方のみしか達成され得ず、その際そ
の一方の最適化によっては他方の最適化が損なわれる。

【００１５】構成技術上の観点からは別の側面が得られ
る。益々大になるメモリに設計構成の際同時に、益々緻
密となる集積化への基準尺度、即ち益々小型化及び高密
度となる構成部分構造への基準尺度が得られる。それに
より生じる欠点となるのはメモリ構成素子が当該作成の
際益々コスト高を以ってテストされなければならず、そ
れにより就中構成素子の著しい価格上昇をも来すことで
ある。換言すれば多くの場合において、大きなメモリ素
子（＞４Ｍｂｉｔ）は当該作製の際、もはや１００パー
セントの無誤り率についてチェックされ得ないものであ
る。

【００１６】そのようなメモリ素子のユーザ及び利用者
に対して意味することはデータ転送の際誤りチェックへ
の要求がきわめて重要性をもってくることである。

【００１７】下記専門書から公知の一連の手法は高いデ
ータ保全の要求を充足するが、それの数学的複雑性に基
づき著しいソフト及びハードウエアコストを要する。

【００１８】“Ｅｒｒｏｒ−Ｃｏｎｔｒｏｌ−Ｃｏｄｉ
ｎｇ ｆｏｒ ＣｏｍｐｕｔｅｒＳｙｓｔｅｍｓ”Ｔ．
Ｒ．Ｎ．Ｒａｏ，Ｅ．Ｆｕｊｉｗａｒａ；Ｐｒｅｎｔｉ
ｃｅ Ｈａｌｌ，Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆｆｓ，
Ｎｅｗ Ｊｅｒｓｅｙ ０７６３２ １９８９年刊行。

【００１９】更に、公知手法ではデータ語における誤り
と、チェック語における誤りとの区別は行なわれ得ない
か、又は不十分にしか行なわれ得ない。データ語は概し
て共にデータ語全体としてチェック語と一致するので、
区別性の欠如は大きな欠点である、それというのは誤り
識別認定が不正確になるからである。

【００２０】

【発明の目的】従って本発明の課題ないし目的とすると
ころは技術水準を基礎として、上位概念の種類の方法及
び装置を次のように設計構成する、即ち、誤り識別の最
適化及び部分的誤り補正手法の実現のもとで同時にコー
ド化深度、以って所要のゲート平面の数が最小化され得
るように構成することにする。上記課題は上位概念の形
式の特徴的構成要件により解決される。さらなる方法に
関する有利な発展形態は引用請求項２〜４に示されてい
る。

【００２１】請求項５の上位概念による装置に関して、
上記課題は本発明により請求項５の特徴的構成要件によ
り解決される。さらなる装置に関連した構成は他の引用
請求項に示される。

【００２２】本発明の方法はコード化深度、換言すれば
所要のゲート平面を驚異的手法で簡単に最小化するとい
う基準の同時的採用のもとで誤り識別の最小化に寄与す
る。公知手法と異なって、計算コストは次のようにして
低減され得る、即ち、それにより当該手法、以って、所
望のデータ転送がきわめて確実に、またさらに一層高速
になるようにして低減され得る。このことは例えば次の
ようにして行なわれる、即ち、チェック語生成が回路技
術的に、換言すればハードウエアによりソフトウエア生
成による計算操作なしに行なわれ得るようにするのであ
る。

【００２３】誤りの重要性の分類のため、特に有利には
データビットにおける誤りとチェックビットにおける誤
りとの区別が差チェック語のウエイト（重み）−シンド
ローム−の決定により行なわれ得る。

【００２４】特に有利にはＷ＝１４０の語全長の形成が
行なわれ、その際その語全長はｄ＝１２８ビット（Ｂｉ
ｔ）のデータ語長と、ｐ＝１２ビット（Ｂｉｔ）のチェ
ック語長とに細分化される。当該部分データ語の数は各
４ビットの部分データ語長のもとで３２である。当該部
分チェック語の数は３であり、その際各部分チェック語
は夫々４ビットから成る。その際データ語に対するチェ
ック語の生成はＫ２８＊１２の生成マトリクスから成
る。当該データ語に関するチェック語生成は次の基準に
従って行なわれる、即ち、列ごとのパリティチェックの
もとでそのつどたんに３２のデータビットのみが夫々１
つのチェックビットの生成のため考慮ないし用いられる
という基準に従って行なわれる。換言すれば、たんにそ
のつど３２のデータビットから１２８＊１２の生成多項
式の１２の列の各々からチェックサムが形成され、それ
により、１２のチェックビットの各１つが形成される。
このことは“生成ウエイト（重み）”を意味する。それ
と同時に、チェック語形成全体は下記の条件下で行なわ
れる、即ち、１２８のデータビットのうちから考慮され
た３２のデータビットの分配（分布）の列ごとの選択に
おいて、データビットの各行ベクトルの生成ウエイトＧ
ｚが３であるという条件下で行なわれる。換言すれば、
当該の構成列において与えられる１２８のデータビット
の各々が、各３つのチェックビットに影響する。チェッ
ク語自体のチェックないし保全が、データビットに関す
るチェックビット生成とは所定の手法で異なり、この所
定の手法については以下後述する。

【００２５】それによりデータビットからチェック語生
成は当該チェックビットからのチェック語生成のために
不可欠である。

【００２６】本発明による装置に関して殊に、本発明の
方法の適用上次のような利点が得られる、即ち、それに
よりデータ語誤り及びチェック語における誤りが相互に
区別し得る処に利点が得られる。もって誤り識別認定は
著しく改善される。コード化深度の最小化の要求は本発
明の装置により充足される。物理的に必要なゲート平面
のそのようになされた低減により当該装置は高い誤り識
別認定品質のもとで著しく高い動作速度を有する。

【００２７】シンドローム評価ユニットの相応の導入に
より、無効のチェック語が濾波され、補正された語が次
のような際のみ使用される、即ち、補正可能な誤りが検
出された際のみ使用される。このことは当該装置のさら
なる簡単化のために寄与する。本発明の方法の適用上の
装置全体の簡単化は次のような事項により可能にされ
る、即ち最終的誤り評価ないしつきとめのため補正ユニ
ットは各データユニットビットごとに、たんに３ビット
だけを考慮すればよいという事項により可能にされる。
上記の３ビットは生成多項式により行ごとに設定される
生成ウエイト３に相応する。

【００２８】次に図を用いて本発明の方法及び装置を説
明する。

【００２９】

【実施例】図１〜図３は本発明の手法を示す生成マトリ
クスが明らかである。データ語チェックに関するチェッ
ク語の生成マトリクスは図１、図２に示すような分布、
配分状況を有している。個々のマトリクスブロックはデ
ータ語の連続ビット番号で配列されている。その際さら
にチェック語は図３に示すような配列をとるべきであ
る。上記マトリクスの垂直方向には１２８のデータビッ
トが設定され、水平方向にはチェック語の１２ビットが
セットされている。

【００３０】Ｘ印で示す領域は１２８データビットのう
ちのどれがそのつどチェックビットに作用を与えるかを
示す。その際１２８データビットじは常に４ビットの１
つの部分データ語にまとめられている。このことは有利
に３２ないし３５（チェック語付きのパラレル４ビット
幅のＤＲＡＭから成るメモリをインプリメント（装置
化）するという事項から明らかである。図３に示すよう
に１２８データビットに添加、付加された１２チェック
ビットは同様に４ビット宛の３つの部分チェック語に細
分化されている、それというのは、同様に４ビット幅メ
モリに割り当てられるからである。

【００３１】上記マトリクスの各行の生成ウエイトＧｚ
＝３の設定（状態）は次のような付加的条件に結合され
ている、即ち各データビットが１つの部分チェック語中
で行ごとに最大２ビットに作用を与えるという付加的条
件に結合されている。結局、各データビット語ごとに
（即ち行ごとに）今や、たんに３つのみ（すべての１２
のチェックビットでなく）が考慮されればよいというこ
とになる。

【００３２】それにより、補正可能な誤りの場合におい
て、著しく迅速な誤り訂正が行なわれるようになる。換
言すれば、当該誤り識別及び補正手法は次のような手法
である、即ち、当該チェック語が例えば文献にて示す手
法にて慣用なように生成マトリクスに関与することをし
ない手法である。それにより、データ語における補正可
能な個別ビット誤りのもとでのシンドロームのウエイト
（Ｃｓｙ＝ｎ，ｎ＞２）及びチェック語における補正可
能な個別ビット誤りのもとでのシンドローム語のウエイ
ト（Ｇｓｙ＝１）における非対称性が生じる。次のよう
な条件によっては１つの部分チェック語内部の３ビット
及び４ビットが補正可能なデータ個別ビット誤りと区別
し得る、即ち、当該マトリクスの１つの行内部でのビッ
ト分布を行なう際、最大２ビットがメモリ素子幅に相応
する１つの部分語にてコード化される（マトリクスにお
けるＸ印）ように当該ビット分布を行なうという条件に
より上記の区別を行ない得る。それによって、当該補正
ユニットを著しく簡単化できるようになる、それという
のは当該マトリクスにおけるＸ印のところのみをコード
化しさえすればよいからである。補正可能なデータビッ
ト誤りの存在を、シンドローム語（規定語及び実際語）
のウエイト（チェックサム）にて検出できる。誤りが存
在しない場合においてオリジナル（原）データ語が伝送
される。シンドローム語のウエイトが補正可能な誤りを
シグナリングする（表示識別する）場合、２つの場合、
事例である補正可能なデータビット誤りとチェック語自
体における３ビット部分語誤りが区別され得る。データ
ビット誤りの場合シンドローム語は生成マトリクスに相
応して補正ユニットにてコード化されたコードに相応
し、その結果補正入力側は誤りのあるデータビットに対
してセットされ、誤りのあるビットは補正される（反転
される）。チェック語における３ビット部分語誤りの場
合、シンドローム語は生成マトリクスのコード化された
部分のいずれとも一致せず、その結果補正入力側のいず
れもセットされない。それにより、出力側におけるデー
タ語は所望のようにオリジナル（原）データ語に相応す
る。

【００３３】要するに、通常とは異なる非対称性によっ
て補正ロジックにおけるコード化深度の著しい低減が可
能になり、それによりハードウエアコストの減少、もっ
て、実現コストの低減、そして、補正時間の低減、ひい
ては、比較的高い速度が得られる。上記の２つの利点に
おいて発明の経済性の便益が得られる。

【００３４】本発明の方法過程の動作をさらに説明する
上で、先ず、ハミング距離の概念を用いる。当該ハミン
グ距離の値は第１のチェック語が他のチェック語と何ビ
ット相違するのかを示す。

【００３５】本発明の手法では当該ハミング距離による
誤り判定（認定）が行なわれ得る。

【００３６】任意の１ビット誤りが識別され補正され
得、任意の２ビット誤りが識別され得、更に、３ビット
誤り及び４ビット誤りが、４ビット部分データ語中に現
われる限り識別され得る。メモリは上述のように４ビッ
ト幅のＤＲＡＭから構成されている。それに関連して、
本発明の方法は、そこに与えられているチェック語生成
の構造化に関してきわめて有利であることが判明してい
る。即ち当該構造化においてはじめて上述の形式の３ビ
ット及び４ビット誤りの識別方法が可能となり、即ち４
ビット幅の部分データ語内で生じる当該誤りの識別の手
法が得られる。

【００３７】データ語分割及びそれに基づいて構成され
たチェック語生成技術が本発明により提案されている手
法で行なわれないとすれば、そのような特別な誤りの識
別は斯様に僅かなコストでは不可能である。技術水準か
らは所謂“単一バイト（Ｓｉｎｇｌｅ Ｂｙｔｅ）”誤
りが特殊手法によって検出可能であるが、上記公知手法
は一層複雑かつコスト高、従って、動作障害を起こし易
い。そのような単一バイト誤差は特別重要な意義があ
る。それというのは、当該の単一バイト誤差は−４ビッ
ト幅のメモリ素子（エレメント）使用の下で−ハードウ
エア誤りの場合に以下を指示するからである、即ち当該
メモリ中の使用されているメモリ素子が欠陥を有するこ
とを指示するからである。そのことにより、本発明によ
る規定される手法により技術的に注目に値するほど簡単
な動作手段が実現されることに基づき、上述の公知の所
定の誤りの識別が支障なく、迅速かつ信頼性を以って行
なわれ得ることが明らかになっている。正確な識別認定
のため、本発明の方法の特別な発展形態ではチェック語
の１２ビットが、既述の生成マトリクスに鑑みて、次の
ようにしてさらにシステム化されて処理される。即ち、
１２ビットが、各チェックビットが、各３ビット宛サブ
グループ４つＵ０，Ｕ１，Ｕ２，Ｕ３に細分化されてお
り、請求項４に相応してシステム化されて考慮されるよ
うにするのである。それにより様々の誤り形式の識別、
区別が可能になる。

【００３８】個々の誤り形式の上述の区別は次のように
行なわれ得る。

【００３９】−データビットにおける１ビット誤りはチ
ェックビットにおける３つのハミング距離により２つ又
は３つのチェック語に分布され、而して、２つ又は３つ
のサブグループに分布されて識別可能である。

【００４０】−１ビットチェック語−誤りはチェックビ
ットにおける１のハミング距離により表示ないし識別可
能である。

【００４１】−チェックビットのみにおける２ビット誤
りはチェックビットにおける２のハミング距離により表
示される。

【００４２】−データビットにおける３ビット−及び４
ビット誤りはチェックビットにおける４と等しいか又は
それより大のハミング距離にて生起する。

【００４３】−チェックビットにおける３ビットグルー
プ誤りは当該チェックビットにおける３のハミング距離
にて生起する。ここにおいて、その際唯一の部分チェッ
ク語のみが関与し、最大限２つのサブグループが関与す
る。当該誤りに対するチェック語はそれによりデータビ
ットにおける１ビット誤りに対するチェック語と衝突し
なくなる。

【００４４】−チェックビットにおける４ビット誤りに
よりチェックビットにおける４のハミング距離が生じ
る。

【００４５】−３ビット及び４ビットグループ誤りは任
意の２ビット誤りと同様に識別されるが必ずしも当該の
誤りと区別され得ない。このことは頻度がわずかなため
許容され得る。

【００４６】更に以下のことが成立つ。：各データビッ
トは正確に次のように分布された３つのチェックビット
に作用を及ぼす、即ちチェック語−サブグループの１つ
又は２つが関与しないように分布された３つのチェック
ビットに作用を及ぼす。更に、当該コードの分布、換言
すれば、チェックビットへの作用の範囲が次のように選
定されている、即ち、１つのチェックデータ部分語のコ
ード化のため各チェックビットが正確に１度関与するよ
うに当該コード分布ないしチェックビットへの作用の範
囲が次のように選定されている。

【００４７】所謂３ｏｕｔ ｏｆ １２コード化ないし
生成の使用、用法がコード化すべき信号に対する３８４
（１２８＊３）の信号において現われる。１２チェック
ビットの各々には丁度３２（３８４／１２）が影響す
る。それにより、最大コード化深度が最小化され、ハー
ドウエア実現を簡単化し最適処理速度を設定し得る有利
なモジュラー性が得られる。それら条件すべてが図１〜
図３の生成マトリクスにて考慮される。

【００４８】図４は１２８データ語から１２ビットチェ
ック語（実施例として示す）形成のためハードウエア実
現された基本エレメント（要素）を示す。ここにおいて
も、既にチェック語生成マトリクスの“構造的変換”が
行なわれる。生成マトリクスに従い、列ごとに考慮さる
べき、３２のデータ語のビットはここにおいて示す“Ｅ
Ｘ−ＯＲ樹状構造体”中に入力供給され、３２の入力側
はＸで表わす。ここに示されているように、各４つのデ
ータビットが、ＥＸ−ＯＲゲート１０，１１，１２…中
に入力供給される。ＥＸ−ＯＲ素子の出力側からの出力
信号が、他の出力信号と共に後続のＥＸ−ＯＲ段１８に
供給される。当該の段１８では全体として、当該パリテ
ィが、生成マトリクスの１２の列のうちの１つの選ばれ
た、要するに入力供給された３２ビットについて形成さ
れる。付加的に、上記ＥＸ−ＯＲ段にはさらにコントロ
ールビットＫが供給され、上記コントロールビットの機
能についてはさらに以下説明する。生成マトリクスは選
ばれた１２ビット幅のチェック語に相応して斯様な列関
連の１２のパリティチェック機能を含むので、ハードウ
エアも１２のそのようなＥＸ−ＯＲ樹状構造体から成
る。ＥＸ−ＯＲ樹状構造体の出力側からはチェック語の
１２ビットの各１つが得られる。

【００４９】図５は図４に示すような１２の装置構成体
をまとめて成る生成回路の構成全体を示す。収集線路な
いしバスを介して１２８ビットデータ語が伝送される。
当該１２８ビットデータ語はセッティングされた生成マ
トリクスに相応して、即ち相応の配列対応関係を以って
１２のＥＸ−ＯＲ樹状構造体１００，１０１の各３２の
入力側に供給される。図４に示すように各ＥＸ−ＯＲ樹
状構造体内に１つのコントロールビットＫが入力供給可
能であり該コントロールビットによっては全部で１２ビ
ットコントロールベクトルが生ぜしめられる。

【００５０】その際、１２のＥＸ−ＯＲ樹状構造体の出
力側からは、データ語全体に対するチェック語全体が生
ぜしめられる。図５による装置構成全体は当該装置内に
２つ設けられており、即ち生成回路１として、及びチェ
ック回路ないし試験器−以下チェッカ２と称される−と
してのものが設けられる。生成回路１とチェッカ２の構
成は同じである。

【００５１】ＥＸ−ＯＲ樹状構造体１００，１０１…の
入力側における上述のコントロール入力側Ｋは生成回路
１では通常の場合においてそのつど０へセットされて誤
りがシミュレートされ、ハードウエアがテストされる。
それに反してチェッカ２では当該コントロール入力側は
それぞれ相応の受信されたチェックビットの供給を受
け、それにより出力側にて直接的に、誤りシンドロー
ム、換言すれば、再生されたチェック語と受信されたチ
ェック語との間のビット的差が現われる。

【００５２】図６は本発明の装置の補正ユニットには１
４０ビットのデータ語全体がデータ語Ｄｓとチェック語
ｐとに分けられて個別に供給される。１２８ビットのデ
ータ語は本来の補正段２０１内に挿入され、ここにおい
て、各ビットは、個別の可制御のインバータ２１０を介
して導かれる。該インバータは２つの入力側と、１つの
出力側とを有する簡単なＥＸ−ＯＲ素子から成る。

【００５３】１２８ビットの各々はインバータ２１０の
各１つの入力側Ａに供給される。それぞれの他方の入力
側Ｂはチェック語マトリクスデコーダ２０２を介して制
御される。該デコーダ２０２は入力側にて差チェック語
Ｓｙ−シンドロームの供給を受ける。全般的にここにお
いて再度強調すべきことは補正可能な誤りが識別された
場合においてのみ誤り補正が開始される。要するに、チ
ェック語マトリクスデコーダ２０２を介して、相応の誤
りのあるデータビットのアドレスが、シンドロームＳｙ
−チェック語から求められ、次いで、相応のインバータ
２１０が制御される。補正ユニットの出力側にて補正さ
れた１２８ビットデータ語Ｄｃが現われる。上述のよう
に補正可能な誤りが存在するか否かはシンドローム評価
段２０３にて検出される。このために、チェック語Ｓｙ
はチェック語マトリクスデコーダ２０２への給電に並列
的にシンドローム評価段２０３にも供給される。

【００５４】チェック語マトリクスデコーダ２０２は生
成マトリクスを行ごとにデコードする。生じる１２８ビ
ットデータ語ベクトルは次のような際値１である、即
ち、３つのマーキングされたビットが生成マトリクスの
相応の行ｎにて値１をとる際、値１である。

【００５５】当該ユニットを簡単化するため、非有効の
チェック語がシンドローム評価により濾波され、補正さ
れた語は補正可能な誤りが検出された時のみ用いられ
る。この場合において所謂フラグ、即ち、データソフト
エラーフラグＳｙが、シンドローム評価回路２０３によ
り出力側にてセットされる。ハードエラーフラグＨｆは
次のような場合セットされる、即ち１より多くのビット
がシンドローム中でセッティングされ、そして、ソフト
エラーフラグＳｆがセットされていない場合セットされ
る。ハードエラーフラグはハードウエア生成回路２０４
により生成される。上記ハードエラー生成回路は１２−
重オアゲート、インバータ及び２重アンドゲートから成
る。

【００５６】図７はチェック語生成回路１とチェック語
−チェッカ２との間のデータ流並びに個々の素子（エレ
メント）の作用結合関係を示す。チェック語生成回路１
はデータ伝送器にて配置されており、１２８ビットデー
タ語ＤＳ及び１２ビット生成マスクＧを読み込む、１２
８のビットデータ語はまた、生成回路１の入力側に並列
に、また、生成回路１の出力側にも並列に導かれ、そし
て、そこで、１２ビットチェック語Ｐを付与される。次
いで、全体として、１４０ビットのデータ語全体Ｄが伝
送される。メモリモジュール３００は２重矢印でマーキ
ングされたデータ線路を介して操作される。当該データ
流は両方向で行なわれる。ここにおいてメモリモジュー
ル３００は４ビット幅のＤＲＡＭｓにより具現化されて
おりその際データ語は相応に３５のＤＲＡＭｓに分割さ
れている。上記の１４０ビット長の語は全長にわたりチ
ェック語により共に保護されている。受信器にて当該の
データ語全体Ｄが受信され、ここにおいて、そこに配置
されたチェッカ２にて個別に、１２８ビットデータ語Ｄ
ｓによりチェック語ｐが供給される。上記チェッカはチ
ェック語をチェックし、差チェック語Ｓｙ−シンドロー
ム−を形成する。当該シンドロームは、図６に示す補正
ユニット２００に供給される。この補正ユニットは誤り
識別認定後場合により補正を実施する。

【００５７】図４のコントロール入力側はチェッカ２に
て同じくチェックビットの供給を受け、その結果内部的
に差形成、即ちシンドローム形成が行なわれ得る。

【００５８】図８は生成回路１／チェッカ２−装置構成
体に後置接続された補正ユニット２００を示す。データ
語及び形成されたシンドロームＳｙは既に図６に示す手
法で入力形成される。次いで、補正ユニット２００の出
力側には補正されたデータ語Ｄｃが現われ、このデータ
語はマルチプレクサ４の入力側に加えられる。それに並
列に補正されていないデータ語Ｄｓが、マルチプレクサ
４の他方の入力側に加えられる。補正ユニット２００の
内部構成に従って、補正ユニット２００の出力側ないし
出力（これはソフトエラーフラグＳｆを有する）は同様
に擬似的に制御入力側としてマルチプレクサ４に供給さ
れ、その結果マルチプレクサは検出された誤りステータ
スに応じて次のことを判定し得る、即ち補正されたデー
タ語Ｄｃ２はオリジナル（原）データＤｓを出力側に導
いているか否かを判定し得る。ハードウエアエラーの場
合において相応のハードエラーフラグＨｆがセットさ
れ、例えば書込／読出過程の中止のため及び誤り指示の
ためさらに継続される。

【００５９】

【発明の効果】技術水準を基礎として、上記概念の種類
の方法及び装置を次のように設計構成する、即ち、誤り
識別の最適化及び部分的誤り補正手法の実現のもとで同
時にコード化深度を以って所要のゲート平面の数が最小
化され得るように構成し得るという効果が奏される。

【図面の簡単な説明】

【図１】プロセスに従った条件の形成表示のための、デ
ータビット０〜６３に対する生成マトリクスセクション
を示す概念図である。

【図２】データビット６４〜１２７に対する図１におけ
る生成マトリクスセクションの続いているセクションを
示す概念図である。

【図３】データビット語３監視を行なうチェック監視作
用の形成のための１２８〜１３９ビットに対する生成マ
トリクスの様子を示す概念図である。

【図４】１２ビット−チェック語の列ベクトルに対する
ＥＸ−ＯＲ樹状構造体の回路略図である。

【図５】チェック語生成回路ないし−チェッカとしての
１２のＥＸ−ＯＲ樹状構造体の接続構成図である。

【図６】補正ユニットの構成略図である。

【図７】生成回路とチェッカとの間のデータ流及び接続
関係を示す概念図である。

【図８】補正ユニットを介してのデータ流の様子を示す
概念図である。

【符号の説明】

１００，１０１ ＥＸ−ＯＲ樹状構造体、 Ｋ コント
ロールビット、 ２０１ 補正段、 ２０２ チェック
語マトリクスデコーダ、 ２１０ インバータ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年４月４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正内容】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウルリヒ リュッケルト ドイツ連邦共和国 ゼースト フェルトシ ュトラーセ 25

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データ語における１ビット及び複数ビッ
   ト誤りの識別及び／又は補正方法であって、上記ビット
   誤りはデータ収集線路ないしデータバスを介してメモリ
   モジュール中に書き込まれ、そしてここから読出される
   ようにし、ここにおいて、上記データ語にはチェック語
   が付加され、当該データ伝送後規定チェック語と実際チ
   ェック語との差形成によりシンドローム語が生成され該
   シンドローム語の値によりデータ語誤りの場合に誤り訂
   正の開始ないし場合により書込み／読出過程の繰り返し
   がなされるようにした方法において、 −当該語の全長Ｗを、データ語長ｄと、チェック語長ｐ
   とに細分化し、ここにおいて上記データ語のビットはそ
   れぞれ４ビット宛のＸ＝ｄ／４の部分データ語に分けら
   れ、そして上記チェック語のビットは各４ビット宛のＹ
   ＝ｐ／４の部分チェック語に分けられ、更に各部分語は
   １つの４ビット幅のメモリエレメントに対応付けられ
   （配され）、 −１つのデータ語に対してチェック語の生成を行ない、
   ここにおいてｄ＊ｐ生成マトリクスの使用下で、各列ベ
   クトル（１〜ｐ）は生成重み（ウエイト）Ｑｓ＝ｄ／４
   を有し、それにより列ごとのパリティ形成の際そのつ
   ど、ｄ／４の数のデータビットが１つのチェックビット
   に影響する（作用を与える）ようにし、更に同時に、各
   行ベクトルは生成重み（ウエイト）を有し、ここにおい
   て行ごとに各データビットが各部分チェック語における
   最大２ビットに影響する（作用を与える）ようにしたこ
   とを特徴とする符号誤りの識別、補正方法。
2. 【請求項２】 上記の語の全長ＷはＷ＝１４０ビットで
   あり、そのうちデータ語長ｄはｄ＝１２８ビットであ
   り、チェック語長ｐはｐ＝１２ビットであるようにし
   て、それにより部分データ語の数ＸはＸ＝３２であり、
   部分チェック語の数ＹはＹ＝３であるようにした請求項
   １記載の方法。
3. 【請求項３】 チェック語における補正可能な個々のビ
   ット誤りはデータ語における補正可能な個々のビット誤
   りとはＧｓｙ＝３のシンドローム語の重み（ウエイト）
   の点で異なり、上記のデータ語における補正可能な個々
   のビット誤りはＧｓｙ＝１のシンドローム語のウエイト
   を有しており、そのような誤りの識別後当該誤り補正は
   誤りのあるビットの反転により行なわれるようにした請
   求項２記載の方法。
4. 【請求項４】 さらなる誤り識別、区別のため、チェッ
   ク語の生成マトリクスは、下記のさらなる条件下では作
   用を受けないようにし、即ち ３２の部分データ語の３２ビット０ サブグループＵ
   ０ ３２の部分データ語の３２ビット１ サブグループＵ
   １ ３２の部分データ語の３２ビット２ サブグループＵ
   ２ ３２の部分データ語の３２ビット３ サブグループＵ
   ３ というさらなる条件下で作用を受けないようにした請求
   項２記載の方法。
5. 【請求項５】 データにおける１−及び複数ビット誤り
   の識別及び／又は補正装置であって、上記データ語はデ
   ータ収集線路ないしデータバスを介してメモリモジュー
   ルにて読込可能及び読出可能であり、ここにおいて、生
   成回路にて当該データ語にチェック語が添加、付加さ
   れ、上記チェック語は当該データ語と共にデータ送信器
   から伝送可能であり、そして、データ受信器にて実際チ
   ェック語と規定語との差形成によりシンドローム語が形
   成されるようにし、該シンドローム語により、補正ユニ
   ットの相応の制御により誤り補正ないし書込／読出過程
   の繰り返しが行なわれ得るように構成されている装置に
   おいて、個数ｐのＥＸ−ＯＲ樹状構造体（１００，１０
   １，……）が設けられており、該ＥＸ−ＯＲ樹状構造体
   はそれぞれ、チェック語を含むデータ語長（ｄ）に対し
   てｄ／４の数の入力側Ｘを有しており、該入力側はデー
   タ語のｄ／４の選出されたビットの供給を受け、それぞ
   れの出力側（１８）にて、結果としてｐの数のチェック
   ビット誤りのうちの１つが現われ、その結果として全体
   がｐの数のＥＸ−ＯＲ樹状構造体（１００，１０１，…
   …）によりチェック語のｐのチェックビット全体が生成
   されるようにし、更にデータ送信器側で、当該生成ユニ
   ット（１）によりデータ（Ｄｓ）にてチェック語（ｐ）
   が付加され、受信器側で上記生成ユニット（１）と同構
   成設計のチェッカ（２）が設けられており、該チェッカ
   は出力側にてシンドローム語（Ｓｙ）を形成し、そして
   データ語（Ｄｓ）と共に補正ユニット（２００）に伝送
   し、該補正ユニットはｄの数のインバータ（２１０）か
   ら構成されており、更に各インバータの一方の入力側
   （Ａ）はｄのデータビットで制御され、それぞれ他方の
   入力側（Ｂ）はシンドロームの供給されるチェック語マ
   トリクスデコーダ（２０２）のそれぞれの出力により制
   御可能であり、さらに上記インバータの出力側により合
   わさって当該の補正されたデータ語が生ぜしめられるこ
   とを特徴とする符号誤りの識別、補正装置。
6. 【請求項６】 上記ＥＸ−ＯＲ樹状構造体（１００，１
   ０１……）はｄ／４の数のデータビットに相応して構成
   され、そしてｄ＊ｐの生成マトリクスの実現下で構成さ
   れ、ここにおいて上記マトリクスにおいて各列ベクトル
   （１〜ｐ）は生成ウエイトＧｓ＝ｄ／４を有し、それに
   より、列ごとのパリティ形成の際そのつどｄ／４の数の
   データビットは１つのチェックビットに影響するように
   し、さらに同時に各行ベクトルは生成ウエイトＧｚ＝ｐ
   ／４を有し、ここにおいて、行ごとに各データビット
   が、４ビットから成る１つの部分チェック語中で最大２
   ビットに作用を与えるように構成されている請求項５記
   載の装置。
7. 【請求項７】 上記補正ユニット（２００）はシンドロ
   ーム評価器（２０３）を有し、該評価器（２０３）には
   チェック語マトリクスデコーダ（２０２）に並列的にシ
   ンドローム語（Ｓｙ）が供給可能であり、更に、シンド
   ローム評価器（２０３）を介してチェック語のウエイト
   からソフトエラーフラグ（Ｓｆ）又はハードエラーフラ
   グ（Ｈｆ）がセット可能であり、さらにソフトエラーフ
   ラグを介してマルチプレクサ（４）が制御可能であり、
   該マルチプレクサは送信されたデータ語（Ｄｓ）及び補
   正されたデータ語（Ｄｓ）から有効なデータ語を選択す
   るように構成されている請求項６記載の装置。
8. 【請求項８】 各ＥＸ−ＯＲ樹状構造体（１００，１０
   １……）は付加的に制御コントロール入力側Ｋを有する
   請求項５から７までのいずれか１項記載の装置。
9. 【請求項９】 チェッカ（２）にてそれぞれのコントロ
   ール入力側にて直接的に相応に受信されたチェックビッ
   トが供給可能であり、それによりそれぞれのＥＸ−ＯＲ
   素子（１８）出力側にてシンドローム語の相応のビット
   が得られるように構成されている請求項８記載の装置。
10. 【請求項１０】 ＥＸ−ＯＲ樹状構造体（１００，１０
    １……）の複数の入力側（Ｘ）を選定するに際して、当
    該データ語長ｄ＝１２８ビットが入力供給可能であり、
    当該出力側により１２のチェックビットが生ぜしめら
    れ、それにより当該部分データ語の数Ｘは各４ビット宛
    の３２、Ｘ＝３２であり、部分チェック語の数ｙは各４
    ビット宛の３、Ｙ＝３であるようにした請求項５から９
    までのいずれか１項記載の装置。