KR0147150B1 - 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치 - Google Patents

디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치

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KR0147150B1
KR0147150B1 KR1019950018247A KR19950018247A KR0147150B1 KR 0147150 B1 KR0147150 B1 KR 0147150B1 KR 1019950018247 A KR1019950018247 A KR 1019950018247A KR 19950018247 A KR19950018247 A KR 19950018247A KR 0147150 B1 KR0147150 B1 KR 0147150B1
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    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit

Abstract

본 발명은 코드분할다중접속(CDMA) 방식의 데이타 통신 또는 무선통신에서 송신한 데이타가 수신단에서 오류의 발생없이 수신되었는지의 여부를 검증하거나 발생된 오류를 정정하는 부호인 순환 리던던시 체크(CRC : Cyclic Redundancy Check)에 관한 것으로, 종래의 순환 리던던시 체크 오류 검출 및 정정 장치에 신드롬레지스터부의 출력이 '0' 인 경우 디코더를 오프 시키기 위해 신드롬레지스터부의 출력을 논리합하여 디코더의 인에이블단에 제공하는 오아게이트와 ; 신드롬레지스터부의 출력을 각각 입력받아 디코딩하여 이를 버퍼 온/오프 제어부에 병렬로 제공하기 위해 상기 신드롬레지스터와 같은 입력 수를 갖는 디코더와, 출력을 제어하기 위한 버스 온/오프 제어부를 구비하므로써, 종래의 오류를 검출하는데 많은 시간이 소요되는 것과, 많은 량의 데이타를 송수신 할 때 오류를 정정하기 어려운 문제점을 해결하였다.

Description

디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치
제 1도는 종래 순환 리던던시 체크 오류 검출 및 정정 장치의 구성 블록도,
제 2도는 본 발명 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치의 구성 블럭도이다.
* 도면의 주요 부분에 대한 부호의 설명
1,2,3 : 게이트 4 : 멀티플렉서
5 : 버퍼 레지스터 7 : 디코더
9 : 버스 온/오프 제어부(9) 10 : 신드롬레지스터부
b0- bn-k-1: 신드롬레지스터 AND : 앤드게이트
OR : 오알게이트
본 발명은 코드분할다중접속(CDMA) 방식의 데이타 통신 또는 무선통신에서 송신한 데이타가 수신단에서 오류의 발생없이 수신되었는지의 여부를 검증하거나 발생된 오류를 정정하는 부호인 순환 리던던시 체크 (CRC : Cyclic Redundancy Check)에 관한 것으로, 특히 n x 2n디코더를 이용 한 순환 리던던시 체크 오류 검출 및 정정 장치에 관한 것이다.
일반적으로, CRC는 CDMA 시스템에서의 음성신호를 처리하는 단위인 20ms 한 프레임의 질(quality)의 상태를 지시하는 지시자, 즉 오류검출용으로 사용되며, 컴퓨터에서는 데이타를 압축했다가 복원하는 경우에도 이용되고 있다.
이러한 CRC의 구현은 크게 순환구조를 가진 시스템과 병렬구조를 가진 시스템으로 나누어지는데, 이중 순환구조를 갖는 시스템은; 송신단에서 CRC 인코더를 거치면 원래의 데이타에 CRC데이타가 합해지고(원래의 데이타 + CRC데이타 생성), 수신단에서 다시 쉬프트레지스터인 CRC디코더를 거치면 신드롬(syndrome)이 생성되는데, 이때의 신드롬이 0이면 송신한 데이타에 오류가 없는 것이며, 0이 아닌 값이 나오면 송신한 데이타에 오류가 있는 것이다. 이러한 신드롬의 추출은 쉬프트레지스터의 각 출력을 앤드(AND)게이드를 이용하여 논리곱하므로써 구현하였다.
상기와 같이 앤드(AND)게이드를 이용한 방식의 문제점은 오류를 검출하는데 많은 시간이 소요되는 것이다.
상기와 같은 종래의 순환 리던던시 체크 오류 검출 및 정정 장치는 제 1도와 같이 도시되는 바,
입력되는 데이타(코드워드r(x) = 메세지 +패리티)를 버퍼레지스터(5)에 선택적으로 제공하고, 버퍼레지스터(5)에서 출력되는 데이타를 피트백으로 입력받는 먹스(4)와; 먹스(4)에서 입력된 데이타를 우측으로 쉬프트하여 오류를 정정하고 이를 출력(r'(x))하는 버퍼레지스터(5)와 ; 버퍼레지스터에 입력되는 데이타를 제어하기 위한 스위칭 역할을 하는 제 1게이트(1)와 ; 신드롬레지스터(b0- bn-k-1)에 입력되는 데이타를 제어하기 위한 스위칭 역할을 하는 제 2 게이트(2)와; 앤드게이트(AND)의 출력을 제어하기 위한 스위칭 역할을 하는 제 3게이트(3)와; 입력된 메세지에 리던던시(redundancy)를 만들어 오류의 검출 및 정정을 행하는 특성함수(g(x)=l +g1x+g2x2+ ... +gn-k-1xn-k+1+ xn-k)를 차수별로 각각 입력받는 신드롬레지스터(b0- bn-k-1)들로 이루어진 신드롬레지스터부(10)와 ; 각 신드롬레지스터(b0- bn-k-1)의 출력을 논리곱하여 결과의 출력과 신드롬레지스터부(10)의 입력을 제공하는 앤드게이트(AND)로 구성된다.
상기와 같이 구성된 종래의 순환 리던던시 체크 오류 검출 및 정정 장치에서 먹스(4)는 입력된 데이타가 버퍼레지스터(5)에 다 찰때까지 데이타를 버퍼레지스터(5)에 제공하고, 버퍼레지스터(5)에 데이타가 다 찬 후에는 버퍼레지스터(5)가 우측으로 쉬프트를 행하여 오류를 정정하는 동안에는 데이타의 제공을 보류한다. 이때 버퍼레지스터(5)의 갯수만큼 오류 정정을 수행한 후에는 버퍼레지스터(5)의 내용이 오류 정정된 상태이다. 즉, CRC가 다 끝난 후에는 버퍼레지스터(5)의 내용은 오류 정정을 행한 데이타(r'(x))가 들어있게 되므로, 최초 버퍼레지스터(5)에 입력된 데이타(r(x))와는 다른 데이타가 되는 것이다.
이러한 작용을 위해 상기 제 1게이트(1)는 버퍼레지스터(5)에 데이타가 다 들어간 직 후 오프가 되고 다음 수신 벡터(r1)가 입력되기 시작하면 온이 된다. 이와 같은 원리로 제 2게이트(2)와 제 3게이트(3)는 신드롬레지스터부(10)와 앤드게이트(AND)를 제어하기 위한 스위칭을 한다.
상기와 같은 종래의 순환 리던던시 체크 오류 검출 및 정정 장치는 앤드(AND)게이드를 이용한 방식의 문제점은 오류를 검출하는데 많은 시간이 소요되는 것이다. 따라서 많은 량의 데이타를 송수신 할 때는 오류를 정정하는데 어려움이 있었기에 오류를 검출하는데 만족해야 하는 문제점이 있었다(SHULIN/J. COSTELLO JR.저 ' ERROR CONTROL CODING '참조).
여기에서 상기 신드롬레지스터(b0- bn-k-1)에 데이타가 입력되는 과정은 아래와 같다.
만일, 송신 다항식(v(x))의 송신 백터(v1)가
V1= (1001011)이고,
수신 다항식(r(x))의 수신 백터(r1)가
r1= (1011011)로 주어질 때,
(단, 여기서 각 벡터의 요소는 각 다항식의 차수에 따라 배열되어 있으며, 차수가 높을 수록 CRC 디코더로 먼저 입력된다. )
디코딩하는 절차는 아래와 같다.
즉, 버퍼레지스터에 부호어가 다 들어간 직후 게이트 1을 닫고 오류를 정정하기 위해 신드롬레지스터를 버퍼레지스터의 수 만큼 쉬프트 시켜 오류를 정정한다. 이러한 방법은 버퍼레지스터에 수신 부호어가 다 들어간 다음부터 버퍼레지스터의 수 만큼 쉬프트를 하므로 그 만큼 시간이 많이 걸리는 것이다.
본 발명은 상기와 같은 종래 CRC 디코더의 문제점을 해결코자 하는 것으로, 앤드(AND)게이드 대신에 n x 2n디코더를 사용한 순환 리던던시 체크 오류 검출 및 정정 장치를 제공코자 하는 것이다.
즉, 본 발명은 신드롬레지스터부에 입력되는 데이타를 제어하기 위한 게이트와; 입력된 데이타의 오류를 정정하고 이를 버퍼 온/오프 제어부에 병렬로 출력하는 버퍼레지스터와; 입력된 메세지에 리던던시를 만들어 오류의 검출 및 정정을 행하는 특성함수를 차수별로 각각 입력받는 신드롬레지스터들로 이루어져, 각 신드롬레지스터의 출력을 오아게이트 및 디코더에 출력하는 신드롬레지스터부와, 신드롬레지스터부의 출력이 '0' 인 경우 디코더를 오프 시키기 위해 신드름레지스터부의 출력을 논리합하여 디코더의 인에이블단에 제공하는 오아게이트와: 신드롬레지스터부의 출력을 각각 입력받아 디코딩하여 이를 버퍼 온/오프 제어부에 병렬로 제공하기 위해 상기 신드롬레지스터와 같은 입력 수를 갖는 디코더와; 상기 병렬로 출력된 버퍼레지스터의 각 출력에 대응하는 디코더의 병렬 출력의 합을 동시에 입력받아 결과를 출력하는 버퍼 온/오프 제어부를 포함하여 구성함을 특징으로 한다.
이하 도면을 참조하여 상세히 설명하면 본 발명 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치의 구성 블럭도는 제 2도와 같이 도시되는 바,
신드롬레지스터부(10)에 입력되는 데이타(코드워드r(x) = 메세지 + 패리티)를 제어하기 위한 게이트(1)와 ; 입력된 데이타의 오류를 정정하고 이를 버퍼 온/오프 제어부(9)에 병렬로 출력하는 버퍼레지스터(5)와 ; 입력된 메세지에 리던던시(redundancy)를 만들어 오류의 검출 및 정정을 행하는 특성함수(g(x)=1+g1x+g2x2+‥‥ +gn-k-lxn-k+l+xn-k)를 차수별로 각각 입력받는 신드롬레지스터(b0- bn-k-1)들로 이루어져, 각 신드롬레지스터(b0- bn-k-1)의 출력을 오아게이트(OR) 및 (n-k)×2n-K디코더(7)에 출력하는 신드롬레지스터부(10)와; 신드롬레지스터부(10)의 출력이 '0' 인 경우 (n-k)×2n-K디코더(7)를 오프 시키기 위해 신드롬레지스터부(10)의 출력을 논리합하여 (n-k)×2n-K디코더(7)의 인에이블단(EN)에 제공하는 오아게이트(OR)와; 신드롬레지스터부(10)의 출력을 각각 입력받아 디코딩하여 이를 버퍼 온/오프 제어부(9)에 병렬로 제공하기 위해 상기 신드롬레지스터와 같은 입력 수를 갖는 (n-k)×2n-K디코더(7)와; 상기 병렬로 출력된 버퍼레지스터(5)의 각 출력에 대응하는 (n-k)×2n-K디코더(7)의 병렬 출력의 합을 동시에 입력받아 결과(r'(x))를 출력하는 버스 온/오프 제어부(9)를 포함하여 구성한다.
상기에서 디코더를 (n-k)×2n-k디코더라 칭한 것은 일반적인 n × 2n디코더와 동일한 역할을 하지만, 본 실시예에서는 디코더의 입력이 (n-k)개 이고, 클럭이 2n-K이기 때문이다. 즉, 2n-k개의 출력선중 하나에 '1'을 보내게 된다.
따라서, 디코더의 출력은 입력의 조합에 의해 결정되고, 이 입력의 조합 및 출력의 선택은 신드롬을 이용하여 구성한다. 그리고 버퍼레지스터에 수신신호(r(x))가 다 차게 되면 이때 신드롬 레지스터의 값은 오류의 위치를 나타내게 된다. 이때 디코더의 출력은 오류가 발생한 위치에 해당하는 출력선에 '1'이 발생하여 오류가 정정되도륵 하는 것이다.
한편, 디코더의 인에이블단(EN)은 오아게이트(OR)로 동작되므로 신드롬레지스터가 '0'(수신신호(r(x))에 오류가 없는 경우)이 아닌 한은 계속 인에이블 되어 있다. 만일 신드롬레지스터가 '0' 인 경우는 오류가 발생한 경우가 아니므로 디코더의 출력은 디스에이블 되고, 버퍼레지스터의 내용은 그대로 다음단으로 전송된다. 이때 버스 온/오프 제어부(9)는 그의 출력(r'(x))을 필요에 따라 온/오프 되도록 한다.
상기 디코더의 입출력의 연결은 신드롬레지스터의 상태와 그에 따른 디코더의 출력을 옳바르게 버퍼레지스터에 연결시키기 위해 패리티체크 메트릭스를 이용한 매핑테이블을 사용한다.
본 실시예에서 사용하는 패리티체크 메트릭스 H는
H = (In-kPn-k,k)로 표현된다.
(단, 여기서 In-k는 (n-k)x(n-k) 항등행렬이고, Pn-k,k는 패리티 체크식을 구성하는 파라미터로 이루어진 매트릭스이다.)
예를 들어, 특성함수의 다항식 g(x)가
g(X)=1+X +X3
인 경우의 패리티체크 메트릭스 H((n,k)=(7,4))는
일 때,
이 패리티체크 메트릭스 H의 컬럼벡터(100)(010) ‥‥ (101)을 각각 V1, V2, ··· Vn이라 하면, V1, V2··· Vn이 디코더에 입력될 때 그 출력은 버퍼레지스터의 최상위비트(LSB)로 부터 최하위비트(MSB)로 매핑이 되도록 연결시켜야 한다. (단, 여기서 최상위비트(LSB)는 가장 왼쪽 비트 최하위비트(MSB)는 가장 오른쪽 비트로 한다. )
상기와 같은 과정을 통해 버퍼레지스터에 수신 부호어가 다 들어간 다음 클럭 순간에 버퍼레지스터의 수신 부호어의 오류는 정정될 수 있다.
한편, 래치(latch)등으로 사용가능한 버스 온/오프 제어부(9)의 제어는 버퍼레지스터에 수신 부호어가 다 들어간 다음 클럭 순간에만 인에이블 되도록 제어할 수 있다.
상기와 같은 본 발명의 응용은 부호어의 길이가 길지 않은 오류의 정정에 더욱 효과적이다. 또한 수신 부호어의 오류를 정정하지 않고 검출 하기 위해서는 수신부호어가 버퍼레지스터에 모두 입력된 다음 클럭 때 오아게이트의 출력이 '0' 또는 '1'인지를 확인하므로써 구현할 수 있는 데, '0' 인 경우는 오류가 없는 것이고, '1' 인 경우는 오류가 발생한 것이다.
상술한 바와 같이 본 발명은 종래의 순환 리던던시 체크 오류 검출 및 정정 장치에 신드롬레지스터부의 출력이 '0' 인 경우 디코더를 오프시키기 위해 신드롬레지스터부의 출력을 논리합하여 디코더의 인에이블단에 제공하는 오아게이트와 ; 신드롬레지스터부의 출력을 각각 입력받아 디코딩하여 이를 버퍼 온/오프 제어부에 병렬로 제공하기 위해 상기 신드롬레지스터와 같은 입력 수를 갖는 디코더와, 출력을 제어하기 위한 버스 온/ 오프 제어부를 구비하므로써, 종래의 오류를 검출하는데 많은 시간이 소요되는 것과, 많은 량의 데이타를 송수신 할 때 오류를 정정하기 어려운 문제점을 해결하였다.

Claims (8)

  1. 신드롬레지스터부(10)에 입력되는 데이타를 제어하기 위한 게이트(1)와 ; 입력된 데이타를 버퍼 온/오프 제어부(9)에 병렬로 출력하는 버퍼레지스터(5)와 ; 게이트(1)에서 입력된 데이타를 오아게이트(OR) 및 디코더(7)에 출력하는 신드롬레지스터부(10)와 ; (10)의 출력을 논리합하여 디코더(7)의 인에이블단(EN)에 제공하는 오아게이트(OR)와 ; 신드롬레지스터부(10)의 출력을 각각 입력받아 디코딩하여 이를 버퍼 온/오프 제어부(9)에 병렬로 제공하기 위한 디코더(7)와 ; 상기 병렬로 출력된 버퍼레지스터(5)의 각 출력에 대응하는 디코더(7)의 병렬 출력의 합을 동시에 입력받아 결과(r'(x))를 출력하는 버스 온/오프 제어부(9)를 포함하여 구성함을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  2. 제 1항에 있어서, 상기 신드롬레지스터부(10)는 입력된 데이타에 리던던시를 만들어 오류의 검출 및 정정을 행하는 특성함수(g(x))를 차수별로 각각 입력받는 신드롬레지스터(b0- bn-k-1)들로 이루어짐을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  3. 제 1항에 있어서, 상기 오아게이트(OR)는 신드롬레지스터부(10)의 출력이 '0'인 경우 디코더(7)를 오프 시키기 위한 것임을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  4. 제 1항에 있어서, 상기 디코더(7) 및 버스 온/오프 제어부(9)는 신드롬레지스터부(10)의 출력수와 같은 수의 입력단을 갖는 것을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  5. 제 1항에 있어서, 수신 부호어의 오류를 검출 하기 위해서는 수신부호어가 버퍼레지스터에 모두 입력된 다음 클럭 때 오아게이트의 출력을 검출하므로써 구현 할 수 있음을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  6. 제 1항에 있어서, 상기 디코더(7)의 입출력의 연결은 신드롬레지스터부(10)의 상태와, 그에 따른 디코더(7)의 출력이 일치하도륵 버퍼레지스터(5)에 연결시키기 위해 패리티체크 메프릭스(H)를 이용한 매핑테이블을 사용하므로써 구현한 것을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
  7. 제 6항에 있어서, 상기 패리티체크 메트릭스(H)는 아래의 식을 만족하는 것을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
    H = (In-kPn-k,k).
    (단, 여기서 In-k는 (n-k)x(n-k) 항등행렬이고, Pn-k.k는 패리티 체크식을 구성하는 파라미터로 이루어진 매트릭스이다. )
  8. 제 4항에 있어서, 상기 디코더(7) 및 버스 온/오프 제어부(9)는 래치(latch)를 사용하여 구현할 수 있음을 특징으로 하는 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치.
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