CN1056458C - 检测和校正循环冗余校验错误的装置 - Google Patents

Abstract

检测和校正循环冗余校验错误的装置，利用了解码器和并行移位寄存器，能缩短运算时间，包括：第一门，开关控制输入数据；缓冲寄存器，接收来自第一门的数据且并行输出；校正子寄存器部分，形成第一门输出数据的冗余子；或门，接收来自校正子寄存器部分的数据，进行或操作；解码器，接收或门的输出以使之按其值被使能，并接收校正子寄存器部分的输出对之解码；异或门，接收缓冲寄存器和解码器的输出，进行异或运算；锁存部分，接收异或门的输出并固定它们。

Description

检测和校正循环冗余校验错误的装置

本发明涉及一种用于检测和校正循环冗余校验错误的装置，其中使用了解码器和并行移位寄存器，从而能缩短运算操作时间。

在数据通信和无线通信中，不进行校错，源信号是无法发射和接收的。美国专利5,252,215号已经说明，CRC(循环冗余校验)是一种用来检测或校正发生在发射和接收中的错误的编码。

CRC技术是由不同部分的移位寄存器来实现的。一个移位寄存器的输出被输入到一个异或门，而它的输出被反馈到另一个连接在其它移位寄存器之间的异或门中。

这样的CRC装置可分成一个循环结构系统和一个平行结构系统。

在循环结构系统中，源数据通过CRC编码器以组合上CRC数据(源数据+CRC数据)，然后从发射终端上发射出去。在接收端，该组合数据通过由移位寄存器和异或门组成的CRC解码器，结果形成了一个校正子(Syndrome)。如果该校正子的值是“0”，就意味着数据没有错误，如果该校正子的值是“1”，就意味着数据有错误。

该校正子的提取是利用与门对移位寄存器的输出进行逻辑乘来得到的。然而，这种使用与门的方法同时有一个缺点，那就是在检错时要花很多的时间。

图1示出了传统的CRC解码器。

多路传送器4选择性地将输入数据(码字r(x)＝信文+奇偶位)输出到缓冲寄存器5中。如果数据被输入到缓冲寄存器5的话，在缓冲寄存器5对数据进行右移的时间里，多路传送器4不会传送数据。在这样的情形下，缓冲寄存器5的输出和第三门3的校正子输出都被输入到异或门6中，去进行运算操作。然而，其输出通过多路传送器4反馈到缓冲寄存器5中进行纠错，因而纠错后的数据(r′(x))便留在缓冲寄存器5中。

当数据被输入到缓冲寄存器5时，第一门1被关闭，当下一个接收向量r1开始输入时，它便开启。第二门2和第三门3对输入到校正子寄存器部分10和与门G1的数据进行开关控制。

如上所述，传统的检测和校正CRC错误的装置使用了与门，因而在检错时要消耗过多的时间。由此，在发射和接收大量数据的情况下，要纠错是困难的，并且仅由于检错而不得不放弃纠错(参见Shulin/J.和Costello Jr.所著《错误控制编码》)。

也就是，数据被输入到缓冲寄存器后，第一门立即关闭，然后校正子寄存器进行移位，移位数等于缓冲寄存器的数目，从而校正错误。这种方法中，只有在数据被输入到缓冲寄存器后，校正子寄存器才进行移位，其移位数等于缓冲寄存器的数目，因此，需要很长的时间。

本发明的目的是要克服传统技术的上述缺点。

由此，本发明的目的是提供一个检测和校正CRC错误的装置，它能缩短检测和校正CRC错误的时间，并且对CRC错误的检测是以简单方式进行的。

为达到上述目的，按照本发明的用于检测和校正CRC错误的装置包括：一个第一门，用来开关输入数据；一个缓冲寄存器，用来从第一门接收数据并将它们并行输出；一个校正子寄存器部分，包含多个校正子寄存器，用来形成第一门输出数据的冗余子(redundancy)；一个或门，用来接收来自校正子寄存器部分的数据，并进行“或”操作；一个解码器，用来接收该或门的输出，以按其值而被使能，同时还用来接收校正子寄存器部分的输出，以便在输出它前对它进行解码；多个异或门，用来接收缓冲寄存器和解码器的输出，并进行“异或”运算操作；以及一个锁存部分，用来接收该多个异或门的输出，并固定它们。

参照下列附图，通过对本发明的较佳实施例的详细说明，本发明的目的和其它优点将变得更为清楚。

图1示出了一个传统的CRC解码器；

图2是一个方框图，显示了按照本发明的用于检测和校正CRC错误的装置的结构。

下面将参照附图对本发明进行详细说明。

图2是一个方框图，显示了按照本发明的用于检测和校正CRC错误的装置的结构。

第一门21对输入数据r(x)进行开关控制，并输出它们。缓冲寄存器25接收第一门21的输出数据并将它们并行输出。校正子寄存器部分30包含有多个校正子寄存器b0、b1，……bn-k-1，用来形成第一门21的数据r  (x)的冗余子。

或门20接收校正子寄存器部分30的输出，以执行“或”运算操作。解码器27接收该或门的输出，而被使能，还接收校正子寄存器部分30的多个校正子寄存器b0、b1，…bn-k-1的输出，以便在输出它们前将它们解码。

异或门部分28接收缓冲寄存器25和解码器27的输出，以进行“异或”运算操作。

锁存部分29接收异或门部分28的输出，并按输入时钟输出信号r’(x)。

本发明装置的结构如上所述，现在进一步说明它的工作过程和效果。

输入数据r(x)被传送到缓冲寄存器25和第一门21。缓冲寄存器25以序贯方式对输入数据r(x)进行移位，并存储一定位(例如8位，16位等)的数据。校正子寄存器部分30从第一门21接收数据，并以序贯方式接收n-k位数据，以便以最高位存储在最右边的校正子寄存器bn-k-1中而最低位存储在最左边的校正子寄存器b₀中的方式存储它们。

从多个校正子寄存器b0，b1，…bn-k-1输出的各校正子输入到解码器27和或门20。解码器27的使能端EN与或门20的输出端相连，因而，如果该多个校正子寄存器的任何一个为非零值，则解码器27被使能。

如果所有校正子寄存器都是0，就意味着没有发生错误，因此，它们被或门20的“0”输出封闭。与此同时，缓冲寄存器25的内容通过异或门部分28和锁存部分29传送出去。

为了准确地将解码器29的输出连接到缓冲寄存器25上，需要使用一个奇偶校验矩阵。

用于本实施例的奇偶校验矩阵H可表示如下：

H＝[I_n-k，P_n-k，k]

其中I_n-k代表一个(n-k)×(n-k)的正矩阵，P_n-k，k代表由奇偶校验公式中的参数构成的矩阵。

例如，在多项式g(x)为g(x)＝1+x+x³时，奇偶数校验矩阵H(n，k)＝7.4可表示如下： $H=\left[\begin{array}{ccccccc}1& 0& 0& 1& 0& 1& 1\\ 0& 1& 0& 1& 1& 1& 0\\ 0& 0& 1& 0& 1& 1& 1\end{array}\right]$

假设这个奇偶校验矩阵H的列向量(100)(010)…(101)用V1，V2，…Vn来表示，则当列向量V1，V2，…Vn被送到解码器时，如图2所示，解码器27中最低位LSB(最上位)同缓冲寄存器25中最低位LSB(最左位)一起进行“异或”运算操作。同时解码器27中最高位MSB(最右位)同缓冲寄存器25的最高位MSB(最右位)一起进行“异或”运算操作。

按上述本发明，用并行移位寄存器替代了传统的串行移位寄存器，这样由CRC校验所耗的时间被缩短。并且，在检测接收数据的错误上，或门的输出仅用一简单方式得以校验。

Claims (5)

1、一种用来检测和校正CRC错误的装置，其包括：

一个第一门，用来对输入数据进行开关控制；

一个缓冲寄存器，用来接收来自前述第一门的数据，以便将它们并行输出；

一个校正子寄存器部分，包含多个校正子寄存器，用来形成前述第一门输出数据的冗余子；

一个或门，用来接收来自前述校正子寄存器部分的数据，以运行“或”操作；

一个解码器，用来接收前述或门的输出，以使之按其值被使能，并用来接收前述校正子寄存器部分的输出，以便在将它们输出前将它们解码；

多个异或门，用来接收前述缓冲寄存器和前述解码器的输出，以进行“异或”运算操作；

一个锁存部分，用来接收前述异或门的输出并固定它们。

2、如权利要求1所述的装置，所述的校正子寄存器部分由多个校正子寄存器构成，用来检测和校正错误，并以序贯方式接收特征函数。

3、如权利要求1所述的装置，如果前述多个校正子寄存器的输出都是“0”，则前述或门将“0”输出到前述解码器的使能端，使得前述解码器的输出为“0”

4、如权利要求1所述的装置，所述解码器和所述锁存部分的输入端数目分别与所述校正子寄存器部分的输出端数目相等。

5、如权利要求1所述的装置，所述校正子寄存器部分的状态和所述解码器的相应输出可以利用一个基于一奇偶校验矩阵的图表来具体实施，以便能连接到前述缓冲寄存器上。

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