JPH02178738A - 少なくとも２つのオペランドの算術演算において誤りを検出するための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は誤り検出および訂正システムに関し、特に、
コンピュータプロセッサまたは演算論理装置（Ａ　Ｌ　
Ｕ）の中で発生する計′！ＪＦ誤りを検出するための、
かつ訂正するためのシステムに関する。

コンピュータ技術分野において、データ処理の完全性を
改善し確実にしようとすることに多くの努力が払われて
きた。置体的にいうと、データがコンピュータシステム
の１つのコンポーネントからもう１つのものへ転送され
るときはいつでも、およびデータが数学的に処理される
ときはいつでも、結果として生じるデータが不正確であ
るというリスクがある。成る高性能計算機システムにお
いて、沢山のデータ転送または数学的動作が短時間の間
に起こるという事実により、リスクは増加される。

はとんどコンピュータプロセッサが始まって以来、誤り
検出および訂正メカニズムは、不正確なデータ転送およ
び処理のリスクを減じるのを促進するのに工夫されてき
た。これまで、データ完全性を確実にする従来のアプロ
ーチの１つは、それを転送する、または算術的に処理す
る前に、コードをデータストリームに加えることであっ
た。このアプローチは比較的成功であったが、しかし動
作の成る型についてのみであった。

データ転送の間に誤りを検出するための最も初期の方法
の１つは例えばパリティチエツクコードであった。バイ
ナリコードワードは、もしそのディジットの奇数の数が
「１」であるなら、奇数のパリティを持つ。たとえば、
数１０１１は３つの「１」ディジットを持ち、したがっ
て奇数のパリティを有する。同様に、バイナリコードワ
ード１１００は「１」ディジットの偶数の数を持ち、し
たがって偶数のパリティを有する。

単一のパリティチエツクコードは、各データワードに加
えられ奇数か、または偶数のパリティを生ずる付加的な
チエツクビットを特徴とする。データワードの中の単一
のディジットまたはビットにおける誤りが認識できるで
あろうし、その理由はそのデータワードに関連したパリ
ティチエツクビットはそのとき予期されるものから逆に
されるであろうからである。典型的に、パリティジェネ
レータは伝送の前に各ワードにパリティチエツクビット
を加える。この技術はデータワードをパディングするこ
とと呼ばれる。受信機では、ワードの中のディジットは
テストされ、もしパリティが間違っているのであれば、
データワードの中のビットの１つは誤っていると考えら
れる。誤りが受信機で検出されると、繰返し伝送の要求
が与えられ得、それで誤りは訂正され得る。奇数の数の
ディジットにおける誤りのみが単一のパリティチエツク
で検出され得、その理由は誤りの偶数の数は正しい伝送
に対して期待されるパリティの結果となるからである。

さらに、誤っている特定のビットは上記のようなパリテ
ィチエツク手続きによって見分けられない。

より複雑な誤り検出システムがその後工夫された。固定
された長さのビットのデータワードは、それぞれのデー
タワードの固定した数のブロックにグループにされた。

パリティチエツクは、各個々のデータワードに対してと
同じく異なったデータワード間にその後行なわれた。ブ
ロックパリティコードは多くのパターンの誤りを検出し
、分離した誤りがマトリックスの所与の行列に発生した
とき、誤り検出だけでなく、また誤り訂正に使用され得
た。これらの幾何学的なコードはそれ自体がパリティチ
エツクビットに関する改良であったが、それらはまだ数
が偶数で２つの次元で対称の誤りを検出するのに使用さ
れ得なかった。

パリティチエツクコードおよび幾何学的コードが工夫さ
れた後、成るコードがハミングにより発明され、それは
その人に因んで名付けられた。ハミングコードは論理的
な態様でデータワードをコード化する多重パリティチエ
ツクのシステムであり、それで個々の誤りが検出され得
るだけでなくまた訂正のために識別され得る。ハミング
コードで使用される伝送されるデータワードは最初のデ
ータワードおよびそれに付加されるパリティチエツクデ
ィジットからなる。要求されるパリティチエツクの各々
は伝送されるワードの特定のビット位置に行なわれる。

システムはそれが最初のデータワードビットの１つの中
にあろうと加えられたパリティチエツクビットの１つの
中にあろうと、誤ったディジットの分離を可能にする。

もしすべてのパリティチエツク動作が首尾良く行なわれ
るとすると、データワードは誤りがないと仮定される。

もしチエツク動作の１つまたはそれ以上が不成功である
と、しかしながら、誤った単一のビットはいわゆるシン
ドロームビットをデコードすることにより唯一決定され
、それはバリティチエツクピットから生じる。再び、単
一ビット誤りのみが検出され、従来のハミングコードの
使用により訂正される。二重ビット誤りは、ハミングコ
ードにより検出可能であるが、訂正可能ではない。

ハミングコードはただ、包括的に誤り訂正コード（ＥＣ
Ｃ’　　ｓ）と呼ばれる、いくつものコードのうちの１
つである。コードは通常、コードの中のすべての許容さ
れた数のシーケンスを含む閉じた値の組として数学で記
述される。データ交信において、伝送される数は、どん
な予め定められたコードの組にも関係しない本質的にラ
ンダムデータパターンである。データのシーケンスはそ
の後、上記で述べられたように、送信機でそれに加える
ことによってコードの組に従うように強いられる。

伝送されるデータの連結を有効なコードにするのにどれ
ほど正確な余分なストリングを最初のデータストリーム
に加えるかを決定するために機構がこれまで開発されて
きた。受信機でコード値から最初のデータを抽出し、実
際のデータをそれが最終的に使われる位置に伝える整合
的な方法がある。

コード機構が有効であるために、それはお互いに十分に
違った許容された値を含まなければならず、それで予期
される誤りは、それがコードの、異なった許容された値
となるように、許容された値を変更しない。

巡回冗長コード（ｃＲＣ）は生成多項式により均等に割
り切れるバイナリデータのストリングからなり、それは
お互いに十分違い検出されない誤りの低い確率を達する
、値のコードの組の結果となる選択された数である。最
初のデータのストリングに何を加えるかを決定するのに
、最初のストリングはそれが伝送されている間、割られ
る。最後のデータビットが通過すると、除算からの剰余
は加えられる要求されるストリングであり、その理由は
剰余を含むストリングは生成多項式により均等に割り切
れるからである。生成多項式は既知の長さであるので、
最初のストリングに加えられる剰余はまた固定された長
さである。

受信機で、入来のストリングは生成多項式により割られ
る。もし入来のストリングが均等に割れないのであれば
、誤りが起こったと仮定される。

もし入来のストリングが生成多項式により均等に割られ
るのであれば、最終の行先に伝えられるデータは、固定
された長さの剰余体（ｆｉｅｌｄ）が除去された入来の
データである。

しかしながら、転送されるべきまたは算術的に処理され
るべきデータにコードを付加すること、または連結する
ことは厄介であり、達成するのに付加的な、しばしば費
用のかかる論理を必要とするということがわかってきた
。さらに、転送する端部でコードを発生し、受取る端部
でコードをデコードし確かめるのに必要とされる時間は
、成る場合には受入れ可能ではない。適切なＡＬＵ動作
のデータ処理および確認の場合に特に、付加的なフード
は非能率的な性能の結果となる。

さらに、上記の誤り検出および／または訂正システムは
、データに数学的に作用する際よりもむしろ、データを
伝送し、受取る際に最も一般的に使用されてきた。この
ように、交信チャネルはテストされたが、しかし計算機
エンジンはそうではなかった。算術演算において誤りを
訂正するための技術は、従来同じプロセッサに、または
他のプロセッサに単に同じ動作を再び行なうことに帰せ
られてきた。

最後に、先行技術の処理の検出サイクルの不可避な比較
ステップのため、誤りの訂正はその後の多少の時間での
み起こり得、高速度処理ユニットにとっては維持し得な
い状況である。

データストリームに付加されるコードを組立て、デコー
ドする必要のない、算術演算における誤りを検出するた
めのシステムを提供することは有利であろう。

最少の量の論理を用いることにより算術演算における誤
りを検出し訂正するためのシステムを提供することはま
た有利であろう。

短時間（たとえば、１つまたは２つのクロックサイクル
）で算術演算における誤りを検出し訂正するためのシス
テムを提供することはまた有利であろう。

その中で誤りが発生したことを示す信号を与えるであろ
う算術演算における誤りを検出し訂正し、それにもかか
わらずそのような算術演算の結果が自動的に訂正され得
るシステムを提供することはさらに有利であろう。

算術演算の間違った結果をそのための正しい結果で先取
りするためのシステムを提供することはまた有利であろ
う。

２つの演算論理装置が独立して、かつ異なった技術によ
り算術演算を計算し得、したがって検証し得る正確な結
果に到達する、算術演算における誤りを検出し訂正する
ためのシステムを提供することはまた有利であろう。

発明の概要 この発明に従って、少なくとも２つのオペランドの算術
演算の間に発生する１つのクロックサイクルにおいて誤
りを検出し訂正する方法を行なうための装置が提供され
る。具体的に言うと、結果を得るのに２つのオペランド
が動作される。結果のディジットがお互いに加えられる
。この加えるステップは第１のｌｉ−ディジットが達せ
られるまで繰返される。オペランドの各々のディジット
は中間の和を得るのにお互いに加えられる。中間の和の
ディジットは、順番に、お互いに加えられる。

再び、この動作は第２の単一ディジットが達せられるま
で反復される。第１の単一ディジット数は第２の単一デ
ィジット数と比較され、もし比較が不成功であれば誤り
を示す信号が発生される。

誤りを訂正するために、オペランドの各々のディジット
が中間の和を得るのにお互いに加えられる。引き続いて
、オペランドの各々の残余のディジットの部分的な和か
らディジットが減算される。

各オペランドに対する減算の結果は各順次的なサイクル
の終わりでお互いに加えられ１組の引き数を得、それの
各々は中間の和から減算され１組の部分的な差を得る。

部分的な差は連結され遷移値を得る。成るディジットを
除去することによって、算術演算の正しい値が得られる
。

この発明の完全な理解は、それの詳細な説明と関連して
理解されると、添付の図面の参照により得られ得る。

好ましい実施例の説明 ここで第１図を参照すると、この発明の好ましい実施例
に従う自己検査ユニットのブロック図が示される。デー
タライン１０は第１のオペランドを表わすＤＢＯデータ
信号を伝送し、もう１つのデータライン１２は第２のオ
ペランドからＤＢＩデータ信号を転送する。ライン１０
および１２で伝送される１６ビット信号は演算論理装置
（ＡＬＵ）１４に印加され、それの動作は下文にさらに
詳細に記述される。ＡＬＵ１４は、たとえばアドバンス
ト・マイクロ・ディバイシズ・インコーホレーテッド（
Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ、　Ｉ
ｎｃ、）により製造されるモデルＮｏ、２９１１６のよ
うな、どんな汎用１６ビットプロセツサでもあり得る。

ライン１０および１２のデータ信号はまた誤り検出およ
び訂正（ＥＤＣ）ユニット１６に印加される。

ＡＬＵ１４の出力はまた１６ビットラインでＥＤＣユニ
ット１６に印加されるが、しかしＡＬＵ１４の範囲内で
の算術計算を行なうため成る時間遅延される。ＥＤＣユ
ニット１６は１対の４ビットデータライン２２および２
４で比較器２０に電気的に接続される。比較器２０は、
たとえばテキサス・インスツルメンツ拳インコーボレー
テッド（Ｔｅｘａｓ　Ｉｎｓｔｒｕｇ＋ｅｎＬｓ、　Ｉ
ｎｃ、）により製造されるモデルＮｏ、５Ｎ５４５８５
のような、どんな４ビット比較器でもよい。

比較器２０からの出力は１６ビットデータセレクタ２６
に印加される。比較器２０はライン３０で１ビット状態
信号を発生する。またデータセレクタ２６に印加される
のは、ライン３２でのＡＬＵ１４からの出力信号である
。

このように、第１図に仮想的に図示される、誤り検出お
よび訂正サブシステムは、３つの構成要素を含み、すな
わちＥＤＣユニット１６、比較器２０およびデータセレ
クタ２６である。

述べられたように、比較器２０はライン３０で状態信号
を発生する。状態ライン３０は、前に述べられたように
、データセレクタ２６だけでなく、またライン３４で図
示されない誤りフラッグに与えられる。誤りフラッグ状
態は、図示されない、さらに処理を行なうための状態レ
ジスタへの入力である。

データセレクタ２６の出力は、図示されないマイクロプ
ロセッサシステムに送られるライン３６の１６ビット信
号である。

この時点でこの発明が基づく理論上の原理を理解するこ
とは一番役に立つであろう。

加えられるべき２つの２デイジツト数またはオペランド
を考えると、 ４９および６８ 縦の（標準の）加算により、４９ ＋６８ 結果は　　　　　　　　　１１７ オペランド４９を変数Ｘにより表わされるようにする。

個々のディジット、ｘｌ−４およびＸ２−９のときＸ−
（Ｘ　＋　、Ｘ２　）である。

ここの前述のおよびすべてのその後の等式において、等
号（−）は必ずしも数学的等価を示すまたは同定するも
のでなく、単に便宜上の記号の規約としてこの開示の目
的のために使用される。

６８を変数Ｙにより表わされるようにする。

Ｙ＝　（ｙ＋　、ｙｚ　）でそこではｙｌ−６およびｙ
２−８であり、 ＸＩＹ−１１７であるので、標準の縦の加算は（ＸＩ　
＋Ｖ＋　）　十（Ｘ２　＋）’２）　＝１１７（等式１
） として表わされ得る。

しかしながら、オペランドＸのディジット、Ｘおよびｘ
２を加えると、結果は ＸＩ　＋Ｘ２−１３となり、 ディジットｙＩおよびｙ２を加算すると結果は、Ｙ＋＋
Ｙ２−１４となる。

（ｘ、　＋ｘ２　）　＋　（＞’Ｉ　＋）’２　）−１
３＋１４−２７　　　　　　（等式２）等式１は明らか
に等式２と等しくない。

等式１から、値１１７のディジットは次のｔｌｉ−ディ
ジットに減少され得、 １＋１＋７−９　　　　　　　　　（等式１ａ）等式２
から、値２７は、 ２＋７−９（等式２ａ） に減少され得る。

等式１ａおよび２ａは等しい、単一ディジットの結果と
なる。

オペランドかまたは結果における沢山のディジットおよ
び／またはより大きいディジットは、結局は単一ディジ
ット値の結果となる反復の加算する動作を必要とする。

たとえば、お互いに加算された６８．８７９のディジッ
トは３８の結果となり、それのディジットの和は１１で
あり、それのディジットの和は単一ディジット２である
。このようにディジットの３つの加算が６８．８７９を
最終の１つのディジット値に減少するのに必要とされる
。

前述の原理は、もし結果のディジットが単一ディジット
に減少するようにお互いに加算されると（等式１ａでの
ように）、縦の加算から得られる結果は単一ディジット
に減少される各オペランドのディジットの水平の加算か
ら得られる結果（等式２ａ）と等しいということを示唆
する。

システムはまた、異なった数のディジットを有する２つ
のオペランドの加算（たとえば、４デイジツト数に加算
される２デイジツト数）について成功であるということ
がわかった。さらに、下記に示されるように、システム
は乗算に適用できる。

Ｘ−３２およびＹ−４２とする。

１３４４−１＋３＋４＋４ −１２−１＋２−３　　　　（等式３）水平に、３２−
３＋２−５、および ４２−４＋２−６ ５ｘ６−３０−３＋０−３　（等式４）等式３−等式４ この数学的原理は減算および除算に広げられ得る。

たとえば、３８割る１３は、 ３８／１３−２、剰余１２ ２＋　（１２）−２＋　（１＋２）−５（等式５）の結
果となる。

被除数のディジットは以下のように減少する。

３８−３＋８−１１ 除数のディジットは次のように減少する。

１３−１＋３−４ １１／４−２、剰余３ ２＋３−５　　　　　　　　　　　　　（等式６）等式
５−等式６ ＡＬＵのものにおいて見つけられるような論理回路にお
いて、最も頻繁に行なわれる動作は、他の機能ももちろ
ん頻繁に行なわれるが、加算である。前述の数学的原理
および方法論は、ＡＬＵの範囲内で発生する誤りを検出
する手続を作成するのに使用され得る（たとえば、２つ
またはそれ以上の数が加算される、またはそうでなく算
術的に処理されるとき）。さらに、この原理は縦に再び
加算することなく誤った結果を訂正するのに使用され得
る。これは、もしＡＬＵが単に同じ態様で働かされると
、ＡＬＵの中の誤った縦の加算の原因は継続し得、同じ
または他の誤った結果を生成するので重要である。

誤り検出は、等式１ａが等式２ａに等しくない、等式３
が等式４に等しくない、または等式５が等式６に等しく
ないとき、信号誤動作または不正確な演算処理結果に対
して実施され得る。等式１ａが等式２ａに等しくない（
すなわち、減少された縦の単一デイジツト和が減少され
た水平の単一デイジツト和に等しくない）場合、比較器
は変則を示す状態フラッグを上げるであろう。

２つの数４９および６８がお互いに加算された前述の最
初の例を考える。４９および６８の和−４９＋６８−１
１７゜ＡＬＵを誤動作することにより生成される結果が
１１７とは違った数であると仮定し、たとえば、１００
とする。

＋６８ １００（？？） （ＸＩ　＋ｙ＋　）＋　（Ｘ２　＋ｙ２　）−１００（
？？）この発明に従って、各オペランドの水平の加算お
よび減少は次のように行なわれる。

（ＸＩ　＋ｘ２　）＋　（ｙ＋　＋ｙｚ　）−４＋９＋
８＋６−２７　　　　　（等式７）ディジットをお五い
から減算すると、 ｘ、−ｘ２−４−９■−５ ）’＋−ｙｚ−６８−２ の結果となる。

結果を加算すると、 （ｘ、　　ｘ２　）＋　（ｙ＋−’１２）−７（等式８
） 等式７−等式８は、 ２Ｘ２　＋２ｙ２−１８＋１６■３４ ｘ２　＋ｙ２　ｍ１７　　　　　　　　　（等式９）の
結果となる。

等式７＋等式８は、 ２　ｘ　＋　＋　２７　＋　−８＋　１２−２０ｘ、＋
ｙ、−１０　　　　　　　　　　（等式１０）の結果と
なる。

１０進加算について、等式９および等式１０の結果はそ
れぞれ、 桁上げ＋（ｃＩ）および（Ｘ２＋Ｖ２）（すなわち、７
と桁上げ１） 桁上げ２（ｃ２）および（Ｘ＋＋Ｖ＋）（すなわち、０
と桁上げ１） このように、（ＸＩ　＋Ｆ＋　）　＋　（Ｘ２　＋）’
２　）は表の形式で、 Ｃ２ＸＩ”）’＋　　ＣＩ　　Ｘ２＋ｙ２として表わさ
れ得る。

キャリーの位（ｃ４）を左にシフトすることによって、
表の結果は、 Ｃ２ＸＩ　　＋　　ｙ　ｌ　　　　　ＣＩ　　　　　Ｘ
２　　＋Ｖ　　２となる。

キャリーの列（ｃ５）の０の値を除去することは１１７
の結果となり、それは正しい結果である。

最初の誤りを結果として生じた同じ縦の、従来の加算を
再び行なうことなく、誤った結果（１００）はここで真
の答（１１７）と置換され得る。

もう１つの例として、お互いに加算されるべき２つの３
デイジツト数を考える。

４１８　　　Ｘ−（ｘ、、Ｘ２．ｘ、）＋８５６　　　
Ｙ＝　（Ｙ＋、Ｙｚ、　　ｙ３）１２７４　　　Ｘ十Ｙ ＡＬＵが誤った結果に達したと仮定すると、ＸＩＹ−１
０１８（？？） 両方のオペランドのディジットの水平の合計は、ＸＩ　
＋Ｘ２　＋Ｘ３　＋Ｙ＋　＋Ｙ２　＋’１ｓ−４＋１＋
８＋８＋５＋６−３２　　（等式１１）各オペランドに
おける１つの対応するディジットの選択的な減算は、 （ｘ＋　＋Ｘ２　Ｘａ　）＋　（ｙ＋　”Ｙ２　　ｙｓ
　）−（−３）＋　（７）−４（等式１２ａ）（ｘｌ　
−Ｘ２　＋ｘ３　）＋　（ｙ＋−ｙ２＋ｙ３）−（１１
）＋　（９）−２０（等式１２ｂ）（ＸＩ　＋ｘ２　＋
ｘ、　）　＋　（−）’＋　＋）’２　＋’／ｓ　）−
（５）　＋（３）−８（等式１２Ｃ）を生じる。

等式はお互いに減算され、キャリーテーブルに関する列
の値に達する。

等式１１−等式１２ａ−２ｘｓ　＋２ｙａ　−２８Ｘｓ
　十Ｙｓ■１４ （等式１３ａ） 等式１１−等式１２　ｂ　＝　２　Ｘ　２　＋　２　ｙ
　２−１２ｘ２＋ｙ２−６ （等式１３ｂ） 等式１１−等式１２　ｃ　＝　２　ｘ　Ｈ＋　２　Ｙ　
＋　−２４Ｘ＋＋Ｙ＋−１２ （等式１３Ｃ） ２つのオペランドの中の各対応するディジットの和の表
の形式は以下のとおりである。

ＣＩ　　ｘ、＋ｙ　　　　ｃ、　　　Ｘ２　　ｙ　２　
　　　ＣＩ　　　Ｘｌ＋Ｙ１キャリーの位（ｃ２および
Ｃ，）を左にシフトすることは以下の結果を生じる。

ＣＩ　　Ｘ、＋Ｖ　　Ｃ１Ｘ２　＋Ｖ２　　ＣＩ　　Ｘ
Ｉ＋Ｖ）キャリーの列（ｃ２およびＣ，）において０の
値を除去することは１２７４の結果となり、それは正し
い結果である。

ここで再びこの発明の方法および装置を参照すると、第
２図が誤り検出および訂正ユニット１６（第１図）のブ
ロック図を示す。

データライン１０はＤＢＯ信号を２進−２進化１０進法
（ＢＣＤ）デコーダ５０に印加し、それは１６ビット信
号を受取り、その中の２進コードをＢＣＤ値に変換する
。ＢＣＤデコーダ５０はルックアップテーブルとして動
作し、この目的に適うどんなプログラム可能な素子から
も、その技術でよく知られるように製造され得る。

第２のオペランドを表わすバイナリ値を運ぶライン１２
のデータ信号ＤＢＩは、またライン１８からの信号を受
取るデータセレクタ素子５２への入力であり、その信号
はＡＬＵ１４の出力を表わす（第１図）。データセレク
タ５２は、一方の入力信号１２または他方の入力信号１
８を選択し、それをもう１つの２進−２進化１０進法デ
コーダ５４に１６ビットデータライン５６で印加するマ
ルチプレクサである。

ＢＣＤデコーダ５０および５４の出力信号はそれぞれ２
０ビットデータライン６０および６２でＢＣＤ加算器５
８に印加される。ＢＣＤ加算器５８は下記にずっと詳細
に記述される。出力ライン６０および６２は２０ビ・シ
トラインであり、それに対して人力ライン１０．１２お
よび１８は１６ビットラインであるが、その理由はバイ
ナリ情報の１６ビットはＢＣＤフォーマットで表わされ
るとき２０ビットを必要とするからである。ＢＣＤ加算
器５８はキャリーイン値５９を入力する準備があるが、
しかしこれはこの発明のためにプリセットされ常にレベ
ル０に固定される。

ＢＣＤ加算器５８の出力信号はデータライン６６で２０
ビットラツチ６４に印加される。ラッチ６４の出力信号
はデータライン７０でＢＣＤ−バイナリデコーダ６８に
印加される。

ＢＣＤデコーダ５０の出力信号は、述べられたように、
ＢＣＤ加算器５８だけでなく、またライン７４でデータ
セレクタ７２に印加される。データセレクタ７２の出力
信号は、下文にずっと詳細に記述される、ＢＣＤ圧縮ユ
ニット７６に２０ビットデータライン７８で印加される
。また２０ビットデータライン８０でＢＣＤ圧縮ユニッ
ト７６に印加されるのはＢＣＤデコーダ５４の出力信号
である。ＢＣＤ圧縮ユニット７６はキャリーイン値７７
を入力するための準備があるが、しかしこれはこの発明
のためプリセットされ常にレベル０に固定される。

ＢＣＤ圧縮ユニット７６は４ビットデータライン８４で
ラッチ８２に印加される信号を発生する。

ラッチ８２の出力信号は、ＢＣＤ圧縮ユニット７６から
の直接の出力信号と同じべ、それぞれ４ビットデータラ
イン２２および２４で比較器２０に印加される。上記に
記述されたように、比較器２０の出力信号はデータセレ
クタ２６に印加される。

バイナリデコーダ６８の出力信号はまた１６ビットデー
タライン８６でデータセレクタ２６に印加される。

ここでまた第３図を参照すると、第２図で図示される、
ＢＣＤ加算器５８のブロック図が示される。ＢＣＤ加算
器５８への入力ラインは参照番号６０および６２として
図示される。これらのライン６０および６２の各々は２
０とットデータラインである。ＢＣＤ加算器５８はした
がって２０ビットＢＣＤ加算器であり、それの出力信号
はデータライン６６で発生される。

２０ビットＢＣＤ加算器５８は５つの４ビットＢＣＤ加
算器ユニツト１００，１０２．１０４．１０６．１０８
を含む。４ビットユニツト１００ないし１０８はその技
術で知られ第３図に図示される適当な手段によりお互い
に接続される。それらは入力ライン６０および６２に、
および出力データライン６６に接続される。

ここでまた第４図を参照すると、ＢＣＤ圧縮ユニット７
６（第２図）のブロック図が図示される。

２進化１０進法圧縮ユニツト７６は、上に記述されたよ
うな数学的原理に従って、オペランドの各々におけるデ
ィジットの水平の加算を行なう。

２０ビットデータライン７８および８０は圧縮ユニット
７６への入力であり、参照番号１１２および１１４とし
て概して図示される、信号ラインの２つのネットワーク
で２０ビットＢＣＤ加算器１２０および１２２に印加さ
れる。ＢＣＤ圧縮ユニット７６は、第２図に図示される
ＢＣＤ加算器５８と同じである２つのＢＣＤ加算器１２
０および１２２を含む。動作の相違は単に、ＢＣＤ加算
器１２０および１２２、およびそれらの関連するネット
ワーク１１２および１１４の構成に基づく。

さらに、ＢＣＤ加算器１２０および１２２の各々からの
出力信号はデータラインネットワーク１１２および１１
４に送り返される。この動作はそれぞれＢＣＤ加算器１
２０および１２２の出力信号Ｃ’　０−Ｃ’　　１９お
よびＣｏ−Ｃ１９の結果となり、それは圧縮された４ビ
ット出力を表わす。

圧縮された信号は１対の４ビットデータライン１２６お
よび１２８でデータセレクタ１２４に印加される。デー
タセレクタ１２４の出力信号は結局は比較器２０（第２
図）に４ビットデータライン８４で印加される。

ユニでまた第５図を参照すると、クロック信号ＣＫが、
ＡＬＵ１４　（第１図）が算術演算を始めるとき発生す
る参照番号１０１で図示される前縁を有する、タイミン
グ図が示される。ＡＬＵ１４は信号ライン１０および１
２によってオペランドに関して動作を開始する。・図の
巾で文字Ａとして示されるＣＫ信号サイクルの前半の間
、ＡＬＵＩ４はオペランドの加算を計算し、または何か
他の演算処理を行なう。このとき、ＥＤＣユニット１６
の範囲内のＢＣＤ加算器５８はまた算術演算を始める。

また、ＢＣＤ圧縮ユニット７６は圧縮動作を行ない、オ
ペランドの両方の水ＳＩＺの和を表わす４ビットの圧縮
された値に達する。

ポイント１０２で、ＡＬＵ１４はその動作の結果を準備
する出力信号を発生する。出力信号はデータライン１８
および３２で発生される。時間周期Ｂの間、ＡＬＵ１４
はデータライン１８および３２で結果として生じる信号
出力を発生し続ける。

サイクルのポイント１０３で、オペランドに関する次の
ＡＬＵ動作が開始される。

第５図のタイミング図に示されるのは、クロックＣＫサ
イクルの逆位相の補数であるＣＫ倍信号ある。このよう
に、ＡＬＵ１４はＣＫサイクルを基準として動作し、そ
れに対してＥＤＣサブシステムはＣＫクロックサイクル
を基準として動作する。ＣＫ倍信号正の半分の終わりで
、ＡＬＵ１４中で起こる算術演算の結果はデータライン
３２および１８で利用できる（第１図）。

ポイント１０４で、ＣＫ信号サイクルが開始される。ポ
イント１０４はポインｌ−１０１と同時に発生する。デ
ータライン１０のオペランドの値を表わす信号はＢＣＤ
デコーダ５０への入力である。

同時に、データライン１２の信号により表わされるオペ
ランドはデータセレクタ５２、ボート０によって信号ラ
イン５６上へ可能化される。

時間周期Ｃの間、信号ライン１０のオペランドのＢＣＤ
等価物は信号ライン６０および７４を駆動し、ＢＣＤ加
算器５８、ボートＡ、およびデータセレクタ７２、ボー
ト０への入力を与える。データセレクタ７２の出力信号
は信号ライン７８を駆動し、かつＢＣＤ圧縮ユニット７
６、ボートＢへの入力である。データライン５６で伝送
されるオペランド値のＢＣＤ等価物はデータライン６２
および８０を駆動し、ＢＣＤ加算器５８、ボートＢ１お
よびＢＣＤ圧縮ユニット７６、ボートＡへの人力を与え
る。

ＢＣＤ加算器５８はデータライン６０および６２のオペ
ランドのＢＣＤ加算を計算する。ＢＣＤ加算器５８の出
力信号はデータライン６６で伝送され、それはそのとき
ラッチ６４への人力であり、ラッチ６４は透過的モード
である。ＢＣＤ圧縮ユニット７６はデータライン８０お
よび７８の２つのオペランドの水平のＢＣＤ加算または
他の演算処理を行なう。ＢＣＤ圧縮ユニット７６は４ビ
ットデータライン８４で前述の演算処理を示す信号を発
生し、それは透過的モードでラッチ８２に印加される。

ＣＫクロックサイクルにおけるポイント１０５で、デー
タライン６６のオペランドを表わす値は、データライン
７０への出ツバおよびバイナリデコーダ６８への入力と
してラッチ６４によりラッチされる。データライン８４
のオペランドを表わす値はラッチ８２によりラッチされ
、データライン２２および比較器２０への人力へ与えら
れる。ＡＬＵ１４はデータライン１８で出力信号を発生
し、それはデータセレクタ５２、ボート１によってデー
タライン５６上へ可能化される。０オペランドはデータ
セレクタ７２、ボート１によってデータライン７８上へ
可能化される。

時間周期りの間、データライン５６のオペランドを表わ
す値のＢＣＤ等価物はデータライン８０を駆動し、ＢＣ
Ｄ圧縮ユニット７６、ボートＡへの入力を与える。０オ
ペランドはＢＣＤ圧縮ユニット７６、ボートＢへの入力
である。

ＢＣＤ圧縮ユニット７６は水平のＢＣＤ加算を行ない、
またはデータライン８０および７８のオペランドの他の
算術演算はデータライン２４の単一ディジットを表わす
４ビット結果を発生し、それは比較器２０への第２の人
力である。バイナリデコーダ５８はデータライン７０の
オペランドを表わすＢＣＤ値をそのバイナリ等価物に変
換し、データセレクタ２６への第２の入力である、デー
タライン８６に結果を発生する。

またこの時間間隔りの間、比較器２０はデータライン３
０および３４上へ１ビット状態信号を発生する。この状
態信号はデータライン２２および２４のオペランドの比
較の結果を表わす。状態信号３０はデータセレクタ２６
への入力であり、それはデータライン３２および８６の
オペランドの１つをその出力データライン３６へ通過さ
せる。

ポイント１０６で、ＥＤＣ１６のための次の動作が開始
される。データライン３６および誤りフラッグ３４のオ
ペランドは、図示されないマイクロプロセッサシステム
の中へラッチされる。

ＢＣＤ圧縮ユニット７６は１つのクロックサイクル以内
で２反動作し、１度目は水平の加算および圧縮を行うた
めであり、２度目はＡＬＵ１４の出力のための圧縮を行
うためであるということが理解され得る。データライン
２２および２４に印加される結果として生じる信号はし
たがって、それぞれ水平の出力信号の圧縮された値およ
びＡＬＵ出力信号の圧縮された値を表わす。比較器２０
はＣＫ信号の正の半分のサイクルの後半の間にこれら２
つの圧縮された信号の比較を行なう。

特定の動作要求および環境に適合するのに変えられる他
の修正および変更が当業者に明らかであろうから、この
発明は開示の目的で選ばれた例に制限されると考えられ
るのではなく、この発明の真の精神および範囲から逸脱
しないすべての変更および修正を含む。

【図面の簡単な説明】

第１図はこの発明の好ましい実施例に従う自己検査ユニ
ットのブロック図である。 第２図は第１図に図示される誤り検出および訂正ユニッ
トのブロック図である。 第３図は第２図に図示されるＢＣＤ加算器のブロック図
である。 第４図は第２図に図示されるＢＣＤ圧縮ユニットのブロ
ック図である。 第５図はシステム動作を示すタイミング図である。 図において１０および１２はデータラインであり、１４
は演算論理装置であり、１６は誤り検出および訂正ユニ
ットであり、２０は比較器であり、２６はデータセレク
タである。

Claims (24)

【特許請求の範囲】
1. （１）少なくとも２つのオペランドの算術演算において
   誤りを検出するための方法であって、各オペランドは少
   なくとも１つのディジットを有し、 （ａ）結果を得るのに２つのオペランドに関して動作す
   るステップと、 （ｂ）前記結果のディジットをお互いに加算するステッ
   プと、 （ｃ）第１の単一ディジットが達せられるまでステップ
   （ｂ）を繰返すステップと、 （ｄ）中間の和を得るのに前記オペランドの各々のディ
   ジットを加算するステップと、 （ｅ）前記中間の和のディジットに関して動作するステ
   ップと、 （ｆ）第２の単一ディジットが達せられるまでステップ
   （ｅ）を繰返すステップと、 （ｇ）前記第１の単一ディジット数を前記第２の単一デ
   ィジット数と比較し、かつもし前記比較が不成功であれ
   ば誤りを示す信号を発生するステップとを含む方法。
2. （２）前記算術演算が加算である請求項１に記載の方法
   。
3. （３）前記算術演算が減算である請求項１に記載の方法
   。
4. （４）前記算術演算が乗算であり、前記中間の和の前記
   ディジットに関する前記動作が乗算である、請求項１に
   記載の方法。
5. （５）少なくとも２つのオペランドの算術演算において
   前記算術演算を繰返すことなしに検出された誤りを訂正
   するための方法であって、そのオペランドの各々は少な
   くとも２つのディジットを有し、前記２つのディジット
   のどちらか一方は０であり得、 （ａ）中間の和を得るのに前記オペランドの各々のディ
   ジットを加算するステップと、 （ｂ）順次的に前記オペランドの各々の残余のディジッ
   トの部分的な和からディジットを減算し、かつ１組の引
   き数を得るのに各順次的サイクルの最後に各オペランド
   についての前記減算の結果をお互いに加算するステップ
   と、 （ｃ）１組の部分的差を得るのに前記中間の和から前記
   引き数の各々を減算するステップとを含み、前記部分的
   差の各々は最下位ディジットおよびキャリーディジット
   を含み、さらに （ｄ）前記部分的差をオペランドの数で割るステップと
   、 （ｅ）遷移値を得るのに前記部分的差を連結するステッ
   プと、 （ｆ）遷移値の最下位キャリーディジットで始まり、終
   わりから２番目の値を得るのにキャリーディジットを対
   応する次の隣り合うディジットに加算するステップと、 （ｇ）算術演算の正しい値を得るのに前記終わりから２
   番目の値の最初のおよび最後のディジットを除いて除去
   し、かつそれの間のすべてのキャリーディジットを除去
   するステップとを含む方法。
6. （６）前記算術演算が加算である請求項５に記載の方法
   。
7. （７）前記算術演算が減算である請求項５に記載のシス
   テム。
8. （８）少なくとも２つのオペランドの算術演算において
   前記算術演算を繰返すことなく誤りを検出し訂正するた
   めの方法であって、そのオペランドの各々は少なくとも
   ２つのディジットを有し、前記２つのディジットのどち
   らか一方は０であり得、 （ａ）結果を得るのに２つのオペランドに関して動作す
   るステップと、 （ｂ）前記結果のディジットをお互いに加算するステッ
   プと、 （ｃ）第１の単一ディジットが達せられるまでステップ
   （ｂ）を繰返すステップと、 （ｄ）中間の和を得るのに前記オペランドの各々のディ
   ジットを加算するステップと、 （ｅ）前記中間の和のディジットに関して動作するステ
   ップと、 （ｆ）第２の単一ディジットが達せられるまでステップ
   （ｅ）を繰返すステップと、 （ｇ）算術演算誤りが発生したかどうかを決定するのに
   前記第１の単一ディジット数を前記第２の単一ディジッ
   ト数と比較するステップと、（ｈ）１組の引き数を得る
   のに順次的に前記オペランドの各々の残余のディジット
   の部分的な和からディジットを減算し、かつ各順次的サ
   イクルの最後で各オペランドについての前記減算の結果
   をお互いに加算するステップと、 （ｉ）１組の部分的な差を得るのに前記中間の和から前
   記引き数の各々を減算するステップとを含み、前記部分
   的な差の各々は最下位ディジットおよびキャリーディジ
   ットを含み、さらに（ｊ）前記部分的な差をオペランド
   の数により除算するステップと、 （ｋ）遷移値を得るのに前記部分的な差を連結するステ
   ップと、 （ｌ）遷移値の最下位キャリーディジットで始め、終わ
   りから２番目の値を得るのにキャリーディジットを対応
   する次の隣り合うディジットに加算するステップと、 （ｍ）算術演算の正しい値を得るのに前記終わりから２
   番目の値の最初のおよび最後のディジットを除いて除去
   し、かつそれの間のすべてのキャリーディジットを除去
   するステップとを含み、それで誤りの検出および訂正が
   １つのクロックサイクルで起こる方法。
9. （９）前記算術演算が加算である請求項８に記載の方法
   。
10. （１０）前記算術演算が減算である請求項８に記載の方
    法。
11. （１１）少なくとも２つのオペランドの算術演算におい
    て誤りを検出し訂正する方法であって、（ａ）第１のク
    ロックサイクルの間に算術演算誤りを検出するステップ
    と、 （ｂ）前記算術演算を繰返すことなしに前記第１のクロ
    ックサイクルの間に前記算術演算誤りを訂正するステッ
    プとを含む方法。
12. （１２）前記算術演算が加算である請求項１１に記載の
    方法。
13. （１３）前記算術演算が減算である請求項１１に記載の
    方法。
14. （１４）２つのオペランドの算術演算において誤りを検
    出するためのシステムであって、（ａ）算術演算を行な
    うための、かつそれの結果を表わす第１の信号を発生す
    るための計算手段を含み、前記計算手段は前記オペラン
    ドの各々に対応するそれに与えられた入力を有し、さら
    に（ｂ）また前記オペランドの各々に対応する前記入力
    を受取るのに適合され、かつ前記計算手段から前記第１
    の信号を受取るのに適合された誤り検出手段とを含むシ
    ステム。
15. （１５）前記誤り検出手段がまたそれぞれ （ｉ）圧縮された算術演算結果、（ｉｉ）圧縮された計
    算手段の第１の信号、および（ｉｉｉ）誤りの訂正され
    た値を表わす第２の、第３のおよび第４の信号を発生す
    るのに適合され、かつさらに （ｃ）前記誤り検出手段に動作的に接続され、それから
    前記第２のおよび前記第３の信号を受取るための、かつ
    もし前記第２のおよび前記第３の信号が等しくなければ
    誤り信号を発生するための比較する手段を含む、請求項
    １４に記載のシステム。
16. （１６）（ｄ）前記第１のおよび前記第４ の信号、および前記誤り信号を受取るのに適合され、か
    つ前記第１のまたは前記第４の信号のどちらが前記オペ
    ランドの前記算術演算の有効な結果であるかを決定する
    ために信号を発生するのに適合されたデータ選択手段を
    さらに含む、請求項１５に記載のシステム。
17. （１７）前記誤り検出手段が前記第１の信号を圧縮する
    ためのルックアップテーブルを含む、請求項１４に記載
    のシステム。
18. （１８）算術演算を行ない、かつ確かめることができる
    コンピュータプロセッサであって、（ａ）オペランド値
    を示す信号を受取るための、算術演算を行なうための、
    かつそれの結果を表わす信号を発生するための演算論理
    装置（ＡＬＵ）と、 （ｂ）前記ＡＬＵに動作的に接続され、それから前記Ａ
    ＬＵ結果信号を受取るための論理サブシステムとを含み
    、前記論理サブシステムはまたオペランド値を示す信号
    を受取るのに適合されそれに関して算術演算を行ない、
    かつ値を前記論理サブシステム算術演算を表わす第１の
    信号に、および前記ＡＬＵ結果信号を表わす第２の信号
    に変換するための圧縮手段を含み、さらに （ｃ）前記第１のおよび前記第２の圧縮された信号を比
    較するための、かつ前記第１のおよび前記第２の圧縮さ
    れた信号が等しくないとき誤り信号を発生するための比
    較器を含むプロセッサ。
19. （１９）前記圧縮手段がルックアップテーブルである請
    求項１８に記載のプロセッサ。
20. （２０）前記圧縮手段が２進化１０進法（ＢＣＤ）素子
    である請求項１８に記載のプロセッサ。
21. （２１）前記第１のおよび前記第２の信号が４ビットで
    ある、請求項１９に記載のプロセッサ。
22. （２２）前記第１のおよび前記第２の信号が４ビットで
    ある請求項２０に記載のプロセッサ。
23. （２３）前記論理サブシステムがまた前記論理サブシス
    テム算術演算の正しい結果を表わす第３の信号を発生す
    る、請求項１８に記載のプロセッサ。
24. （２４）前記第３の信号が前記ＡＬＵ結果信号と同じク
    ロックサイクルで発生される、請求項２３に記載のプロ
    セッサ。