JPH0964754A - 誤り検出符号生成回路 - Google Patents
誤り検出符号生成回路Info
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- JPH0964754A JPH0964754A JP21184395A JP21184395A JPH0964754A JP H0964754 A JPH0964754 A JP H0964754A JP 21184395 A JP21184395 A JP 21184395A JP 21184395 A JP21184395 A JP 21184395A JP H0964754 A JPH0964754 A JP H0964754A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 生成多項式の次数を超える並列数で処理する
ことができる誤り検出符号生成回路を提供する。 【解決手段】 データ列を1,2,...,n のｎ本のデータ系
列に分割し、分割したそれぞれのデータ系列をそれぞれ
独立に処理し、それぞれのデータ系列の全てのデータの
処理が終了した後それぞれの処理結果の排他的論理和を
とる。各処理は、入力するデータ系列の最終データより
前のデータ系列に対して分割数ｎに応じた演算を行い、
各処理手段に入力する最終データに対してデータ系列1,
2,...,n に応じた演算を行うことが好ましい。符号誤り
検出の対象となるデータ列の長さを分割数で割った余り
の数によりデータ列の分割方法を変更できる。分割数ｎ
に応じた演算として、生成多項式の次数に等しい並列数
の場合に行う演算にｎ−１回の排他的論理和を施して得
られた演算を用いることができる。
ことができる誤り検出符号生成回路を提供する。 【解決手段】 データ列を1,2,...,n のｎ本のデータ系
列に分割し、分割したそれぞれのデータ系列をそれぞれ
独立に処理し、それぞれのデータ系列の全てのデータの
処理が終了した後それぞれの処理結果の排他的論理和を
とる。各処理は、入力するデータ系列の最終データより
前のデータ系列に対して分割数ｎに応じた演算を行い、
各処理手段に入力する最終データに対してデータ系列1,
2,...,n に応じた演算を行うことが好ましい。符号誤り
検出の対象となるデータ列の長さを分割数で割った余り
の数によりデータ列の分割方法を変更できる。分割数ｎ
に応じた演算として、生成多項式の次数に等しい並列数
の場合に行う演算にｎ−１回の排他的論理和を施して得
られた演算を用いることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送及び蓄
積装置に蓄積されたデータの正当性の検証のための符号
誤り検出訂正方式に係わり、冗長符号により符号誤りの
検出を行う誤り検出符号生成回路に関する。
積装置に蓄積されたデータの正当性の検証のための符号
誤り検出訂正方式に係わり、冗長符号により符号誤りの
検出を行う誤り検出符号生成回路に関する。
【０００２】
【従来の技術】データ通信において、誤り検出を行うた
めの符号として巡回符号（ＣＲＣ符号）がある。ＩＴＵ
−Ｔ（前ＣＣＩＴＴ）では３２ビットの巡回符号を得る
ための生成多項式として次の式(1) を規定している。
めの符号として巡回符号（ＣＲＣ符号）がある。ＩＴＵ
−Ｔ（前ＣＣＩＴＴ）では３２ビットの巡回符号を得る
ための生成多項式として次の式(1) を規定している。
【数１】
【０００３】データを送信する装置で生成多項式(1) に
より誤り検出の対象となるデータ列を割った余りをその
データ列に付加したデータ列を送信し、データを受信す
る装置は、受信したデータ列を生成多項式(1) で割った
余りにより、誤りの有無の識別を行い１ビットの誤りの
訂正を行っている。
より誤り検出の対象となるデータ列を割った余りをその
データ列に付加したデータ列を送信し、データを受信す
る装置は、受信したデータ列を生成多項式(1) で割った
余りにより、誤りの有無の識別を行い１ビットの誤りの
訂正を行っている。
【０００４】以下に上述の生成多項式(1) による誤り検
出符号を生成する２種類の回路の構成について示す。図
１に、シリアル処理により誤り検出符号を生成する回路
の構成を示しており、１は１ビットレジスタ、２は１ビ
ット排他的論理和、３はシリアル入力データ、４はシリ
アル出力データである。
出符号を生成する２種類の回路の構成について示す。図
１に、シリアル処理により誤り検出符号を生成する回路
の構成を示しており、１は１ビットレジスタ、２は１ビ
ット排他的論理和、３はシリアル入力データ、４はシリ
アル出力データである。
【０００５】この回路においては、まず全てのレジスタ
１の内容を０に初期化する。その後、入力データ３が入
力する度に、入力データ３と出力データ４との排他的論
理和をとり、最も左側のレジスタ１に格納する。出力に
排他的論理和２が接続されているレジスタ１では、この
レジスタ１の出力と出力データ４の排他的論理和の演算
を行い、次段のレジスタ１に格納する。また、出力が次
段のレジスタ１に直結しているレジスタ１では、このレ
ジスタ１の出力が次段のレジスタ１に格納される。以上
の動作を繰り返し、誤り検出の対象となる入力データ３
の全ての入力が終わった時点でレジスタ１に格納されて
いるデータが誤り検出符号になる。
１の内容を０に初期化する。その後、入力データ３が入
力する度に、入力データ３と出力データ４との排他的論
理和をとり、最も左側のレジスタ１に格納する。出力に
排他的論理和２が接続されているレジスタ１では、この
レジスタ１の出力と出力データ４の排他的論理和の演算
を行い、次段のレジスタ１に格納する。また、出力が次
段のレジスタ１に直結しているレジスタ１では、このレ
ジスタ１の出力が次段のレジスタ１に格納される。以上
の動作を繰り返し、誤り検出の対象となる入力データ３
の全ての入力が終わった時点でレジスタ１に格納されて
いるデータが誤り検出符号になる。
【０００６】図２は、３２ビットパラレル処理で誤り検
出符号を生成する回路であり、10は３２ビットパラレル
入力データ、11は３２ビット排他的論理和、12はマトリ
クス演算部、13は３２ビットレジスタ、14はパラレル出
力データである。また、図３は図２における３２ビット
レジスタ13の構成を示しており、20は入力データD0〜D3
1 、21は１ビットレジスタ、22はパラレル出力データQ0
〜Q31 である。
出符号を生成する回路であり、10は３２ビットパラレル
入力データ、11は３２ビット排他的論理和、12はマトリ
クス演算部、13は３２ビットレジスタ、14はパラレル出
力データである。また、図３は図２における３２ビット
レジスタ13の構成を示しており、20は入力データD0〜D3
1 、21は１ビットレジスタ、22はパラレル出力データQ0
〜Q31 である。
【０００７】この回路においては、まずレジスタ13の内
容を全て０に初期化する。その後、入力データ10が入力
すると、排他的論理和11において、入力データ10とレジ
スタ13の出力である出力データ14について、次式(2) の
演算を行う。
容を全て０に初期化する。その後、入力データ10が入力
すると、排他的論理和11において、入力データ10とレジ
スタ13の出力である出力データ14について、次式(2) の
演算を行う。
【数２】
【０００８】この演算結果に対して、演算部12におい
て、次の式(3) のマトリクスと式(4)の演算が行われ、
その結果をレジスタ13に格納する。
て、次の式(3) のマトリクスと式(4)の演算が行われ、
その結果をレジスタ13に格納する。
【数３】
【０００９】
【数４】
【００１０】同様の動作を入力データ10の最終のデータ
が入力するまで繰り返す。その時レジスタ13に格納され
ているデータが誤り検出符号になる。図２の回路は、図
１の回路の３２ビット分のデータを一度に処理する回路
であり、図１の回路より高速の動作が可能である。以上
のような従来の技術では、生成多項式(1) の次数即ちこ
の場合は３２までの並列処理が可能である。
が入力するまで繰り返す。その時レジスタ13に格納され
ているデータが誤り検出符号になる。図２の回路は、図
１の回路の３２ビット分のデータを一度に処理する回路
であり、図１の回路より高速の動作が可能である。以上
のような従来の技術では、生成多項式(1) の次数即ちこ
の場合は３２までの並列処理が可能である。
【００１１】近年通信のマルチメディア化が図られ、通
信されるデータ量が膨大なものとなり高速通信に対する
需要が高まっている。一方、以前からデータの信頼性を
高めるために上述のような誤り検出符号が使用されてい
るが、図２の演算部12は多くのゲートを必要とし、１８
ビットに対する排他的論理和を計算する部分があるた
め、かなりの処理時間を必要とし、高速化のネックにな
っている。
信されるデータ量が膨大なものとなり高速通信に対する
需要が高まっている。一方、以前からデータの信頼性を
高めるために上述のような誤り検出符号が使用されてい
るが、図２の演算部12は多くのゲートを必要とし、１８
ビットに対する排他的論理和を計算する部分があるた
め、かなりの処理時間を必要とし、高速化のネックにな
っている。
【００１２】近年の半導体技術の進歩によりＬＳＩの集
積度が上がり、大規模な回路を構成することができるよ
うになった。しかし、高集積化が可能なＣＭＯＳ構造の
処理速度自体はそれほど上がってはいない。従来の技術
では生成多項式の次数を超える並列数の処理ができない
ため、現在のデバイス技術では、誤り検出符号の生成回
路の処理速度に限界が生じていた。
積度が上がり、大規模な回路を構成することができるよ
うになった。しかし、高集積化が可能なＣＭＯＳ構造の
処理速度自体はそれほど上がってはいない。従来の技術
では生成多項式の次数を超える並列数の処理ができない
ため、現在のデバイス技術では、誤り検出符号の生成回
路の処理速度に限界が生じていた。
【００１３】
【発明が解決しようとする課題】本発明の目的は、生成
多項式の次数を超える並列数で処理することができる誤
り検出符号生成回路を提供することにある。
多項式の次数を超える並列数で処理することができる誤
り検出符号生成回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の回路は、上記目
的を達成するため、データ列を１、２、．．．、ｎのｎ
本のデータ系列に分割する手段、分割したそれぞれのデ
ータ系列をそれぞれ独立に処理するｎ個の処理手段、及
び、それぞれのデータ系列の全てのデータの処理が終了
した後各処理手段の処理結果の排他的論理和をとる手段
を具備する。
的を達成するため、データ列を１、２、．．．、ｎのｎ
本のデータ系列に分割する手段、分割したそれぞれのデ
ータ系列をそれぞれ独立に処理するｎ個の処理手段、及
び、それぞれのデータ系列の全てのデータの処理が終了
した後各処理手段の処理結果の排他的論理和をとる手段
を具備する。
【００１５】データ列の分割は、符号誤りを検出する対
象となるデータ列について、データの位置により、例え
ば、分割数ｎ（整数）に関し、第ｍ番目（ｍは整数で１
≦ｍ≦ｎ）のデータ系列としてｍ番目、ｎ＋ｍ番目、２
ｎ＋ｍ番目、…ｉｎ＋ｍ番目（ｉは整数）の位置のデー
タを順次抜き出し、ｎ本のデータ列に分割する。
象となるデータ列について、データの位置により、例え
ば、分割数ｎ（整数）に関し、第ｍ番目（ｍは整数で１
≦ｍ≦ｎ）のデータ系列としてｍ番目、ｎ＋ｍ番目、２
ｎ＋ｍ番目、…ｉｎ＋ｍ番目（ｉは整数）の位置のデー
タを順次抜き出し、ｎ本のデータ列に分割する。
【００１６】本発明においては、前記各処理手段は、入
力するデータ系列の最終データより前のデータ系列に対
して分割数ｎに応じた演算を行う手段、及び、各処理手
段に入力する最終データに対してデータ系列１、
２、．．．、ｎに応じた演算をそれぞれ行う手段を具備
することが望ましい。
力するデータ系列の最終データより前のデータ系列に対
して分割数ｎに応じた演算を行う手段、及び、各処理手
段に入力する最終データに対してデータ系列１、
２、．．．、ｎに応じた演算をそれぞれ行う手段を具備
することが望ましい。
【００１７】更に、符号誤り検出訂正の対象となるデー
タ列の長さを分割数で割った余りの数により各処理手段
が処理するデータ系列を指定する手段を具備することが
望ましい。また、前記の分割数ｎに応じた演算として、
生成多項式の次数に等しい並列数の場合に行う演算にｎ
−１回の排他的論理和を施して得られた演算を用いるこ
とができる。
タ列の長さを分割数で割った余りの数により各処理手段
が処理するデータ系列を指定する手段を具備することが
望ましい。また、前記の分割数ｎに応じた演算として、
生成多項式の次数に等しい並列数の場合に行う演算にｎ
−１回の排他的論理和を施して得られた演算を用いるこ
とができる。
【００１８】本発明においては、誤り検出の対象となる
データ列から飛び飛びにデータを抽出して複数のデータ
系列に分割し、それぞれのデータ系列に対して独立した
処理系で処理するため、それぞれの処理系で処理するデ
ータ列のデータの間隔が長くなり、それぞれの処理系の
処理時間を長く取ることができ、回路の高速化を図るこ
とができる。
データ列から飛び飛びにデータを抽出して複数のデータ
系列に分割し、それぞれのデータ系列に対して独立した
処理系で処理するため、それぞれの処理系で処理するデ
ータ列のデータの間隔が長くなり、それぞれの処理系の
処理時間を長く取ることができ、回路の高速化を図るこ
とができる。
【００１９】また、データ列のデータの個数と分割数の
関係に応じて各処理系が処理するデータ系列におけるデ
ータの位置を変えることにより、分割数の整数倍の個数
のデータ列ばかりでなく任意の個数のデータ列に対して
誤り検出符号を生成することができる。
関係に応じて各処理系が処理するデータ系列におけるデ
ータの位置を変えることにより、分割数の整数倍の個数
のデータ列ばかりでなく任意の個数のデータ列に対して
誤り検出符号を生成することができる。
【００２０】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態を説明する。図４は本発明の誤り検出符号生成回路
の構成の一般形を示すブロック図である。図で、100 は
３２ビットパラレル入力データ、101 はｎ個のデータ入
力を持つ３２ビット排他的論理和、131 〜134 は２個の
データ入力を持つ３２ビット排他的論理和、102 は出力
用３２ビットレジスタ、103 は出力データ、111 〜114
はデータ列を分割する機能を有する３２ビットレジス
タ、121 〜124 は３２ビットパラレル出力データ、141
〜144 、151 〜153 は演算回路、161 〜164 、171 〜17
3 は３２ビットレジスタ、181 〜184 、191 〜194 は演
算結果である。
形態を説明する。図４は本発明の誤り検出符号生成回路
の構成の一般形を示すブロック図である。図で、100 は
３２ビットパラレル入力データ、101 はｎ個のデータ入
力を持つ３２ビット排他的論理和、131 〜134 は２個の
データ入力を持つ３２ビット排他的論理和、102 は出力
用３２ビットレジスタ、103 は出力データ、111 〜114
はデータ列を分割する機能を有する３２ビットレジス
タ、121 〜124 は３２ビットパラレル出力データ、141
〜144 、151 〜153 は演算回路、161 〜164 、171 〜17
3 は３２ビットレジスタ、181 〜184 、191 〜194 は演
算結果である。
【００２１】この回路で３２ビットパラレル入力データ
100 はレジスタ111 〜114 でｎ本（図４では４本のみ例
示）のデータ系列に分割され、141 〜144 、151 〜153
でそれぞれ演算され、それぞれの演算結果191 〜194 が
排他的論理和101 に入力され、排他的論理和101 の出力
103 がこの回路の出力になる。次にｎ＝２及びｎ＝３の
場合の実施例について説明する。
100 はレジスタ111 〜114 でｎ本（図４では４本のみ例
示）のデータ系列に分割され、141 〜144 、151 〜153
でそれぞれ演算され、それぞれの演算結果191 〜194 が
排他的論理和101 に入力され、排他的論理和101 の出力
103 がこの回路の出力になる。次にｎ＝２及びｎ＝３の
場合の実施例について説明する。
【００２２】〔実施例１〕図５はｎ＝２とした場合の本
発明の誤り検出符号生成回路の例であり、200 は３２ビ
ットパラレル入力データ、201 、231 、232 は２個のデ
ータ入力を持つ３２ビット排他的論理和、202 は出力用
３２ビットレジスタ、203 は出力データ、211 、212 は
データ列を分割する機能を有する３２ビットレジスタ、
221 、222は３２ビットパラレル出力データ、241 、242
、251 は演算回路、261 、262 、271 は３２ビットレ
ジスタ、281 、282 、291 、292 は演算結果である。
発明の誤り検出符号生成回路の例であり、200 は３２ビ
ットパラレル入力データ、201 、231 、232 は２個のデ
ータ入力を持つ３２ビット排他的論理和、202 は出力用
３２ビットレジスタ、203 は出力データ、211 、212 は
データ列を分割する機能を有する３２ビットレジスタ、
221 、222は３２ビットパラレル出力データ、241 、242
、251 は演算回路、261 、262 、271 は３２ビットレ
ジスタ、281 、282 、291 、292 は演算結果である。
【００２３】まず、入力データ200 のデータの個数が偶
数の場合について説明する。最初に入力データ200 の１
番目のデータがレジスタ212 に格納される。次に入力デ
ータ200 の２番目のデータがレジスタ211 に格納され
る。同様に続く入力データ200 の奇数番目のデータがレ
ジスタ212 に格納され、偶数番目のデータがレジスタ21
1 に格納される。
数の場合について説明する。最初に入力データ200 の１
番目のデータがレジスタ212 に格納される。次に入力デ
ータ200 の２番目のデータがレジスタ211 に格納され
る。同様に続く入力データ200 の奇数番目のデータがレ
ジスタ212 に格納され、偶数番目のデータがレジスタ21
1 に格納される。
【００２４】レジスタ211 とレジスタ212 への入力デー
タ200 の格納と並行して、レジスタ211 の出力データ22
1 及びレジスタ212 の出力データ222 に対して以下の処
理が行われる。まずレジスタ261 及び262 の内容が全て
０に初期化される。出力データ221 と演算結果281 とに
対し排他的論理和231 で、出力データ222 と演算結果28
2 とに対し排他的論理和232 で、それぞれ式(2) の演算
が行われる。
タ200 の格納と並行して、レジスタ211 の出力データ22
1 及びレジスタ212 の出力データ222 に対して以下の処
理が行われる。まずレジスタ261 及び262 の内容が全て
０に初期化される。出力データ221 と演算結果281 とに
対し排他的論理和231 で、出力データ222 と演算結果28
2 とに対し排他的論理和232 で、それぞれ式(2) の演算
が行われる。
【００２５】これらの演算結果についてはそれぞれ演算
回路241 及び242 で
回路241 及び242 で
【数５】 のマトリクスと式(4) の演算が行われ、それらの結果は
それぞれレジスタ261 及び262 に格納される。
それぞれレジスタ261 及び262 に格納される。
【００２６】式(5) のマトリクスは２つの式(3) のマト
リクスに対して
リクスに対して
【数６】 の演算を行って得られたマトリクスである。
【００２７】次いで、出力データ221 の２番目のデー
タ、即ち入力データ200 の４番目のデータとレジスタ26
1 の出力281 とに対して排他的論理和231 において式
(2) の演算が行われ、一方、出力データ222 の２番目の
データ、即ち入力データ200 の３番目のデータとレジス
タ262 の出力282 とに対して排他的論理和232 において
式(2) の演算が行われる。更にこれに続くレジスタ211
及び212 の出力データ221及び222 に対しても同様の処
理が行われる。
タ、即ち入力データ200 の４番目のデータとレジスタ26
1 の出力281 とに対して排他的論理和231 において式
(2) の演算が行われ、一方、出力データ222 の２番目の
データ、即ち入力データ200 の３番目のデータとレジス
タ262 の出力282 とに対して排他的論理和232 において
式(2) の演算が行われる。更にこれに続くレジスタ211
及び212 の出力データ221及び222 に対しても同様の処
理が行われる。
【００２８】入力データ200 の最終の１つ前のデータが
レジスタ212 に格納された時には、出力データ222 とレ
ジスタ262 の出力282 との間で排他的論理和232 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路242 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ262 に格納される。
レジスタ212 に格納された時には、出力データ222 とレ
ジスタ262 の出力282 との間で排他的論理和232 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路242 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ262 に格納される。
【００２９】一方、入力データ200 の最終のデータがレ
ジスタ211 に格納された時には、出力データ221 とレジ
スタ261 の出力281 との間で排他的論理和231 において
式(2) の演算が行われ、その演算結果に対して演算回路
251 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ271 に格納される。る。
ジスタ211 に格納された時には、出力データ221 とレジ
スタ261 の出力281 との間で排他的論理和231 において
式(2) の演算が行われ、その演算結果に対して演算回路
251 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ271 に格納される。る。
【００３０】最後にレジスタ271 の出力291 とレジスタ
262 の出力292 とに対して排他的論理和201 において式
(2) の演算を行い、演算結果をレジスタ202 に格納す
る。レジスタ202 の出力203 が誤り検出符号になる。
262 の出力292 とに対して排他的論理和201 において式
(2) の演算を行い、演算結果をレジスタ202 に格納す
る。レジスタ202 の出力203 が誤り検出符号になる。
【００３１】次に、入力データ200 のデータの個数が奇
数の場合について説明する。最初に入力データ200 の１
番目のデータがレジスタ211 に格納される。次に入力デ
ータ200 の２番目のデータがレジスタ212 に格納され
る。同様に続く入力データ200 の奇数番目のデータがレ
ジスタ211 に格納され、偶数番目のデータがレジスタ21
2 に格納される。
数の場合について説明する。最初に入力データ200 の１
番目のデータがレジスタ211 に格納される。次に入力デ
ータ200 の２番目のデータがレジスタ212 に格納され
る。同様に続く入力データ200 の奇数番目のデータがレ
ジスタ211 に格納され、偶数番目のデータがレジスタ21
2 に格納される。
【００３２】レジスタ211 とレジスタ212 への入力デー
タ200 の格納と並行して、レジスタ211 の出力データ22
1 及びレジスタ212 の出力データ222 に対して以下の処
理が行われる。まずレジスタ261 及び262 の内容が全て
０に初期化される。出力データ221 と演算結果281 とに
対し排他的論理和231 で、出力データ222 と演算結果28
2 とに対し排他的論理和232 で、それぞれ式(2) の演算
が行われる。これらの演算結果についてはそれぞれ演算
回路241 及び242 で式(5) のマトリクスと式(4) の演算
が行われ、それらの結果はそれぞれレジスタ261 及び26
2 に格納される。
タ200 の格納と並行して、レジスタ211 の出力データ22
1 及びレジスタ212 の出力データ222 に対して以下の処
理が行われる。まずレジスタ261 及び262 の内容が全て
０に初期化される。出力データ221 と演算結果281 とに
対し排他的論理和231 で、出力データ222 と演算結果28
2 とに対し排他的論理和232 で、それぞれ式(2) の演算
が行われる。これらの演算結果についてはそれぞれ演算
回路241 及び242 で式(5) のマトリクスと式(4) の演算
が行われ、それらの結果はそれぞれレジスタ261 及び26
2 に格納される。
【００３３】次いで、出力データ221 の２番目のデー
タ、即ち入力データ200 の３番目のデータとレジスタ26
1 の出力281 とに対して排他的論理和231 において式
(2) の演算が行われ、一方、出力データ222 の２番目の
データ、即ち入力データ200 の４番目のデータとレジス
タ262 の出力282 とに対して排他的論理和232 において
式(2) の演算が行われる。更にこれに続くレジスタ211
及び212 の出力データ221及び222 に対しても同様の処
理が行われる。
タ、即ち入力データ200 の３番目のデータとレジスタ26
1 の出力281 とに対して排他的論理和231 において式
(2) の演算が行われ、一方、出力データ222 の２番目の
データ、即ち入力データ200 の４番目のデータとレジス
タ262 の出力282 とに対して排他的論理和232 において
式(2) の演算が行われる。更にこれに続くレジスタ211
及び212 の出力データ221及び222 に対しても同様の処
理が行われる。
【００３４】入力データ200 の最終の１つ前のデータが
レジスタ212 に格納された時には、出力データ222 とレ
ジスタ262 の出力282 との間で排他的論理和232 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路242 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ262 に格納される。
レジスタ212 に格納された時には、出力データ222 とレ
ジスタ262 の出力282 との間で排他的論理和232 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路242 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ262 に格納される。
【００３５】一方、入力データ200 の最終のデータがレ
ジスタ211 に格納された時には、出力データ221 とレジ
スタ261 の出力281 との間で排他的論理和231 において
式(2) の演算が行われ、その演算結果に対して演算回路
251 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ271 に格納される。る。
ジスタ211 に格納された時には、出力データ221 とレジ
スタ261 の出力281 との間で排他的論理和231 において
式(2) の演算が行われ、その演算結果に対して演算回路
251 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ271 に格納される。る。
【００３６】最後にレジスタ271 の出力291 とレジスタ
262 の出力292 とに対して排他的論理和201 において式
(2) の演算を行い、演算結果をレジスタ202 に格納す
る。レジスタ202 の出力203 が誤り検出符号になる。
262 の出力292 とに対して排他的論理和201 において式
(2) の演算を行い、演算結果をレジスタ202 に格納す
る。レジスタ202 の出力203 が誤り検出符号になる。
【００３７】〔実施例２〕図６はｎ＝３とした場合の本
発明の誤り検出符号生成回路の例であり、300 は３２ビ
ットパラレル入力データ、301 は２個のデータ入力を持
つ３２ビット排他的論理和、331 〜 333は３個のデータ
入力を持つ３２ビット排他的論理和、302は出力用３２
ビットレジスタ、303 は出力データ、311 〜313 はデー
タ列を分割する機能を有する３２ビットレジスタ、321
〜323 は３２ビットパラレル出力データ、341 〜343 、
351 、352 は演算回路、361 〜363 、371 、372 は３２
ビットレジスタ、381 〜383 、391 〜393 は演算結果で
ある。
発明の誤り検出符号生成回路の例であり、300 は３２ビ
ットパラレル入力データ、301 は２個のデータ入力を持
つ３２ビット排他的論理和、331 〜 333は３個のデータ
入力を持つ３２ビット排他的論理和、302は出力用３２
ビットレジスタ、303 は出力データ、311 〜313 はデー
タ列を分割する機能を有する３２ビットレジスタ、321
〜323 は３２ビットパラレル出力データ、341 〜343 、
351 、352 は演算回路、361 〜363 、371 、372 は３２
ビットレジスタ、381 〜383 、391 〜393 は演算結果で
ある。
【００３８】まず、入力データ300 のデータの個数が３
の倍数の場合について説明する。入力データ300 の１番
目のデータがレジスタ313 に、２番目のデータがレジス
タ312 に、３番目のデータがレジスタ311 に格納され
る。同様に続く入力データ300 の3i+1番目（ｉは整数）
のデータがレジスタ313 に、3i+2番目のデータがレジス
タ312 に、3i番目のデータがレジスタ311 に、それぞれ
格納される。
の倍数の場合について説明する。入力データ300 の１番
目のデータがレジスタ313 に、２番目のデータがレジス
タ312 に、３番目のデータがレジスタ311 に格納され
る。同様に続く入力データ300 の3i+1番目（ｉは整数）
のデータがレジスタ313 に、3i+2番目のデータがレジス
タ312 に、3i番目のデータがレジスタ311 に、それぞれ
格納される。
【００３９】レジスタ311 、312 及び313 への入力デー
タ300 の格納と並行して、レジスタ311 の出力データ32
1 、レジスタ312 の出力データ322 及びレジスタ313 の
出力データ323 に対して以下の処理が行われる。まずレ
ジスタ361 、362 及び363 の内容が全て０に初期化され
る。出力データ321 と演算結果381 とに対し排他的論理
和331 で、出力データ322 と演算結果382 とに対し排他
的論理和332 で、出力データ323 と演算結果383 とに対
し排他的論理和333 で、それぞれ式(2) の演算が行われ
る。
タ300 の格納と並行して、レジスタ311 の出力データ32
1 、レジスタ312 の出力データ322 及びレジスタ313 の
出力データ323 に対して以下の処理が行われる。まずレ
ジスタ361 、362 及び363 の内容が全て０に初期化され
る。出力データ321 と演算結果381 とに対し排他的論理
和331 で、出力データ322 と演算結果382 とに対し排他
的論理和332 で、出力データ323 と演算結果383 とに対
し排他的論理和333 で、それぞれ式(2) の演算が行われ
る。
【００４０】これらの演算結果についてはそれぞれ演算
回路341 、342 及び343 で
回路341 、342 及び343 で
【数７】 のマトリクスと式(4) の演算が行われ、それらの結果は
それぞれレジスタ361 、362 及び363 に格納される。こ
こで、式(7) のマトリクスは、式(3) のマトリクスと式
(5) のマトリクスとについて式(6) の演算を施して得ら
れたマトリクスである。
それぞれレジスタ361 、362 及び363 に格納される。こ
こで、式(7) のマトリクスは、式(3) のマトリクスと式
(5) のマトリクスとについて式(6) の演算を施して得ら
れたマトリクスである。
【００４１】次いで、出力データ323 の２番目のデー
タ、即ち入力データ300 の４番目のデータとレジスタ36
3 の出力383 とに対して排他的論理和333 において式
(2) の演算が行われ、出力データ322 の２番目のデー
タ、即ち入力データ300 の５番目のデータとレジスタ36
2 の出力382 とに対して排他的論理和332 において式
(2)の演算が行われ、出力データ321 の２番目のデー
タ、即ち入力データ300 の６番目のデータとレジスタ36
1 の出力381 とに対して排他的論理和331 において式
(2) の演算が行われる。更にこれに続くレジスタ313 、
312 及び311 の出力データ323 、322 及び321 に対して
も同様の処理が行われる。
タ、即ち入力データ300 の４番目のデータとレジスタ36
3 の出力383 とに対して排他的論理和333 において式
(2) の演算が行われ、出力データ322 の２番目のデー
タ、即ち入力データ300 の５番目のデータとレジスタ36
2 の出力382 とに対して排他的論理和332 において式
(2)の演算が行われ、出力データ321 の２番目のデー
タ、即ち入力データ300 の６番目のデータとレジスタ36
1 の出力381 とに対して排他的論理和331 において式
(2) の演算が行われる。更にこれに続くレジスタ313 、
312 及び311 の出力データ323 、322 及び321 に対して
も同様の処理が行われる。
【００４２】入力データ300 の最終の２つ前のデータが
レジスタ313 に格納された時には、出力データ323 とレ
ジスタ363 の出力383 との間で排他的論理和333 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路343 において式(7) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ363 に格納される。
レジスタ313 に格納された時には、出力データ323 とレ
ジスタ363 の出力383 との間で排他的論理和333 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路343 において式(7) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ363 に格納される。
【００４３】入力データ300 の最終の１つ前のデータが
レジスタ312 に格納された時には、出力データ322 とレ
ジスタ362 の出力382 との間で排他的論理和332 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路352 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ372 に格納される。
レジスタ312 に格納された時には、出力データ322 とレ
ジスタ362 の出力382 との間で排他的論理和332 におい
て式(2) の演算が行われ、その演算結果に対して演算回
路352 において式(5) のマトリクスと式(4) の演算が行
われ、その演算結果がレジスタ372 に格納される。
【００４４】一方、入力データ300 の最終のデータがレ
ジスタ311 に格納された時には、出力データ321 とレジ
スタ361 の出力381 との間で排他的論理和331 において
式(2) の演算が行われ、その演算結果に対して演算回路
351 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ371 に格納される。る。
ジスタ311 に格納された時には、出力データ321 とレジ
スタ361 の出力381 との間で排他的論理和331 において
式(2) の演算が行われ、その演算結果に対して演算回路
351 において式(3) のマトリクスと式(4) の演算が行わ
れ、その演算結果がレジスタ371 に格納される。る。
【００４５】最後にレジスタ371 の出力391 とレジスタ
372 の出力392 とレジスタ363 の出力393 とに対して排
他的論理和301 において
372 の出力392 とレジスタ363 の出力393 とに対して排
他的論理和301 において
【数８】 の演算が行われ、演算結果がレジスタ302 に格納され
る。レジスタ302 の出力303 が誤り検出符号になる。
る。レジスタ302 の出力303 が誤り検出符号になる。
【００４６】入力データ300 の個数が3i+1（ｉは整数）
の場合は、最初の入力データをレジスタ311 に格納し、
続く入力データを入力する度に、レジスタ312 、レジス
タ313 の順でそれぞれ格納する。その結果、入力データ
300 の3i+1番目のデータはレジスタ311 に格納され、3i
+2番目のデータはレジスタ312 に格納され、3i番目のデ
ータはレジスタ313 に格納される。
の場合は、最初の入力データをレジスタ311 に格納し、
続く入力データを入力する度に、レジスタ312 、レジス
タ313 の順でそれぞれ格納する。その結果、入力データ
300 の3i+1番目のデータはレジスタ311 に格納され、3i
+2番目のデータはレジスタ312 に格納され、3i番目のデ
ータはレジスタ313 に格納される。
【００４７】レジスタ311 、312 及び313 の出力データ
に対して上記入力データの個数が3iの場合の処理と同様
の処理を行い、入力データ300 の最終データがレジスタ
311に格納され、排他的論理和331 、演算回路351 にお
いて演算が行われ、演算結果がレジスタ371 に格納され
た後で、レジスタ371 、372 及び363 の出力に対して排
他的論理和301 において式(8) の演算が行われ、演算結
果がレジスタ302 に格納される。レジスタ302 の出力30
3 が誤り検出符号になる。
に対して上記入力データの個数が3iの場合の処理と同様
の処理を行い、入力データ300 の最終データがレジスタ
311に格納され、排他的論理和331 、演算回路351 にお
いて演算が行われ、演算結果がレジスタ371 に格納され
た後で、レジスタ371 、372 及び363 の出力に対して排
他的論理和301 において式(8) の演算が行われ、演算結
果がレジスタ302 に格納される。レジスタ302 の出力30
3 が誤り検出符号になる。
【００４８】入力データ300 の個数が3i+2（ｉは整数）
の場合は、最初の入力データをレジスタ312 に格納し、
続く入力データを入力する度に、レジスタ311 、レジス
タ313 、レジスタ312 の順でそれぞれ格納する。その結
果、入力データ300 の3i+1番目のデータはレジスタ312
に格納され、3i+2番目のデータはレジスタ311 に格納さ
れ、3i番目のデータはレジスタ313 に格納される。
の場合は、最初の入力データをレジスタ312 に格納し、
続く入力データを入力する度に、レジスタ311 、レジス
タ313 、レジスタ312 の順でそれぞれ格納する。その結
果、入力データ300 の3i+1番目のデータはレジスタ312
に格納され、3i+2番目のデータはレジスタ311 に格納さ
れ、3i番目のデータはレジスタ313 に格納される。
【００４９】レジスタ311 、312 及び313 の出力データ
に対して上記入力データの個数が3iの場合の処理と同様
の処理を行い、入力データ300 の最終データがレジスタ
311に格納され、排他的論理和331 、演算回路351 にお
いて演算が行われ、演算結果がレジスタ371 に格納され
た後で、レジスタ371 、372 及び363 の出力に対して排
他的論理和301 において式(8) の演算が行われ、演算結
果がレジスタ302 に格納される。レジスタ302 の出力30
3 が誤り検出符号になる。
に対して上記入力データの個数が3iの場合の処理と同様
の処理を行い、入力データ300 の最終データがレジスタ
311に格納され、排他的論理和331 、演算回路351 にお
いて演算が行われ、演算結果がレジスタ371 に格納され
た後で、レジスタ371 、372 及び363 の出力に対して排
他的論理和301 において式(8) の演算が行われ、演算結
果がレジスタ302 に格納される。レジスタ302 の出力30
3 が誤り検出符号になる。
【００５０】
【発明の効果】以上の説明のように、本発明によれば、
誤り検出の対象になるデータ列から飛び飛びにデータを
抜き出して複数のデータ系列に分割し、それぞれのデー
タ系列に対して独立の処理系で処理を行うため、それぞ
れの系列におけるデータの入力周期が分割前のデータの
入力周期の分割数倍になるため、処理系の処理時間に余
裕ができ、従来技術における回路より高速に動作させる
ことが可能になる。また、誤り検出の対象になるデータ
の個数を分割数で割った余りの数によってデータ系列を
入力する処理系を変えることにより、データの個数が分
割数の整数倍でない場合においても誤り検出符号を求め
ることができる。
誤り検出の対象になるデータ列から飛び飛びにデータを
抜き出して複数のデータ系列に分割し、それぞれのデー
タ系列に対して独立の処理系で処理を行うため、それぞ
れの系列におけるデータの入力周期が分割前のデータの
入力周期の分割数倍になるため、処理系の処理時間に余
裕ができ、従来技術における回路より高速に動作させる
ことが可能になる。また、誤り検出の対象になるデータ
の個数を分割数で割った余りの数によってデータ系列を
入力する処理系を変えることにより、データの個数が分
割数の整数倍でない場合においても誤り検出符号を求め
ることができる。
【図１】従来のシリアル処理により符号誤り検出符号を
生成する回路の構成を示す図である。
生成する回路の構成を示す図である。
【図２】従来のパラレル処理により符号誤り検出符号を
生成する回路の構成を示す図である。
生成する回路の構成を示す図である。
【図３】３２ビットレジスタの一般的な構成を示す図で
ある。
ある。
【図４】本発明の誤り検出符号生成回路の構成の一般形
を示すブロック図である。
を示すブロック図である。
【図５】分割数ｎ＝２とした場合の本発明の誤り検出符
号生成回路の例を示すブロック図である。
号生成回路の例を示すブロック図である。
【図６】分割数ｎ＝３とした場合の本発明の誤り検出符
号生成回路の例を示すブロック図である。
号生成回路の例を示すブロック図である。
１ １ビットレジスタ ２ １ビット排他的論理和 ３ シリアル入力データ ４ シリアル出力データ 10 ３２ビットパラレル入力データ 11 ３２ビット排他的論理和 12 マトリクス演算部 13 ３２ビットレジスタ 14 パラレル出力データ 20 入力データ 21 １ビットレジスタ 22 パラレル出力データ 100 ３２ビットパラレル入力データ 101 、131 〜134 ３２ビット排他的論理和 102 出力用３２ビットレジスタ 103 出力データ 111 〜114 データ列を分割する機能を有する３２ビッ
トレジスタ 121 〜124 ３２ビットパラレル出力データ 141 〜144 、151 〜153 演算回路 161 〜164 、171 〜173 ３２ビットレジスタ 181 〜183 、191 〜194 演算結果 200 ３２ビットパラレル入力データ 201 、231 、232 ３２ビット排他的論理和 202 出力用３２ビットレジスタ 203 出力データ 211 、212 データ列を分割する機能を有する３２ビッ
トレジスタ 221 、222 ３２ビットパラレル出力データ 241 、242 、251 演算回路 261 、262 、271 ３２ビットレジスタ 281 、282 、291 、292 演算結果 300 ３２ビットパラレル入力データ 301 、331 〜 333 ３２ビット排他的論理和 302 出力用３２ビットレジスタ 303 出力データ 311 〜313 データ列を分割する機能を有する３２ビッ
トレジスタ 321 〜323 ３２ビットパラレル出力データ 341 〜343 、351 、352 演算回路 361 〜363 、371 、372 ３２ビットレジスタ 381 〜383 、391 〜393 演算結果
トレジスタ 121 〜124 ３２ビットパラレル出力データ 141 〜144 、151 〜153 演算回路 161 〜164 、171 〜173 ３２ビットレジスタ 181 〜183 、191 〜194 演算結果 200 ３２ビットパラレル入力データ 201 、231 、232 ３２ビット排他的論理和 202 出力用３２ビットレジスタ 203 出力データ 211 、212 データ列を分割する機能を有する３２ビッ
トレジスタ 221 、222 ３２ビットパラレル出力データ 241 、242 、251 演算回路 261 、262 、271 ３２ビットレジスタ 281 、282 、291 、292 演算結果 300 ３２ビットパラレル入力データ 301 、331 〜 333 ３２ビット排他的論理和 302 出力用３２ビットレジスタ 303 出力データ 311 〜313 データ列を分割する機能を有する３２ビッ
トレジスタ 321 〜323 ３２ビットパラレル出力データ 341 〜343 、351 、352 演算回路 361 〜363 、371 、372 ３２ビットレジスタ 381 〜383 、391 〜393 演算結果
Claims (4)
- 【請求項１】 誤り検出の対象となるデータ列に冗長符
号を付加してデータ列及び冗長符号の部分に生じた符号
誤りの検出を行うための誤り検出符号生成回路におい
て、 データ列を１、２、．．．、ｎのｎ本のデータ系列に分
割する手段、分割したそれぞれのデータ系列をそれぞれ
独立に処理するｎ個の処理手段、及び、それぞれのデー
タ系列の全てのデータの処理が終了した後各処理手段の
処理結果の排他的論理和をとる手段を具備することを特
徴とする誤り検出符号生成回路。 - 【請求項２】 前記各処理手段は、入力するデータ系列
の最終データより前のデータ系列に対して分割数ｎに応
じた演算を行う手段、及び、各処理手段に入力する最終
データに対してデータ系列１、２、．．．、ｎに応じた
演算をそれぞれ行う手段を具備することを特徴とする請
求項１に記載の誤り検出符号生成回路。 - 【請求項３】 符号誤り検出の対象となるデータ列の長
さを分割数で割った余りの数により各処理手段が処理す
るデータ系列を指定する手段を具備することを特徴とす
る請求項１に記載の誤り検出符号生成回路。 - 【請求項４】 分割数ｎに応じた演算として、生成多項
式の次数に等しい並列数の場合に行う演算にｎ−１回の
排他的論理和を施して得られた演算を用いることを特徴
とする請求項２に記載の誤り検出符号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184395A JPH0964754A (ja) | 1995-08-21 | 1995-08-21 | 誤り検出符号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21184395A JPH0964754A (ja) | 1995-08-21 | 1995-08-21 | 誤り検出符号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964754A true JPH0964754A (ja) | 1997-03-07 |
Family
ID=16612514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21184395A Pending JPH0964754A (ja) | 1995-08-21 | 1995-08-21 | 誤り検出符号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003090362A1 (fr) * | 2002-04-22 | 2003-10-30 | Fujitsu Limited | Codeur et decodeur de detection d'erreur, et diviseur |
| EP2180600A1 (en) * | 2002-04-22 | 2010-04-28 | Fujitsu Limited | Error detecting apparatus for decoding two layers of error detection |
| US8433974B2 (en) | 2009-12-21 | 2013-04-30 | Fujitsu Limited | Cyclic redundancy check code generating circuit and cyclic redundancy check code generating method |
| WO2016050323A1 (en) * | 2014-10-03 | 2016-04-07 | Telefonaktiebolaget L M Ericsson (Publ) | Method and device for calculating a crc code in parallel |
-
1995
- 1995-08-21 JP JP21184395A patent/JPH0964754A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003090362A1 (fr) * | 2002-04-22 | 2003-10-30 | Fujitsu Limited | Codeur et decodeur de detection d'erreur, et diviseur |
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