JP2822928B2 - Ｃｒｃ符号演算方法および回路 - Google Patents
Ｃｒｃ符号演算方法および回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータの誤
り検出用符号として用いられているＣＲＣ（Cyclic Red
undancy Check ：巡回冗長検査）符号の生成および検査
方法ならびにＣＲＣ符号演算回路に利用する。
り検出用符号として用いられているＣＲＣ（Cyclic Red
undancy Check ：巡回冗長検査）符号の生成および検査
方法ならびにＣＲＣ符号演算回路に利用する。
【０００２】本発明は、データ入力のクロック速度を高
速化するとともに、ＬＳＩによる集積化をはかることが
できるＣＲＣ符号演算方法および回路に関する。
速化するとともに、ＬＳＩによる集積化をはかることが
できるＣＲＣ符号演算方法および回路に関する。
【０００３】
【従来の技術】ディジタルデータの誤り検出用符号とし
てＣＲＣ符号が通信やディジタル記録の分野で広く用い
られている。
てＣＲＣ符号が通信やディジタル記録の分野で広く用い
られている。
【０００４】ＣＲＣ符号は、情報信号を多項式表現した
情報多項式を生成多項式で除算したときの剰余として与
えられる。ｍビットのＣＲＣ符号はｍ次の生成多項式Ｇ
（ｘ）を用いることにより得られる。ＣＲＣ符号の検査
原理は、情報信号がｋ−１次の多項式で表現されている
際に、ｍ＋ｋビットのコードで与えられるｘの（ｍ＋ｋ
−１）次の多項式Ｆ（ｘ）がＧ（ｘ）で割り切れるよう
に構成しておき、符号多項式Ｆ（ｘ）を受信した際にＦ
（ｘ）がＧ（ｘ）で割り切れるか否かを検査するもので
ある。
情報多項式を生成多項式で除算したときの剰余として与
えられる。ｍビットのＣＲＣ符号はｍ次の生成多項式Ｇ
（ｘ）を用いることにより得られる。ＣＲＣ符号の検査
原理は、情報信号がｋ−１次の多項式で表現されている
際に、ｍ＋ｋビットのコードで与えられるｘの（ｍ＋ｋ
−１）次の多項式Ｆ（ｘ）がＧ（ｘ）で割り切れるよう
に構成しておき、符号多項式Ｆ（ｘ）を受信した際にＦ
（ｘ）がＧ（ｘ）で割り切れるか否かを検査するもので
ある。
【０００５】このＣＲＣ符号は巡回符号であるため、生
成多項式が定まればシフトレジスタと排他的論理和回路
を用いたハードウェアにて構成することが可能である。
また、データ列を並列に展開することによって演算速度
を向上させることが可能である。
成多項式が定まればシフトレジスタと排他的論理和回路
を用いたハードウェアにて構成することが可能である。
また、データ列を並列に展開することによって演算速度
を向上させることが可能である。
【０００６】従来のデータ並列展開型ＣＲＣ演算回路の
一例が、特開平４−２８４５４１号公報に記載されてい
る。この公報に記載されたＣＲＣ演算回路は、整数バイ
ト単位のパラレルデータを剰余生成回路に順次入力し
て、生成多項式でパラレルのまま割り算を施して剰余を
算出している。並列展開数は生成多項式の次数と同等の
場合と、半分の場合とについて言及している。
一例が、特開平４−２８４５４１号公報に記載されてい
る。この公報に記載されたＣＲＣ演算回路は、整数バイ
ト単位のパラレルデータを剰余生成回路に順次入力し
て、生成多項式でパラレルのまま割り算を施して剰余を
算出している。並列展開数は生成多項式の次数と同等の
場合と、半分の場合とについて言及している。
【０００７】図５は従来のデータ並列展開型ＣＲＣ演算
回路構成の一例を示すブロック図である。ここでは生成
多項式Ｇ（ｘ）が、 Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ であり、３２パラレルに並列展開した場合の一般的な例
が示されている。
回路構成の一例を示すブロック図である。ここでは生成
多項式Ｇ（ｘ）が、 Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ であり、３２パラレルに並列展開した場合の一般的な例
が示されている。
【０００８】まずＣＲＣ演算の基本構成について説明す
る。いま、Ａ（ｘ）、Ｒ（ｘ）を、 Ａ（ｘ）：情報多項式（ｋビット） Ｒ（ｘ）：冗長ビット多項式（ｍビット） とするとき、Ａ（ｘ）にＲ（ｘ）を付加してｋ＋ｍビッ
トの符号Ｆ（ｘ）を構成する。このときの生成多項式Ｇ
（ｘ）と、Ａ（ｘ）、Ｒ（ｘ）、Ｆ（ｘ）の関係は、 ｘm Ａ（ｘ）＋Ｒ（ｘ）＝Ｇ（ｘ）・Ｑ（ｘ）＝Ｆ
（ｘ） となる。ここで、Ｑ（ｘ）はｘm Ａ（ｘ）をＧ（ｘ）で
割ったときの商であり、Ｒ（ｘ）はそのときの剰余とな
っている。
る。いま、Ａ（ｘ）、Ｒ（ｘ）を、 Ａ（ｘ）：情報多項式（ｋビット） Ｒ（ｘ）：冗長ビット多項式（ｍビット） とするとき、Ａ（ｘ）にＲ（ｘ）を付加してｋ＋ｍビッ
トの符号Ｆ（ｘ）を構成する。このときの生成多項式Ｇ
（ｘ）と、Ａ（ｘ）、Ｒ（ｘ）、Ｆ（ｘ）の関係は、 ｘm Ａ（ｘ）＋Ｒ（ｘ）＝Ｇ（ｘ）・Ｑ（ｘ）＝Ｆ
（ｘ） となる。ここで、Ｑ（ｘ）はｘm Ａ（ｘ）をＧ（ｘ）で
割ったときの商であり、Ｒ（ｘ）はそのときの剰余とな
っている。
【０００９】このＣＲＣ演算を並列展開して行う方法に
ついて説明する。ここでは、Ａ（ｘ）のビット数がｎワ
ード、すなわち３２ｎビット（ｎは１以上の自然数）で
あり、並列展開数を３２とする。
ついて説明する。ここでは、Ａ（ｘ）のビット数がｎワ
ード、すなわち３２ｎビット（ｎは１以上の自然数）で
あり、並列展開数を３２とする。
【００１０】１ワードのデータとしてｗ（ｘ）を考え
る。ｗ（ｘ）は〔数１〕で示す。
る。ｗ（ｘ）は〔数１〕で示す。
【００１１】
【数１】 ここでｘ32ｗ（ｘ）をＧ（ｘ）で割ったときの剰余Ｒw
（ｘ）を求める。Ｒw （ｘ）は〔数２〕に示す。
（ｘ）を求める。Ｒw （ｘ）は〔数２〕に示す。
【００１２】
【数２】 ｗ（ｘ）、Ｒw （ｘ）の係数を成分とする列ベクトルを
ｗとＲw とする。
ｗとＲw とする。
【００１３】ｗ＝［ｗ0 ｗ1 …ｗ32］T 、 Ｒw ＝［Ｒw,0 Ｒw,1 …Ｒw,31］T （Ｔは転置行列を
示す） ＣＲＣ演算をシリアルで行う場合の、１クロックにおけ
る各フリップフロップの状態遷移を示す行列をＴs とす
ると〔数３〕のように表現できる。
示す） ＣＲＣ演算をシリアルで行う場合の、１クロックにおけ
る各フリップフロップの状態遷移を示す行列をＴs とす
ると〔数３〕のように表現できる。
【００１４】
【数３】 ベクトルｗとベクトルＲw の関係はＭ＝Ｔs 32で定まる
変換行列Ｍによって次のうに与えられる。
変換行列Ｍによって次のうに与えられる。
【００１５】Ｒw ＝Ｍｗ ここで、Ａ（ｘ）をワード（３２ビット）単位に見ると
〔数４〕のようになる。
〔数４〕のようになる。
【００１６】
【数４】 従って、ｘ32Ａ（ｘ）をＧ（ｘ）で割った剰余Ｒ（ｘ）
は行列表現を用いると、〔数５〕のようなベクトルＲと
なる。
は行列表現を用いると、〔数５〕のようなベクトルＲと
なる。
【００１７】
【数５】 ここで、図５に示される並列展開型のＣＲＣ演算回路に
ついて説明する。このＣＲＣ演算回路は、３２ビット幅
（ワード）のラッチ回路３３、３４、フリップフロップ
９、ビット毎の排他的論理和回路２０、排他的論理和回
路網２３、データゲート回路３２によって構成される。
ついて説明する。このＣＲＣ演算回路は、３２ビット幅
（ワード）のラッチ回路３３、３４、フリップフロップ
９、ビット毎の排他的論理和回路２０、排他的論理和回
路網２３、データゲート回路３２によって構成される。
【００１８】次に、ＣＲＣ符号生成時の動作について説
明する。まず、ラッチ回路３３、３４に初期化する。ク
ロックに同期して３２ビット単位（ワード単位）にデー
タが入力端子２８より入力される。排他的論理和回路２
０と、排他的論理和回路網２３において、入力されたデ
ータについて逐次剰余計算を行う。最終データワードが
入力され、排他的論理和回路網２３の出力をラッチ回路
３４がラッチした時点で、ラッチ回路３４の出力にＣＲ
Ｃ符号が現れる。セレクタ回路４を切り替えることによ
り、最終データワードに続けて、次のクロックでＣＲＣ
符号を出力端子２９より出力する。
明する。まず、ラッチ回路３３、３４に初期化する。ク
ロックに同期して３２ビット単位（ワード単位）にデー
タが入力端子２８より入力される。排他的論理和回路２
０と、排他的論理和回路網２３において、入力されたデ
ータについて逐次剰余計算を行う。最終データワードが
入力され、排他的論理和回路網２３の出力をラッチ回路
３４がラッチした時点で、ラッチ回路３４の出力にＣＲ
Ｃ符号が現れる。セレクタ回路４を切り替えることによ
り、最終データワードに続けて、次のクロックでＣＲＣ
符号を出力端子２９より出力する。
【００１９】ＣＲＣ符号による検査時の動作について
は、生成時と同様に初期化後データを入力する。最終デ
ータワードが入力された時点で、ラッチ回路３４の出力
にＣＲＣ符号があらわれる。この符号値と、伝送されて
きてラッチ回路３３から出力されるＣＲＣ符号とを比較
器３０にて比較することにより判定する。
は、生成時と同様に初期化後データを入力する。最終デ
ータワードが入力された時点で、ラッチ回路３４の出力
にＣＲＣ符号があらわれる。この符号値と、伝送されて
きてラッチ回路３３から出力されるＣＲＣ符号とを比較
器３０にて比較することにより判定する。
【００２０】
【発明が解決しようとする課題】図５に示した並列展開
型のＣＲＣ演算回路が正常に動作するためには、クロッ
クが入力されてから排他的論理和回路２０および排他的
論理和回路網２３による遅延が１クロック未満でなけれ
ばならない。しかし、排他的論理和回路２０および排他
的論理和回路網２３がＣＲＣ演算を一度に行うために
は、多段に接続された排他的論理和回路に信号を通過さ
せる必要がある。図５に示した例では、最大で５段の排
他的論理和回路を通過する信号線が存在する。そのた
め、その信号線の部分が回路上のクリティカルパスとな
り、クロック速度の上限を決めてしまう。
型のＣＲＣ演算回路が正常に動作するためには、クロッ
クが入力されてから排他的論理和回路２０および排他的
論理和回路網２３による遅延が１クロック未満でなけれ
ばならない。しかし、排他的論理和回路２０および排他
的論理和回路網２３がＣＲＣ演算を一度に行うために
は、多段に接続された排他的論理和回路に信号を通過さ
せる必要がある。図５に示した例では、最大で５段の排
他的論理和回路を通過する信号線が存在する。そのた
め、その信号線の部分が回路上のクリティカルパスとな
り、クロック速度の上限を決めてしまう。
【００２１】このように、次数が高く項数の多い生成多
項式を用いたＣＲＣ符号の生成および検査方式において
は、従来よりソフトウェア処理による方法が行われてい
る。しかしソフトウェア処理による方法では、一般にデ
ータ処理の速度がハードウェア処理に比べて遅いため高
速処理には不向きである。
項式を用いたＣＲＣ符号の生成および検査方式において
は、従来よりソフトウェア処理による方法が行われてい
る。しかしソフトウェア処理による方法では、一般にデ
ータ処理の速度がハードウェア処理に比べて遅いため高
速処理には不向きである。
【００２２】本発明は、上述した課題を解決するもの
で、次数が高く項数の多い生成多項式によるＣＲＣ演算
方法において、従来より行われていたソフトウェア処理
による方法に対し、ハードウェア処理による高速処理を
行うことができ、回路構成上高速動作を可能にし集積化
を容易に行うことができるＣＲＣ演算方法および回路を
提供することを目的とする。
で、次数が高く項数の多い生成多項式によるＣＲＣ演算
方法において、従来より行われていたソフトウェア処理
による方法に対し、ハードウェア処理による高速処理を
行うことができ、回路構成上高速動作を可能にし集積化
を容易に行うことができるＣＲＣ演算方法および回路を
提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明は、並列入力デー
タによるＣＲＣの演算を並列入力データを再展開し、割
り算の部分演算をパイプライン処理によって行い、並列
展開にともなう排他的論理和回路網内の回路段数の増加
を抑制し演算処理を高速化するとこを特徴とする。
タによるＣＲＣの演算を並列入力データを再展開し、割
り算の部分演算をパイプライン処理によって行い、並列
展開にともなう排他的論理和回路網内の回路段数の増加
を抑制し演算処理を高速化するとこを特徴とする。
【００２４】すなわち、本発明の第一の観点は、データ
多項式に対して生成多項式による割算を並列演算により
行いその剰余を算出するＣＲＣ符号演算方法において、
前記データ多項式が、１クロック信号に同期して読出さ
れたｘビット幅のワードを単位としてさらに複数ｉワー
ド（ｘ×ｉ、ｉは２以上の自然数）に並列展開されたこ
とを特徴とする。
多項式に対して生成多項式による割算を並列演算により
行いその剰余を算出するＣＲＣ符号演算方法において、
前記データ多項式が、１クロック信号に同期して読出さ
れたｘビット幅のワードを単位としてさらに複数ｉワー
ド（ｘ×ｉ、ｉは２以上の自然数）に並列展開されたこ
とを特徴とする。
【００２５】前記ｘは生成多項式の次数ｍに等しく設定
され、前記複数ｉワードに並列展開してできるｊ番目
（ｊは１以上の自然数）のワード列（第ｉ×（ｊ−１）
＋１ワード（ｍビット幅）から第ｉ×ｊワードまで）と
ｊ＋１番目のワード列（第ｉ×ｊ＋１）ワードから第ｉ
×（ｊ＋１）ワードまで）について、第ｉ×（ｊ−１）
＋ｈワード（ｈは１≦ｈ≦ｉを満たす自然数）を係数に
持つ符号多項式に次数ｍ×ｉのべき数を乗じた後に生成
多項式によって除算して剰余を算出し、この剰余と第ｉ
×ｊ＋ｈワードを係数に持つ符号多項式との和に次数ｍ
×ｉのべき数を乗じた後に生成多項式によって除算して
剰余を算出する操作を１番目からｉ番目まで各ワード行
について分離して独立に行い、上記操作を最終データワ
ードを入力するまで繰り返し、最終データワードの入力
後に１番目からｉ番目までの各ワード行の剰余項を用い
て、全データワードによる符号多項式に対する生成多項
式の剰余を算出することが望ましい。
され、前記複数ｉワードに並列展開してできるｊ番目
（ｊは１以上の自然数）のワード列（第ｉ×（ｊ−１）
＋１ワード（ｍビット幅）から第ｉ×ｊワードまで）と
ｊ＋１番目のワード列（第ｉ×ｊ＋１）ワードから第ｉ
×（ｊ＋１）ワードまで）について、第ｉ×（ｊ−１）
＋ｈワード（ｈは１≦ｈ≦ｉを満たす自然数）を係数に
持つ符号多項式に次数ｍ×ｉのべき数を乗じた後に生成
多項式によって除算して剰余を算出し、この剰余と第ｉ
×ｊ＋ｈワードを係数に持つ符号多項式との和に次数ｍ
×ｉのべき数を乗じた後に生成多項式によって除算して
剰余を算出する操作を１番目からｉ番目まで各ワード行
について分離して独立に行い、上記操作を最終データワ
ードを入力するまで繰り返し、最終データワードの入力
後に１番目からｉ番目までの各ワード行の剰余項を用い
て、全データワードによる符号多項式に対する生成多項
式の剰余を算出することが望ましい。
【００２６】本発明の第二の観点は、ＣＲＣ符号演算回
路において、入力端子（１０）と、この入力端子にクロ
ック信号に同期して入力するｘビット幅の並列データを
ワード単位にｉ個（ｉは２以上の自然数）に展開する展
開回路（６）と、この展開回路の出力データをｉ個並列
にそれぞれ演算する演算回路（２、３）とを備えたこと
を特徴とする。
路において、入力端子（１０）と、この入力端子にクロ
ック信号に同期して入力するｘビット幅の並列データを
ワード単位にｉ個（ｉは２以上の自然数）に展開する展
開回路（６）と、この展開回路の出力データをｉ個並列
にそれぞれ演算する演算回路（２、３）とを備えたこと
を特徴とする。
【００２７】前記演算回路は、ｉ個並列に設けられ各ワ
ードの剰余を算出する第一部分演算回路（２）と、その
ｉ個の第一部分演算回路が出力する剰余を取込み全ワー
ドについての符号多項式に対する生成多項式の剰余を算
出する１個の第二部分演算回路（３）とを含み、前記展
開回路（６）が出力するｉ個のデータについて前記演算
回路（２、３）の遅延時間に相当する遅延を与える遅延
手段（７）と、この遅延手段の出力データのうちのｉ番
目のデータに前記演算回路が出力するＣＲＣ符号を付加
するセレクタ回路（４）とを備え、前記演算回路（２、
３）の全ワードに対する出力を判定基準と照合して判定
出力（１７）を送出する判定回路（５）を備えることが
望ましい。
ードの剰余を算出する第一部分演算回路（２）と、その
ｉ個の第一部分演算回路が出力する剰余を取込み全ワー
ドについての符号多項式に対する生成多項式の剰余を算
出する１個の第二部分演算回路（３）とを含み、前記展
開回路（６）が出力するｉ個のデータについて前記演算
回路（２、３）の遅延時間に相当する遅延を与える遅延
手段（７）と、この遅延手段の出力データのうちのｉ番
目のデータに前記演算回路が出力するＣＲＣ符号を付加
するセレクタ回路（４）とを備え、前記演算回路（２、
３）の全ワードに対する出力を判定基準と照合して判定
出力（１７）を送出する判定回路（５）を備えることが
望ましい。
【００２８】
【作用】ＣＲＣ符号の生成および検査は、ワード（ｘビ
ット幅）単位のパラレルデータとして読み出したデータ
多項式をさらに複数ワード（ｘ×ｉ、ｉは２以上の自然
数）に並列展開し、生成多項式による割り算を並列演算
にて行い剰余を算出し、ＣＲＣ符号の生成および検査を
行う。
ット幅）単位のパラレルデータとして読み出したデータ
多項式をさらに複数ワード（ｘ×ｉ、ｉは２以上の自然
数）に並列展開し、生成多項式による割り算を並列演算
にて行い剰余を算出し、ＣＲＣ符号の生成および検査を
行う。
【００２９】また、ＣＲＣ符号の演算は、生成多項式の
次数ｍの整数倍（ｍ×ｉ、ｉは２以上の自然数）で展開
したデータに対して、各ワード（ｍビット幅）毎に割り
算の部分演算を分割しパイプライン処理によって行う。
次数ｍの整数倍（ｍ×ｉ、ｉは２以上の自然数）で展開
したデータに対して、各ワード（ｍビット幅）毎に割り
算の部分演算を分割しパイプライン処理によって行う。
【００３０】情報多項式Ａ（ｘ）が〔数６〕で表されて
いるとする。
いるとする。
【００３１】
【数６】 ここで、ワード展開数をｊとしてｎ＋１がｊで割り切れ
る（ｎ＋１＝ｊ×ｋ）とする。
る（ｎ＋１＝ｊ×ｋ）とする。
【００３２】ＣＲＣ符号多項式Ｒ（ｘ）は〔数７〕で示
すベクトル表現Ｒで表現される。
すベクトル表現Ｒで表現される。
【００３３】
【数７】 これにより、Ｒを求める演算を２種類の演算ブロックに
分割する。１番目は（Ｍj ）i （ｉは０≦ｉ≦ｋ−１を
満たす整数）を乗じる演算ブロックである。２番目はｗ
u ＋Ｍｗu-1 ＋Ｍ2 ｗu-2 ＋…＋Ｍj-1 ｗu-j+1 （ｕは
ｊ≦ｕ≦ｎ−１を満たす整数）の演算を行うブロックで
ある。
分割する。１番目は（Ｍj ）i （ｉは０≦ｉ≦ｋ−１を
満たす整数）を乗じる演算ブロックである。２番目はｗ
u ＋Ｍｗu-1 ＋Ｍ2 ｗu-2 ＋…＋Ｍj-1 ｗu-j+1 （ｕは
ｊ≦ｕ≦ｎ−１を満たす整数）の演算を行うブロックで
ある。
【００３４】まず、（Ｍj ）i （ｉは０≦ｉ≦ｋ−１を
満たす整数）を乗じる演算は、Ｍjに対応する排他的論
理和回路網を用意して、処理データをフィードバックに
よって排他的論理和回路網をｉ回通過させることにより
処理できる。このとき、各入力ワードｗu を添字ｕにつ
いてｊによる剰余類で分類すると、同じ剰余類の入力ワ
ードｗu は同一データバス上に存在し、他のデータバス
上には出現しない。したがって、各バス毎に独立にデー
タの処理を行うことが可能となる。また、ｕが小さい入
力ワードほど入力時刻の早いデータとなっている。した
がって入力端子に到着したデータの順に逐次処理を行え
ばよいことになる。図２は、同じ剰余類の入力ワードｗ
u について、〔数８〕で表現される計算を行う第一部分
演算回路の構成を示すブロック図である。
満たす整数）を乗じる演算は、Ｍjに対応する排他的論
理和回路網を用意して、処理データをフィードバックに
よって排他的論理和回路網をｉ回通過させることにより
処理できる。このとき、各入力ワードｗu を添字ｕにつ
いてｊによる剰余類で分類すると、同じ剰余類の入力ワ
ードｗu は同一データバス上に存在し、他のデータバス
上には出現しない。したがって、各バス毎に独立にデー
タの処理を行うことが可能となる。また、ｕが小さい入
力ワードほど入力時刻の早いデータとなっている。した
がって入力端子に到着したデータの順に逐次処理を行え
ばよいことになる。図２は、同じ剰余類の入力ワードｗ
u について、〔数８〕で表現される計算を行う第一部分
演算回路の構成を示すブロック図である。
【００３５】
【数８】 例としてｍ＝３２の場合を示している。演算ブロック２
は、Ｍj に対応する排他的論理和回路網１９、ビット毎
の排他的論理和回路２０、ラッチ回路７で構成される。
その演算は以下の手順によって行う。 １：ラッチ回路７を初期化する。 ２：入力端子２１より入力ワードをラッチ回路７へ入力
する。 ３：ラッチ回路７の出力信号を排他的論理和回路網１９
内を通過させ演算を行う。 ４：その出力ワードと次の入力ワードとのビット毎の排
他的論理和を排他的論理和回路２０にてとる。 ５：排他的論理和をとったワードをラッチ回路７へ入力
する。 ６：２から５までの操作を最終ワードを入力するまで繰
り返すと、出力端子２２に演算結果が出力される。
は、Ｍj に対応する排他的論理和回路網１９、ビット毎
の排他的論理和回路２０、ラッチ回路７で構成される。
その演算は以下の手順によって行う。 １：ラッチ回路７を初期化する。 ２：入力端子２１より入力ワードをラッチ回路７へ入力
する。 ３：ラッチ回路７の出力信号を排他的論理和回路網１９
内を通過させ演算を行う。 ４：その出力ワードと次の入力ワードとのビット毎の排
他的論理和を排他的論理和回路２０にてとる。 ５：排他的論理和をとったワードをラッチ回路７へ入力
する。 ６：２から５までの操作を最終ワードを入力するまで繰
り返すと、出力端子２２に演算結果が出力される。
【００３６】次にｗu ＋Ｍｗu-1 ＋Ｍ2 ｗu-2 ＋…＋Ｍ
j-1 ｗu-j+1 （ｕはｊ≦ｕ≦ｎ−１を満たす整数）の演
算についてはＭ0 、Ｍ、Ｍ2 、…Ｍj-1 に対応する排他
的論理和回路網を用意して、処理データＷu はＭ0 に対
応する各排他的論理和回路網を処理データｗu-j+1 はＭ
j-1 に対応する各排他的論理和回路網を通過させた後に
各ビット毎に排他的論理和をとればよい。
j-1 ｗu-j+1 （ｕはｊ≦ｕ≦ｎ−１を満たす整数）の演
算についてはＭ0 、Ｍ、Ｍ2 、…Ｍj-1 に対応する排他
的論理和回路網を用意して、処理データＷu はＭ0 に対
応する各排他的論理和回路網を処理データｗu-j+1 はＭ
j-1 に対応する各排他的論理和回路網を通過させた後に
各ビット毎に排他的論理和をとればよい。
【００３７】また、この発明に係るＣＲＣ符号の演算回
路は、生成多項式の次数ｍの整数倍（ｍ×ｉ、ｉは２以
上の自然数）で展開したデータに対して、各ワード（ｍ
ビット幅）毎に割り算の部分演算をパイプライン処理に
よって行うことにより、並列展開に伴う排他的論理和回
路網内の回路段数の増加を抑制し、データ入力のクロッ
ク速度の高速化を可能とすることができる。
路は、生成多項式の次数ｍの整数倍（ｍ×ｉ、ｉは２以
上の自然数）で展開したデータに対して、各ワード（ｍ
ビット幅）毎に割り算の部分演算をパイプライン処理に
よって行うことにより、並列展開に伴う排他的論理和回
路網内の回路段数の増加を抑制し、データ入力のクロッ
ク速度の高速化を可能とすることができる。
【００３８】すなわち、従来の方式として図５に示した
並列展開型のＣＲＣ演算回路を一般化した場合、並列展
開数がｍビットのとき最大で log2 ｍ段の排他的論理和
回路を通過する信号線が存在する。この場合、並列展開
数ｍに対し排他的論理和回路の段数はＯ（ log2 ｍ）の
規模で増加するため、並列展開数を大きくしていくと排
他的論理和回路網における遅延がＯ（ log2 ｍ）の速度
で増加する。従って、クロックが入力されてから排他的
論理回路網による遅延は１クロック未満、という遅延に
関する回路の動作条件のために、並列展開数を大きくす
るとクロック速度の上限が減少してしまう。
並列展開型のＣＲＣ演算回路を一般化した場合、並列展
開数がｍビットのとき最大で log2 ｍ段の排他的論理和
回路を通過する信号線が存在する。この場合、並列展開
数ｍに対し排他的論理和回路の段数はＯ（ log2 ｍ）の
規模で増加するため、並列展開数を大きくしていくと排
他的論理和回路網における遅延がＯ（ log2 ｍ）の速度
で増加する。従って、クロックが入力されてから排他的
論理回路網による遅延は１クロック未満、という遅延に
関する回路の動作条件のために、並列展開数を大きくす
るとクロック速度の上限が減少してしまう。
【００３９】一方、この発明に係るＣＲＣ符号の演算回
路のクリティカルパスは、図２における排他的論理和回
路網１９の部分に存在する。並列展開数がｍビットのと
き、排他的論理和回路２０の段数は高々 log2 ｍであ
る。排他的論理和回路網１９の動作クロック速度は、ｉ
ワードに展開しているため、データ入力クロックのｉ分
の１に低減されている。これより、排他的論理和回路網
１９の動作クロック速度が遅延に関する回路の動作条件
を満たすようにワード展開数ｉを大きくとることによっ
て、従来の方式に比べデータ入力クロックの高速化をは
かることができる。従って、ＣＲＣ演算処理の高速化が
可能となる。
路のクリティカルパスは、図２における排他的論理和回
路網１９の部分に存在する。並列展開数がｍビットのと
き、排他的論理和回路２０の段数は高々 log2 ｍであ
る。排他的論理和回路網１９の動作クロック速度は、ｉ
ワードに展開しているため、データ入力クロックのｉ分
の１に低減されている。これより、排他的論理和回路網
１９の動作クロック速度が遅延に関する回路の動作条件
を満たすようにワード展開数ｉを大きくとることによっ
て、従来の方式に比べデータ入力クロックの高速化をは
かることができる。従って、ＣＲＣ演算処理の高速化が
可能となる。
【００４０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００４１】（第一実施例）図１は本発明第一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【００４２】本発明第一実施例におけるＣＲＣ符号生成
検査回路１８は、入力端子１０と、この入力端子１０に
クロック信号に同期して入力するｘビット幅の並列デー
タをワード単位にｉ個（ｉは２以上の自然数）に展開す
る展開回路６と、この展開回路６の出力データをｉ個並
列にそれぞれ演算する演算回路とを備え、前記演算回路
は、ｉ個並列に設けられ各ワードの剰余を算出する第一
部分演算回路２と、そのｉ個の第一部分演算回路２が出
力する剰余を取込み全ワードについての符号多項式に対
する生成多項式の剰余を算出する１個の第二部分演算回
路３とを含み、展開回路６が出力するｉ個のデータにつ
いて第一部分演算回路２および第二部分演算回路３の遅
延時間に相当する遅延を与える遅延手段としてのラッチ
回路７と、このラッチ回路７の出力データのうちのｉ番
目のデータに第一部分演算回路２および第二部分演算回
路３が出力するＣＲＣ符号を付加するセレクタ回路４
と、第一部分演算回路２および第二部分演算回路３の全
ワードに対する出力を判定基準と照合して判定出力を出
力端子１７から送出する判定回路５とを備える。
検査回路１８は、入力端子１０と、この入力端子１０に
クロック信号に同期して入力するｘビット幅の並列デー
タをワード単位にｉ個（ｉは２以上の自然数）に展開す
る展開回路６と、この展開回路６の出力データをｉ個並
列にそれぞれ演算する演算回路とを備え、前記演算回路
は、ｉ個並列に設けられ各ワードの剰余を算出する第一
部分演算回路２と、そのｉ個の第一部分演算回路２が出
力する剰余を取込み全ワードについての符号多項式に対
する生成多項式の剰余を算出する１個の第二部分演算回
路３とを含み、展開回路６が出力するｉ個のデータにつ
いて第一部分演算回路２および第二部分演算回路３の遅
延時間に相当する遅延を与える遅延手段としてのラッチ
回路７と、このラッチ回路７の出力データのうちのｉ番
目のデータに第一部分演算回路２および第二部分演算回
路３が出力するＣＲＣ符号を付加するセレクタ回路４
と、第一部分演算回路２および第二部分演算回路３の全
ワードに対する出力を判定基準と照合して判定出力を出
力端子１７から送出する判定回路５とを備える。
【００４３】このように構成された本発明第一実施例
は、データ多項式に対して生成多項式による割算を並列
演算により行いその剰余を算出する。この演算の際に前
記データ多項式が、１クロック信号に同期して読出され
たｘビット幅のワードを単位としてさらに複数ｉワード
（ｘ×ｉ、ｉは２以上の自然数）に並列展開される。ま
た、前記ｘは生成多項式の次数ｍに等しく設定され、前
記複数ｉワードに並列展開してできるｊ番目（ｊは１以
上の自然数）のワード列（第ｉ×（ｊ−１）＋１ワード
（ｍビット幅）から第ｉ×ｊワードまで）とｊ＋１番目
のワード列（第ｉ×ｊ＋１）ワードから第ｉ×（ｊ＋
１）ワードまで）について、第ｉ×（ｊ−１）＋ｈワー
ド（ｈは１≦ｈ≦ｉを満たす自然数）を係数に持つ符号
多項式に次数ｍ×ｉのべき数を乗じた後に生成多項式に
よって除算されて剰余が算出され、この剰余と第ｉ×ｊ
＋ｈワードを係数に持つ符号多項式との和に次数ｍ×ｉ
のべき数を乗じた後に生成多項式によって除算して剰余
を算出する操作を１番目からｉ番目まで各ワード行につ
いて分離して独立に行われ、上記操作を最終データワー
ドを入力するまで繰り返され、最終データワードの入力
後に１番目からｉ番目までの各ワード行の剰余項を用い
て、全データワードによる符号多項式に対する生成多項
式の剰余が算出される。
は、データ多項式に対して生成多項式による割算を並列
演算により行いその剰余を算出する。この演算の際に前
記データ多項式が、１クロック信号に同期して読出され
たｘビット幅のワードを単位としてさらに複数ｉワード
（ｘ×ｉ、ｉは２以上の自然数）に並列展開される。ま
た、前記ｘは生成多項式の次数ｍに等しく設定され、前
記複数ｉワードに並列展開してできるｊ番目（ｊは１以
上の自然数）のワード列（第ｉ×（ｊ−１）＋１ワード
（ｍビット幅）から第ｉ×ｊワードまで）とｊ＋１番目
のワード列（第ｉ×ｊ＋１）ワードから第ｉ×（ｊ＋
１）ワードまで）について、第ｉ×（ｊ−１）＋ｈワー
ド（ｈは１≦ｈ≦ｉを満たす自然数）を係数に持つ符号
多項式に次数ｍ×ｉのべき数を乗じた後に生成多項式に
よって除算されて剰余が算出され、この剰余と第ｉ×ｊ
＋ｈワードを係数に持つ符号多項式との和に次数ｍ×ｉ
のべき数を乗じた後に生成多項式によって除算して剰余
を算出する操作を１番目からｉ番目まで各ワード行につ
いて分離して独立に行われ、上記操作を最終データワー
ドを入力するまで繰り返され、最終データワードの入力
後に１番目からｉ番目までの各ワード行の剰余項を用い
て、全データワードによる符号多項式に対する生成多項
式の剰余が算出される。
【００４４】図１に示す例は、生成多項式Ｇ（ｘ）が Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合を示したものである。
ここで具体的にその動作について説明する。
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合を示したものである。
ここで具体的にその動作について説明する。
【００４５】入力端子１０から入力したデータは展開回
路６によってワード単位に二つに展開され、二つの第一
部分演算回路２および一つの第二部分演算回路３によっ
て入力データに対するＣＲＣ符号が計算される。
路６によってワード単位に二つに展開され、二つの第一
部分演算回路２および一つの第二部分演算回路３によっ
て入力データに対するＣＲＣ符号が計算される。
【００４６】ＣＲＣ符号の演算結果は、展開回路６の偶
数ワード側出力端子１１、奇数ワード側出力端子１２に
データが出力されてから２クロック後に第二部分演算回
路３から出力される。
数ワード側出力端子１１、奇数ワード側出力端子１２に
データが出力されてから２クロック後に第二部分演算回
路３から出力される。
【００４７】ＣＲＣ符号生成時はセレクタ回路４によっ
て最終データワードにＣＲＣ符号が付加されて偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。
て最終データワードにＣＲＣ符号が付加されて偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。
【００４８】ＣＲＣ符号検査時は、全データを入力後に
判定回路５によってデータ誤りの可否について判定さ
れ、誤りが検出されれば判定回路５の出力端子１７にｈ
ｉｇｈ信号が出力される。
判定回路５によってデータ誤りの可否について判定さ
れ、誤りが検出されれば判定回路５の出力端子１７にｈ
ｉｇｈ信号が出力される。
【００４９】ここで、符号長が（２×３）ワード（情報
長（２×３−１）ワード（ｋ＝５×３２ビット）、ＣＲ
Ｃ符号１ワード）の場合の動作について説明する。
長（２×３−１）ワード（ｋ＝５×３２ビット）、ＣＲ
Ｃ符号１ワード）の場合の動作について説明する。
【００５０】ＣＲＣ符号多項式Ｒ（ｘ）のベクトル表現
をＲとして、入力される情報多項式Ａ（ｘ）が〔数９〕
で示されるとする。
をＲとして、入力される情報多項式Ａ（ｘ）が〔数９〕
で示されるとする。
【００５１】
【数９】 Ａ（ｘ）をワード単位にベクトル表現すると、ｗ0 、ｗ
1 、ｗ2 、ｗ3 、ｗ4 となる。ｗ0 が最初に入力され、
ｗ4 の次にＣＲＣ符号ワードであるＲが最後に入力され
る。
1 、ｗ2 、ｗ3 、ｗ4 となる。ｗ0 が最初に入力され、
ｗ4 の次にＣＲＣ符号ワードであるＲが最後に入力され
る。
【００５２】はじめに３２ビット幅のラッチ回路７、８
を初期化する。入力データワードｗ0 、ｗ1 、ｗ2 、ｗ
3 、ｗ4 および未演算のＣＲＣ符号ワード（Ｒ＝０）が
入力データクロックＣＬＫ＿Ｈに同期して入力端子１０
より入力される。展開回路６ではｗ0 とｗ1 、ｗ2 とｗ
3 、ｗ4 とＲが並列展開され、ＣＬＫ＿Ｈの２分周クロ
ックである演算処理クロックＣＬＫ＿Ｌに同期して、ｗ
0 などの偶数ワードは偶数ワード側出力端子１１より、
ｗ1 などの奇数ワードは奇数ワード側出力端子１２より
出力され、各々第一部分演算回路２に入力される。
を初期化する。入力データワードｗ0 、ｗ1 、ｗ2 、ｗ
3 、ｗ4 および未演算のＣＲＣ符号ワード（Ｒ＝０）が
入力データクロックＣＬＫ＿Ｈに同期して入力端子１０
より入力される。展開回路６ではｗ0 とｗ1 、ｗ2 とｗ
3 、ｗ4 とＲが並列展開され、ＣＬＫ＿Ｈの２分周クロ
ックである演算処理クロックＣＬＫ＿Ｌに同期して、ｗ
0 などの偶数ワードは偶数ワード側出力端子１１より、
ｗ1 などの奇数ワードは奇数ワード側出力端子１２より
出力され、各々第一部分演算回路２に入力される。
【００５３】全ワードが展開回路６の偶数ワード側出力
端子１１および奇数ワード側出力端子１２より出力され
てから演算処理クロックＣＬＫ＿Ｌにおける２クロック
後に第二部分演算回路３の出力にＣＲＣ演算結果が出力
される。
端子１１および奇数ワード側出力端子１２より出力され
てから演算処理クロックＣＬＫ＿Ｌにおける２クロック
後に第二部分演算回路３の出力にＣＲＣ演算結果が出力
される。
【００５４】送信時は、遅延用のラッチ回路７でデータ
ワードが２クロック遅延され、データ列内の未演算のＣ
ＲＣ符号ワードがセレクタ回路４にて計算されＣＲＣ符
号の結果に置き換えられる。そして偶数ワード側出力端
子１５と奇数ワード側出力端子１６からタイミングがそ
ろえられてデータおよびＣＲＣ符号が出力される。
ワードが２クロック遅延され、データ列内の未演算のＣ
ＲＣ符号ワードがセレクタ回路４にて計算されＣＲＣ符
号の結果に置き換えられる。そして偶数ワード側出力端
子１５と奇数ワード側出力端子１６からタイミングがそ
ろえられてデータおよびＣＲＣ符号が出力される。
【００５５】受信時は、ＣＲＣ符号ワードＲには送信側
で計算したＣＲＣ演算の結果が格納されている。ＣＲＣ
符号ワードを含む全データに誤りがなければ、第二部分
演算回路３の出力に０が出力される。したがって、判定
回路５で誤りが検出されれば出力端子１７にｈｉｇｈ信
号が出力される。
で計算したＣＲＣ演算の結果が格納されている。ＣＲＣ
符号ワードを含む全データに誤りがなければ、第二部分
演算回路３の出力に０が出力される。したがって、判定
回路５で誤りが検出されれば出力端子１７にｈｉｇｈ信
号が出力される。
【００５６】図２は本発明第一実施例における第一部分
演算回路の構成を示すブロック図である。まず、ラッチ
回路７に保持されていた前データに対するＣＲＣ演算の
部分演算が排他的論理和回路網１９によって行われる。
入力端子２１よりデータワードが入力されると、前デー
タに対するＣＲＣ演算の部分演算の結果とのビット毎の
排他的論理和がビット毎の排他的論理和回路２０によっ
て計算される。その計算結果が改めてラッチ回路７に保
持される。
演算回路の構成を示すブロック図である。まず、ラッチ
回路７に保持されていた前データに対するＣＲＣ演算の
部分演算が排他的論理和回路網１９によって行われる。
入力端子２１よりデータワードが入力されると、前デー
タに対するＣＲＣ演算の部分演算の結果とのビット毎の
排他的論理和がビット毎の排他的論理和回路２０によっ
て計算される。その計算結果が改めてラッチ回路７に保
持される。
【００５７】図３は本発明第一実施例における第二部分
演算回路の構成を示すブロック図である。偶数ワード側
入力端子１３に入力されたデータに対するＣＲＣ演算の
部分演算が排他的論理和回路網２３によって行われる。
演算結果と奇数ワード側入力端子１４に入力されたデー
タとのビット毎の排他的論理和が排他的論理和回路２０
によって計算される。その計算結果がラッチ回路７に保
持される。
演算回路の構成を示すブロック図である。偶数ワード側
入力端子１３に入力されたデータに対するＣＲＣ演算の
部分演算が排他的論理和回路網２３によって行われる。
演算結果と奇数ワード側入力端子１４に入力されたデー
タとのビット毎の排他的論理和が排他的論理和回路２０
によって計算される。その計算結果がラッチ回路７に保
持される。
【００５８】ＣＲＣ符号多項式Ｒ（ｘ）はベクトル表現
Ｒを用いると〔数１０〕のようになる。
Ｒを用いると〔数１０〕のようになる。
【００５９】
【数１０】 第一部分演算回路２内の排他的論理和回路網１９はＭ2
に対応し、〔数１１〕のように表される。
に対応し、〔数１１〕のように表される。
【００６０】
【数１１】 第二部分演算回路３内の排他的論理和回路網２３はＭに
対応し、〔数１２〕のように表される。
対応し、〔数１２〕のように表される。
【００６１】
【数１２】 排他的論理和回路網１９、２３における排他的論理和の
段数は最大で５段（ log2 １９＝４．２５）である。こ
れは図５に示した従来のＣＲＣ演算回路と同程度であ
る。したがって、従来型ではデータ入力のクロック周波
数はＣＲＣ演算動作のクロック周波数と等しいが、本実
施例では２ワード展開であるのでデータ入力のクロック
周波数を２倍まで上げることが可能である。これにより
ＣＲＣ演算処理の高速化を図ることができる。
段数は最大で５段（ log2 １９＝４．２５）である。こ
れは図５に示した従来のＣＲＣ演算回路と同程度であ
る。したがって、従来型ではデータ入力のクロック周波
数はＣＲＣ演算動作のクロック周波数と等しいが、本実
施例では２ワード展開であるのでデータ入力のクロック
周波数を２倍まで上げることが可能である。これにより
ＣＲＣ演算処理の高速化を図ることができる。
【００６２】（第二実施例）図４は本発明第二実施例の
構成を示すブロック図である。この例は、ＩＴＵ−Ｔ勧
告Ｉ．３６３のＡＴＭ Ａｄａｐｔｉｏｎ Ｔｙｐｅ５
におけるＣＲＣ３２の生成検出回路の例を示したもので
ある。生成多項式Ｇ（ｘ）は Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合の例である。
構成を示すブロック図である。この例は、ＩＴＵ−Ｔ勧
告Ｉ．３６３のＡＴＭ Ａｄａｐｔｉｏｎ Ｔｙｐｅ５
におけるＣＲＣ３２の生成検出回路の例を示したもので
ある。生成多項式Ｇ（ｘ）は Ｇ（ｘ）＝ ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ
11＋ｘ10＋ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ （次数ｍが３２）であり、１ワードのビット幅が３２、
ワード単位での展開数が２の場合の例である。
【００６３】ＩＴＵ−Ｔ勧告Ｉ．３６３のＣＲＣ３２の
計算方法は、次のようになっている。
計算方法は、次のようになっている。
【００６４】情報多項式（ｋビット、ｋ＝３２ｎ、ｎ＋
１は１２の倍数）をＡ（ｘ）とする。ｘk （ｘ31＋ｘ30
＋…＋ｘ＋１）を生成多項式Ｇ（ｘ）で割ったときの余
りと、ｘ32Ａ（ｘ）を生成多項式Ｇ（ｘ）で割ったとき
の余りを加算して、ビット反転をしたものをＣＲＣ符号
多項式Ｒ（ｘ）とする。
１は１２の倍数）をＡ（ｘ）とする。ｘk （ｘ31＋ｘ30
＋…＋ｘ＋１）を生成多項式Ｇ（ｘ）で割ったときの余
りと、ｘ32Ａ（ｘ）を生成多項式Ｇ（ｘ）で割ったとき
の余りを加算して、ビット反転をしたものをＣＲＣ符号
多項式Ｒ（ｘ）とする。
【００６５】この演算方法では、ＣＲＣ符号生成時は、
Ａ（ｘ）をワード単位に表現した際に最初のワードであ
るｗ0 をビット反転して演算を開始し、演算終了時に剰
余に対して再度ビット反転を施すことになる。
Ａ（ｘ）をワード単位に表現した際に最初のワードであ
るｗ0 をビット反転して演算を開始し、演算終了時に剰
余に対して再度ビット反転を施すことになる。
【００６６】また、ＣＲＣ符号検査時は、やはり最初の
ワードであるｗ0 をビット反転して演算を開始する。符
号列に誤りがなければ割算終了時に剰余がＦＦＦＦＦＦ
ＦＦＨとなっている。
ワードであるｗ0 をビット反転して演算を開始する。符
号列に誤りがなければ割算終了時に剰余がＦＦＦＦＦＦ
ＦＦＨとなっている。
【００６７】図４に示す本発明第二実施例は、入力デー
タクロックＣＬＫ＿Ｈに同期して動作するラッチ回路７
と展開回路６と、演算処理クロックＣＬＫ＿Ｌに同期し
て動作するＣＲＣ符号生成検査回路１８とにより構成さ
れる。
タクロックＣＬＫ＿Ｈに同期して動作するラッチ回路７
と展開回路６と、演算処理クロックＣＬＫ＿Ｌに同期し
て動作するＣＲＣ符号生成検査回路１８とにより構成さ
れる。
【００６８】入力端子１０より入力したデータは展開回
路６によってワード単位に二つに展開される。最初のデ
ータワードに対してのみビット反転器２５によってビッ
ト反転が行われ、二つの第一部分演算回路２と、一つの
第二部分演算回路３によって入力データに対するＣＲＣ
符号が計算される。
路６によってワード単位に二つに展開される。最初のデ
ータワードに対してのみビット反転器２５によってビッ
ト反転が行われ、二つの第一部分演算回路２と、一つの
第二部分演算回路３によって入力データに対するＣＲＣ
符号が計算される。
【００６９】ＣＲＣ符号の演算結果は、展開回路６の偶
数ワード側出力端子１１および奇数ワード側出力端子１
２にデータが出力されてから２クロック後に第二部分演
算回路３から出力される。
数ワード側出力端子１１および奇数ワード側出力端子１
２にデータが出力されてから２クロック後に第二部分演
算回路３から出力される。
【００７０】ＣＲＣ符号生成時は演算結果をビット反転
器２５によって再度ビット反転し、セレクタ回路４によ
って最終データワードにＣＲＣ符号を付加して偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。
器２５によって再度ビット反転し、セレクタ回路４によ
って最終データワードにＣＲＣ符号を付加して偶数ワー
ド側出力端子１５および奇数ワード側出力端子１６から
データおよびＣＲＣ符号が出力される。
【００７１】ＣＲＣ符号検査時は、全データを入力後に
比較器２６によってデータ誤りの可否について判定が行
われ、誤りが検出されれば比較器２６の出力１７にｈｉ
ｇｈ信号が出力される。
比較器２６によってデータ誤りの可否について判定が行
われ、誤りが検出されれば比較器２６の出力１７にｈｉ
ｇｈ信号が出力される。
【００７２】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＲＣ符号の演算において、ワード単位の並列展開を行っ
たデータに対して、各ワード毎に割算の部分演算をパイ
プライン処理によって行うことにより、並列展開にとも
なう排他的論理和回路網内の回路段数の増加を抑制し、
データ入力のクロック速度を高速化することができ、同
一ブロックへのデータのフィードバックにより、ブロッ
ク個数低減化を図るとともに、ＬＳＩによる集積化を行
うことができる。
ＲＣ符号の演算において、ワード単位の並列展開を行っ
たデータに対して、各ワード毎に割算の部分演算をパイ
プライン処理によって行うことにより、並列展開にとも
なう排他的論理和回路網内の回路段数の増加を抑制し、
データ入力のクロック速度を高速化することができ、同
一ブロックへのデータのフィードバックにより、ブロッ
ク個数低減化を図るとともに、ＬＳＩによる集積化を行
うことができる。
【図１】本発明第一実施例の構成を示すブロック図。
【図２】本発明第一実施例における第一部分演算回路の
構成を示すブロック図。
構成を示すブロック図。
【図３】本発明第一実施例における第二部分演算回路の
構成を示すブロック図。
構成を示すブロック図。
【図４】本発明第二実施例の構成を示すブロック図。
【図５】従来例におけるデータ並列展開型ＣＲＣ演算回
路の構成の一例を示すブロック図。
路の構成の一例を示すブロック図。
１ ＣＲＣ符号演算回路 ２ 第一部分演算回路 ３ 第二部分演算回路 ４ セレクタ回路 ５ 判定回路 ６ 展開回路 ７、８、３３、３４ ラッチ回路 ９ フリップフロップ １０、２１、２８ 入力端子 １１、１３、１５ 偶数ワード側出力端子 １２、１４、１６ 奇数ワード側出力端子 １７、２２、２４、２９、３１ 出力端子 １８ ＣＲＣ符号生成検査回路 １９、２３ 排他的論理和回路網 ２０ 排他的論理和回路 ２５ ビット反転器 ２６、３０ 比較器 ３２ データゲート回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 G06F 11/10 330
Claims (3)
- 【請求項１】 データ多項式に対して生成多項式による
割算を並列演算により行いその剰余を算出するＣＲＣ符
号演算方法において、 前記データ多項式が、１クロック信号に同期して読出さ
れたｘビット幅のワードを単位としてさらに複数ｉワー
ド（ｘ×ｉ、ｉは２以上の自然数）に並列展開され、 前記ｘは生成多項式の次数ｍに等しく設定され、前記複
数ｉワードに並列展開してできるｊ番目（ｊは１以上の
自然数）のワード列（第ｉ×（ｊ−１）＋１ワード（ｍ
ビット幅）から第ｉ×ｊワードまで）とｊ＋１番目のワ
ード列（第ｉ×ｊ＋１）ワードから第ｉ×（ｊ＋１）ワ
ードまで）について、第ｉ×（ｊ−１）＋ｈワード（ｈ
は１≦ｈ≦ｉを満たす自然数）を係数に持つ符号多項式
に次数ｍ×ｉのべき数を乗じた後に生成多項式によって
除算して剰余を算出し、この剰余と第ｉ×ｊ＋ｈワード
を係数に持つ符号多項式との和に次数ｍ×ｉのべき数を
乗じた後に生成多項式によって除算して剰余を算出する
操作を１番目からｉ番目まで各ワード行について分離し
て独立に行い、上記操作を最終データワードを入力する
まで繰り返し、最終データワードの入力後に１番目から
ｉ番目までの各ワード行の剰余項を用いて、全データワ
ードによる符号多項式に対する生成多項式の剰余を算出
する ことを特徴とするＣＲＣ符号演算方法。 - 【請求項２】 入力端子（１０）と、この入力端子にク
ロック信号に同期して入力するｘビット幅の並列データ
をワード単位にｉ個（ｉは２以上の自然数）に展開する
展開回路（６）と、この展開回路の出力データをｉ個並
列にそれぞれ演算する演算回路（２、３）とを備え、 前記演算回路は、ｉ個並列に設けられ各ワードの剰余を
算出する第一部分演算回路（２）と、そのｉ個の第一部
分演算回路が出力する剰余を取込み全ワードについての
符号多項式に対する生成多項式の剰余を算出する１個の
第二部分演算回路（３）とを含み、 前記展開回路（６）が出力するｉ個のデータについて前
記演算回路（２、３）の遅延時間に相当する遅延を与え
る遅延手段（７）と、この遅延手段の出力デー タのうち
のｉ番目のデータに前記演算回路が出力するＣＲＣ符号
を付加するセレクタ回路（４）とを備えた ＣＲＣ符号演
算回路。 - 【請求項３】 前記演算回路（２、３）の全ワードに対
する出力を判定基準と照合して判定出力（１７）を送出
する判定回路（５）を備えた請求項２記載のＣＲＣ符号
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130729A JP2822928B2 (ja) | 1995-05-29 | 1995-05-29 | Ｃｒｃ符号演算方法および回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP7130729A JP2822928B2 (ja) | 1995-05-29 | 1995-05-29 | Ｃｒｃ符号演算方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330976A JPH08330976A (ja) | 1996-12-13 |
| JP2822928B2 true JP2822928B2 (ja) | 1998-11-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP7130729A Expired - Fee Related JP2822928B2 (ja) | 1995-05-29 | 1995-05-29 | Ｃｒｃ符号演算方法および回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2822928B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011130333A (ja) | 2009-12-21 | 2011-06-30 | Fujitsu Ltd | 巡回冗長検査符号生成回路及び巡回冗長検査符号生成方法 |
| CN105844901A (zh) * | 2016-05-23 | 2016-08-10 | 光科技股份有限公司 | 一种基于防篡改技术的安全能效监测终端及其监测方法 |
| CN107451008B (zh) * | 2017-06-29 | 2020-05-08 | 北京邮电大学 | 一种crc计算方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265332A (ja) * | 1988-04-18 | 1989-10-23 | Fujitsu Ltd | Ｃｒｃ並列演算回路の行列式生成方法 |
| JPH03119835A (ja) * | 1989-10-03 | 1991-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 誤り訂正回路 |
| FI85775C (fi) * | 1990-11-22 | 1992-05-25 | Planmed Oy | Foerfarande och anordning vid roentgenteknik. |
| JPH04192735A (ja) * | 1990-11-26 | 1992-07-10 | Nippon Telegr & Teleph Corp <Ntt> | セル同期回路 |
| JPH0795096A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | プログラマブル並列ｃｒｃ生成装置 |
-
1995
- 1995-05-29 JP JP7130729A patent/JP2822928B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08330976A (ja) | 1996-12-13 |
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