JPH0795096A - プログラマブル並列ｃｒｃ生成装置 - Google Patents
プログラマブル並列ｃｒｃ生成装置Info
- Publication number
- JPH0795096A JPH0795096A JP5232701A JP23270193A JPH0795096A JP H0795096 A JPH0795096 A JP H0795096A JP 5232701 A JP5232701 A JP 5232701A JP 23270193 A JP23270193 A JP 23270193A JP H0795096 A JPH0795096 A JP H0795096A
- Authority
- JP
- Japan
- Prior art keywords
- data
- crc
- input data
- calculation
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Abstract
(57)【要約】
【目的】本発明はディジタルデータ通信におけるＣＲＣ
を行うためのＣＲＣ符号を生成する装置に関し、ＣＲＣ
符号の生成をパラレルで処理することにより、高速処理
を行うＣＲＣ生成装置において、あらゆる生成多項式、
入力データ幅に対応してＣＲＣ符号を生成することので
きる汎用性のあるプログラマブル並列ＣＲＣ生成装置を
実現することを目的とする。 【構成】生成多項式に基づいて、入力データのＣＲＣ符
号を生成するためのＣＲＣ計算用データ格納部１００
と、所定の生成多項式に対するＣＲＣ符号を生成するた
めのＣＲＣ計算用データをプログラマブルにＣＲＣ計算
用データ格納部１００に設定するデータ設定部２００
と、データ設定部２００によりＣＲＣ計算用データ格納
部１００に設定されたＣＲＣ計算用データと入力データ
からＣＲＣ符号を生成する並列ＣＲＣ計算部３００を備
え構成する。
を行うためのＣＲＣ符号を生成する装置に関し、ＣＲＣ
符号の生成をパラレルで処理することにより、高速処理
を行うＣＲＣ生成装置において、あらゆる生成多項式、
入力データ幅に対応してＣＲＣ符号を生成することので
きる汎用性のあるプログラマブル並列ＣＲＣ生成装置を
実現することを目的とする。 【構成】生成多項式に基づいて、入力データのＣＲＣ符
号を生成するためのＣＲＣ計算用データ格納部１００
と、所定の生成多項式に対するＣＲＣ符号を生成するた
めのＣＲＣ計算用データをプログラマブルにＣＲＣ計算
用データ格納部１００に設定するデータ設定部２００
と、データ設定部２００によりＣＲＣ計算用データ格納
部１００に設定されたＣＲＣ計算用データと入力データ
からＣＲＣ符号を生成する並列ＣＲＣ計算部３００を備
え構成する。
Description
【０００１】
【産業上の利用分野】本発明はディジタルデータ通信時
に巡回冗長検査（ＣＲＣ）を行うための巡回冗長検査
（ＣＲＣ）符号を生成する装置に関する。
に巡回冗長検査（ＣＲＣ）を行うための巡回冗長検査
（ＣＲＣ）符号を生成する装置に関する。
【０００２】巡回冗長検査（Cyclic Redundancy Check
以下ＣＲＣと称する) は、ディジタルデータ通信時のエ
ラー検出方式の一つとして広く採用されている。これ
は、送信データを２を法として生成多項式G(x)で除算を
行い、このときの余りR(x)をデータに付加して送信す
る。受信側では、受信データを送信側と同じ生成多項式
G(x)で２を法として除算を行いそのときの余りR'(x)
が、送信側からデータに付加して送られてきた余りR(x)
に一致の場合には、正しくデータが受信されたものと判
定し、不一致の場合にはエラーが発生したと判定するも
のである。
以下ＣＲＣと称する) は、ディジタルデータ通信時のエ
ラー検出方式の一つとして広く採用されている。これ
は、送信データを２を法として生成多項式G(x)で除算を
行い、このときの余りR(x)をデータに付加して送信す
る。受信側では、受信データを送信側と同じ生成多項式
G(x)で２を法として除算を行いそのときの余りR'(x)
が、送信側からデータに付加して送られてきた余りR(x)
に一致の場合には、正しくデータが受信されたものと判
定し、不一致の場合にはエラーが発生したと判定するも
のである。
【０００３】
【従来の技術】図１４は従来例を説明する図（１）を示
す。図は５個のフリップフロップ回路（以下ＦＦ回路と
称する）Ｆ１〜Ｆ５と３個の排他的論理和回路（以下Ｅ
Ｘ−ＯＲ回路と称する）Ｅ１〜Ｅ３より構成した５段の
ＣＲＣ回路の例である。ＣＲＣ回路は公知の技術である
ので動作の説明は省略する。
す。図は５個のフリップフロップ回路（以下ＦＦ回路と
称する）Ｆ１〜Ｆ５と３個の排他的論理和回路（以下Ｅ
Ｘ−ＯＲ回路と称する）Ｅ１〜Ｅ３より構成した５段の
ＣＲＣ回路の例である。ＣＲＣ回路は公知の技術である
ので動作の説明は省略する。
【０００４】図１５は従来例を説明する図（２）を示
す。図中の３００ａは並列ＣＲＣ計算回路、３００ｂは
ＣＲＣ演算ゲート回路であり、パラレルに入力される入
力データとフィードバックデータからＣＲＣ符号を生成
するものである。また、Ｆ１〜ＦｎはＦＦ回路で、ここ
からの出力がフィードバックデータとなるとともに、入
力データに対するＣＲＣ符号の計算結果となる。
す。図中の３００ａは並列ＣＲＣ計算回路、３００ｂは
ＣＲＣ演算ゲート回路であり、パラレルに入力される入
力データとフィードバックデータからＣＲＣ符号を生成
するものである。また、Ｆ１〜ＦｎはＦＦ回路で、ここ
からの出力がフィードバックデータとなるとともに、入
力データに対するＣＲＣ符号の計算結果となる。
【０００５】図１６は余りテーブルデータの例を示す。
ここでは、生成多項式G(x)をＸ8 ＋Ｘ2 ＋Ｘ＋１とした
ときの例で説明する。（Ａ）は入力データの８ビット
と、フィードバックデータ８ビットとで１６ビットの構
成となる。この１６ビットのそれぞれの桁に「１」を立
てたデータである。
ここでは、生成多項式G(x)をＸ8 ＋Ｘ2 ＋Ｘ＋１とした
ときの例で説明する。（Ａ）は入力データの８ビット
と、フィードバックデータ８ビットとで１６ビットの構
成となる。この１６ビットのそれぞれの桁に「１」を立
てたデータである。
【０００６】（Ｂ）は（Ａ）のデータを２を法として
（モジュロ２）生成多項式G(x)で割った余りを示す。こ
れを余りテーブルデータと呼ぶ。この余りテーブルデー
タに基づき、入力データとフィードバックデータの各ビ
ットの「１」となっている項目のそれぞれの排他的論理
和をとった結果が出力ｑ０〜ｑ７となる。
（モジュロ２）生成多項式G(x)で割った余りを示す。こ
れを余りテーブルデータと呼ぶ。この余りテーブルデー
タに基づき、入力データとフィードバックデータの各ビ
ットの「１」となっている項目のそれぞれの排他的論理
和をとった結果が出力ｑ０〜ｑ７となる。
【０００７】ここでは、論理式は、 ｑ７＝Ｄ７＋Ｄ１３＋Ｄ１４＋Ｄ１５ ｑ６＝Ｄ６＋Ｄ１２＋Ｄ１３＋Ｄ１４ ｑ５＝Ｄ５＋Ｄ１１＋Ｄ１２＋Ｄ１３ ｑ４＝Ｄ４＋Ｄ１０＋Ｄ１１＋Ｄ１２ ｑ３＝Ｄ３＋Ｄ９＋Ｄ１０＋Ｄ１１＋Ｄ１５ ｑ２＝Ｄ２＋Ｄ８＋Ｄ９＋Ｄ１０＋Ｄ１４ ｑ１＝Ｄ１＋Ｄ８＋Ｄ９＋Ｄ１４ ｑ０＝Ｄ０＋Ｄ８＋Ｄ１４＋Ｄ１５ となる。上式の中の＋は排他的論理和（ＥＸ−ＯＲ）を
示す。
示す。
【０００８】図１７は従来例（２）のＣＲＣ演算ゲート
回路であり、上述の論理式をゲート回路で構成した例で
ある。ここでは、生成多項式をG(x)をＸ8 ＋Ｘ2 ＋Ｘ＋
１としたときの例であるが、生成多項式が異なる場合に
は、その生成多項式に対応する余りテーブルデータを作
成し、その論理式で決められるＣＲＣ演算ゲート回路３
００ｂを構成して、ＣＲＣ符号を求める。このようにし
て、指定の生成多項式に対するＣＲＣ符号の発生を行っ
ている。
回路であり、上述の論理式をゲート回路で構成した例で
ある。ここでは、生成多項式をG(x)をＸ8 ＋Ｘ2 ＋Ｘ＋
１としたときの例であるが、生成多項式が異なる場合に
は、その生成多項式に対応する余りテーブルデータを作
成し、その論理式で決められるＣＲＣ演算ゲート回路３
００ｂを構成して、ＣＲＣ符号を求める。このようにし
て、指定の生成多項式に対するＣＲＣ符号の発生を行っ
ている。
【０００９】
【発明が解決しようとする課題】図１４で説明した従来
例（１）の場合には、ＦＦ回路で構成されるシフトレジ
スタとＥＸ−ＯＲ回路がシリアルに接続されており、入
力データが入力されるごとに１ビット単位で処理を行っ
ているので、ＣＲＣ符号の計算がデータ伝送速度のボト
ルネックとなる。また、生成多項式は固定としているの
で、汎用性がなく、生成多項式を変更する場合には、ハ
ードウェアの改造が必要となる。
例（１）の場合には、ＦＦ回路で構成されるシフトレジ
スタとＥＸ−ＯＲ回路がシリアルに接続されており、入
力データが入力されるごとに１ビット単位で処理を行っ
ているので、ＣＲＣ符号の計算がデータ伝送速度のボト
ルネックとなる。また、生成多項式は固定としているの
で、汎用性がなく、生成多項式を変更する場合には、ハ
ードウェアの改造が必要となる。
【００１０】さらに、図１５で説明した従来例（２）の
場合には、パラレルでＣＲＣの計算を行うので、高速の
処理は可能であるが、図１４と同様に生成多項式は固定
としているので、汎用性がなく、生成多項式を変更する
場合には、ＣＲＣ演算ゲート回路３００ｂを改造するこ
とが必要となる。
場合には、パラレルでＣＲＣの計算を行うので、高速の
処理は可能であるが、図１４と同様に生成多項式は固定
としているので、汎用性がなく、生成多項式を変更する
場合には、ＣＲＣ演算ゲート回路３００ｂを改造するこ
とが必要となる。
【００１１】本発明は、ＣＲＣ符号の生成をパラレルで
処理することにより、高速処理を行うＣＲＣ生成装置に
おいて、あらゆる生成多項式、入力データ幅に対応して
ＣＲＣ符号を生成することのできる汎用性のあるプログ
ラマブル並列ＣＲＣ生成装置を実現しようとする。
処理することにより、高速処理を行うＣＲＣ生成装置に
おいて、あらゆる生成多項式、入力データ幅に対応して
ＣＲＣ符号を生成することのできる汎用性のあるプログ
ラマブル並列ＣＲＣ生成装置を実現しようとする。
【００１２】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は生成多項式に
基づいて、入力データのＣＲＣ符号を生成するためのＣ
ＲＣ計算用データ格納部であり、２００は所定の生成多
項式に対するＣＲＣ符号を生成するためのＣＲＣ計算用
データをプログラマブルにＣＲＣ計算用データ格納部１
００に設定するデータ設定部であり、３００はデータ設
定部２００によりＣＲＣ計算用データ格納部１００に設
定されたＣＲＣ計算用データと入力データからＣＲＣ符
号を生成する並列ＣＲＣ計算部であり、プログラマブル
並列ＣＲＣ生成装置にかかる手段を設けることにより課
題を解決する。
明するブロック図である。図中の１００は生成多項式に
基づいて、入力データのＣＲＣ符号を生成するためのＣ
ＲＣ計算用データ格納部であり、２００は所定の生成多
項式に対するＣＲＣ符号を生成するためのＣＲＣ計算用
データをプログラマブルにＣＲＣ計算用データ格納部１
００に設定するデータ設定部であり、３００はデータ設
定部２００によりＣＲＣ計算用データ格納部１００に設
定されたＣＲＣ計算用データと入力データからＣＲＣ符
号を生成する並列ＣＲＣ計算部であり、プログラマブル
並列ＣＲＣ生成装置にかかる手段を設けることにより課
題を解決する。
【００１３】
【作用】並列ＣＲＣ計算は、１００・・・・・００、０
１０・・・・・００、００１・・・・・００、・・・・
・・、０００・・・・・１０、０００・・・・・０１、
のようなデータを２を法として（モジュロ２）生成多項
式で割算を行いその余りを求めることにより、余りテー
ブルデータを作成し、余りテーブルデータの中の入力デ
ータとフィードバックデータの各ビットの「１」となっ
ている項目のそれぞれの排他的論理和をとった結果が求
めるＣＲＣ符号となるものであり、この余りテーブルデ
ータがＣＲＣ計算用データ格納部１００に格納されてい
る。
１０・・・・・００、００１・・・・・００、・・・・
・・、０００・・・・・１０、０００・・・・・０１、
のようなデータを２を法として（モジュロ２）生成多項
式で割算を行いその余りを求めることにより、余りテー
ブルデータを作成し、余りテーブルデータの中の入力デ
ータとフィードバックデータの各ビットの「１」となっ
ている項目のそれぞれの排他的論理和をとった結果が求
めるＣＲＣ符号となるものであり、この余りテーブルデ
ータがＣＲＣ計算用データ格納部１００に格納されてい
る。
【００１４】ここで、生成多項式が決まると、余りデー
タテーブルが決まり、論理式も決まり、論理式にしたが
ってＣＲＣ符号を生成する。本発明においては、データ
設定部２００により複数の生成多項式に対応する余りテ
ーブルデータをＣＲＣ計算用データ格納部１００にプロ
グラマブルに設定することにより、あらゆる生成多項
式、データ幅の入力データに対してＣＲＣ符号を並列計
算で生成することが可能となる。
タテーブルが決まり、論理式も決まり、論理式にしたが
ってＣＲＣ符号を生成する。本発明においては、データ
設定部２００により複数の生成多項式に対応する余りテ
ーブルデータをＣＲＣ計算用データ格納部１００にプロ
グラマブルに設定することにより、あらゆる生成多項
式、データ幅の入力データに対してＣＲＣ符号を並列計
算で生成することが可能となる。
【００１５】
【実施例】図２は本発明の実施例を説明する図である。
図は任意の生成多項式と任意の入力データ幅に対応する
ものであり、１００はＣＲＣ計算用の余りデータテーブ
ルを格納するＣＲＣ計算用データ格納部、２００は複数
の余りデータテーブルをプログラマブルに設定指定する
データ設定部であり、３００は並列ＣＲＣ計算部であ
る。また、１〜ｎはＡＮＤ回路、Ｘ１〜Ｘｎは排他的論
理和部である。
図は任意の生成多項式と任意の入力データ幅に対応する
ものであり、１００はＣＲＣ計算用の余りデータテーブ
ルを格納するＣＲＣ計算用データ格納部、２００は複数
の余りデータテーブルをプログラマブルに設定指定する
データ設定部であり、３００は並列ＣＲＣ計算部であ
る。また、１〜ｎはＡＮＤ回路、Ｘ１〜Ｘｎは排他的論
理和部である。
【００１６】図の構成はＣＲＣ計算用データ格納部１０
０からの出力と、任意の入力データとフィードバックデ
ータをＡＮＤ回路１〜ｎを通して選択した後、排他的論
理和部Ｘ１〜ＸｎのＥＸ−ＯＲ回路に入力する。ＡＮＤ
回路１〜ｎは一方の入力端子の入力が「１」の場合に
は、他方の入力端子の入力がそのまま出力されるので、
図の構成をとることにより図１６の（Ｂ）に示したよう
な余りテーブルデータに対応する論理式を得ることがで
きる。この構成で、ＣＲＣ計算用データ格納部１００の
データをプログラマブルとすることにより、任意の生成
多項式に対するＣＲＣ符号を生成することができる。
０からの出力と、任意の入力データとフィードバックデ
ータをＡＮＤ回路１〜ｎを通して選択した後、排他的論
理和部Ｘ１〜ＸｎのＥＸ−ＯＲ回路に入力する。ＡＮＤ
回路１〜ｎは一方の入力端子の入力が「１」の場合に
は、他方の入力端子の入力がそのまま出力されるので、
図の構成をとることにより図１６の（Ｂ）に示したよう
な余りテーブルデータに対応する論理式を得ることがで
きる。この構成で、ＣＲＣ計算用データ格納部１００の
データをプログラマブルとすることにより、任意の生成
多項式に対するＣＲＣ符号を生成することができる。
【００１７】そして、入力データとフィードバックデー
タは排他的論理和され、ＦＦ回路Ｆ１〜Ｆｎに一時格納
された後、次のクロックでＣＲＣ符号計算結果として出
力されるとともに、フィードバックデータとしてフィー
ドバックされ、以上の処理が繰り返される。
タは排他的論理和され、ＦＦ回路Ｆ１〜Ｆｎに一時格納
された後、次のクロックでＣＲＣ符号計算結果として出
力されるとともに、フィードバックデータとしてフィー
ドバックされ、以上の処理が繰り返される。
【００１８】図３は本発明のその他の実施例（１）を説
明する図である。図は入力データ８ビットの例である。
また、図２で説明したＡＮＤ回路１〜ｎとＥＸ−ＯＲ回
路で構成される排他的論理和部Ｘ１〜Ｘｎで構成するゲ
ートは全てのビットについて同じであるので、これをＡ
ＮＤ−ＥＯＲ回路（図中ＡＥとして示す）１１〜１８で
構成し、ＣＲＣ計算用データ格納部１００はＦＦ回路１
０１〜１１２８で構成しており、余りデータテーブルの
「１」となるビットに対して「１」を出力するようにし
ている。
明する図である。図は入力データ８ビットの例である。
また、図２で説明したＡＮＤ回路１〜ｎとＥＸ−ＯＲ回
路で構成される排他的論理和部Ｘ１〜Ｘｎで構成するゲ
ートは全てのビットについて同じであるので、これをＡ
ＮＤ−ＥＯＲ回路（図中ＡＥとして示す）１１〜１８で
構成し、ＣＲＣ計算用データ格納部１００はＦＦ回路１
０１〜１１２８で構成しており、余りデータテーブルの
「１」となるビットに対して「１」を出力するようにし
ている。
【００１９】図において、ＣＲＣ計算用データ格納部１
００はＦＦ回路１０１〜１１２８で構成しているが、メ
モリにデータを書き込んでおき、このメモリから必要デ
ータを読み出す構成とすることも可能である。
００はＦＦ回路１０１〜１１２８で構成しているが、メ
モリにデータを書き込んでおき、このメモリから必要デ
ータを読み出す構成とすることも可能である。
【００２０】図４は本発明のその他の実施例（１）のＡ
ＮＤ−ＥＯＲ回路を示す。図は入力データがＤ０〜Ｄ７
の８ビット、フィードバックデータがＤ８〜Ｄ１５の８
ビットの例であり、それぞれをＡＮＤ回路の一方の端子
に接続し、ＡＮＤ回路の他方の端子にＣＲＣ計算用デー
タ格納部１００からの制御データｇ０〜ｇ１５に接続す
ることにより論理式を決定する。
ＮＤ−ＥＯＲ回路を示す。図は入力データがＤ０〜Ｄ７
の８ビット、フィードバックデータがＤ８〜Ｄ１５の８
ビットの例であり、それぞれをＡＮＤ回路の一方の端子
に接続し、ＡＮＤ回路の他方の端子にＣＲＣ計算用デー
タ格納部１００からの制御データｇ０〜ｇ１５に接続す
ることにより論理式を決定する。
【００２１】図５は本発明のその他の実施例（１）の入
力データ幅を変更する余りテーブルデータの例を示す。
図は生成多項式がG(x)＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１で入力デー
タ幅が４ビットの場合の余りテーブルデータである。こ
の余りテーブルデータを使用することにより、入力デー
タ幅を４ビットとすることができる。このときＤ０〜Ｄ
３には、例えば、「０」を入力する。（また、「０」で
なくとも、任意のデータでも差支えない。）図６は本発
明のその他の実施例（１）の生成多項式を変更した余り
テーブルデータの例を示す。図は生成多項式がG(x)＝Ｘ
4 ＋Ｘ＋１で入力データ幅が８ビットの場合の余りテー
ブルデータである。図５、図 6に示したように、ＣＲＣ
計算用データ格納部１００に設定する余りテーブルデー
タを変更することより、あらゆる生成多項式、入力デー
タ幅に対応することができる。
力データ幅を変更する余りテーブルデータの例を示す。
図は生成多項式がG(x)＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１で入力デー
タ幅が４ビットの場合の余りテーブルデータである。こ
の余りテーブルデータを使用することにより、入力デー
タ幅を４ビットとすることができる。このときＤ０〜Ｄ
３には、例えば、「０」を入力する。（また、「０」で
なくとも、任意のデータでも差支えない。）図６は本発
明のその他の実施例（１）の生成多項式を変更した余り
テーブルデータの例を示す。図は生成多項式がG(x)＝Ｘ
4 ＋Ｘ＋１で入力データ幅が８ビットの場合の余りテー
ブルデータである。図５、図 6に示したように、ＣＲＣ
計算用データ格納部１００に設定する余りテーブルデー
タを変更することより、あらゆる生成多項式、入力デー
タ幅に対応することができる。
【００２２】図７は本発明のその他の実施例（２）を説
明する図である。図は請求項２に対応するもので、入力
データが８ビットの例である。生成多項式設定部４１０
により、例えば、ＦＦ回路に生成多項式を設定する。こ
の設定条件をデータ計算部４００に入力することによ
り、自動的に余りテーブルデータを求める。この余りデ
ータテーブルから指定の論理式を設定するための制御デ
ータｇ０〜ｇ１５を出力している。
明する図である。図は請求項２に対応するもので、入力
データが８ビットの例である。生成多項式設定部４１０
により、例えば、ＦＦ回路に生成多項式を設定する。こ
の設定条件をデータ計算部４００に入力することによ
り、自動的に余りテーブルデータを求める。この余りデ
ータテーブルから指定の論理式を設定するための制御デ
ータｇ０〜ｇ１５を出力している。
【００２３】図８は本発明のその他の実施例（３）を説
明する図である。図は請求項３に対応するものである。
入力データ長が入力データ幅と一致しない場合は、最後
のデータが入力されたときに、設定データ変更部２１０
によりＣＲＣ計算用データを変更することにより、正し
いＣＲＣ符号を生成するようにする。
明する図である。図は請求項３に対応するものである。
入力データ長が入力データ幅と一致しない場合は、最後
のデータが入力されたときに、設定データ変更部２１０
によりＣＲＣ計算用データを変更することにより、正し
いＣＲＣ符号を生成するようにする。
【００２４】図９は本発明のその他の実施例（３）の最
後の入力データに対する余りテーブルデータである。生
成多項式G(x)がＸ8 ＋Ｘ2 ＋Ｘ＋１で入力データ幅が８
ビットの場合の余りデータテーブルは従来例の図１６の
（Ｂ）で示したとおりである。ここで、最後の入力デー
タが４ビットの場合には、設定データ変更部２１０でＣ
ＲＣ符号の計算中にダイナミックに使用するテーブルを
図９に示す余りテーブルデータに変更することによりＣ
ＲＣ符号を正しく生成する。
後の入力データに対する余りテーブルデータである。生
成多項式G(x)がＸ8 ＋Ｘ2 ＋Ｘ＋１で入力データ幅が８
ビットの場合の余りデータテーブルは従来例の図１６の
（Ｂ）で示したとおりである。ここで、最後の入力デー
タが４ビットの場合には、設定データ変更部２１０でＣ
ＲＣ符号の計算中にダイナミックに使用するテーブルを
図９に示す余りテーブルデータに変更することによりＣ
ＲＣ符号を正しく生成する。
【００２５】図１０は本発明のその他の実施例（４）を
説明する図である。図は請求項４に対応するものであ
る。入力データ長が入力データ幅の境界にない場合、デ
ータシフト部２２０で、入力データとフィードバックデ
ータを下位ビット方向へシフトし、シフトされた上位ビ
ット部分は「０」として、ＣＲＣ符号を計算する。
説明する図である。図は請求項４に対応するものであ
る。入力データ長が入力データ幅の境界にない場合、デ
ータシフト部２２０で、入力データとフィードバックデ
ータを下位ビット方向へシフトし、シフトされた上位ビ
ット部分は「０」として、ＣＲＣ符号を計算する。
【００２６】図中のデータ受信信号は入力データの受信
時は「１」となり、データが終了すると「０」となる信
号であり、この信号とＮＯＴ回路、ＡＮＤ回路、ＯＲ回
路により入力データは指定のビット数シフトされ、シフ
トされた上位ビットは「０」とする。データのシフト回
路は公知の技術であるのでここでは説明しない。
時は「１」となり、データが終了すると「０」となる信
号であり、この信号とＮＯＴ回路、ＡＮＤ回路、ＯＲ回
路により入力データは指定のビット数シフトされ、シフ
トされた上位ビットは「０」とする。データのシフト回
路は公知の技術であるのでここでは説明しない。
【００２７】図１１は本発明のその他の実施例（４）の
データシフトの例を示す。例えば、図５に示した余りテ
ーブルデータを用いることにより、生成多項式G(x)＝Ｘ
4 ＋Ｘ＋１、入力データ幅が４ビットに対応する。この
ときの入力データを１０００１１００００とすると、最
後のデータは２ビットとなり、入力データ幅に合わな
い。そこて、データシフト部２２０で入力データとフィ
ードバックデータを２ビットシフトしシフトされた上位
ビットには「０」を挿入しＣＲＣ符号を演算することで
正しいＣＲＣ符号を生成することができる。
データシフトの例を示す。例えば、図５に示した余りテ
ーブルデータを用いることにより、生成多項式G(x)＝Ｘ
4 ＋Ｘ＋１、入力データ幅が４ビットに対応する。この
ときの入力データを１０００１１００００とすると、最
後のデータは２ビットとなり、入力データ幅に合わな
い。そこて、データシフト部２２０で入力データとフィ
ードバックデータを２ビットシフトしシフトされた上位
ビットには「０」を挿入しＣＲＣ符号を演算することで
正しいＣＲＣ符号を生成することができる。
【００２８】図１２は本発明の生成多項式のシフトを説
明する図であり、生成多項式設定部４１０に設定する生
成多項式を指定のビット数シフトする生成多項式シフト
部を設けたものであるが、構成図は省略する。
明する図であり、生成多項式設定部４１０に設定する生
成多項式を指定のビット数シフトする生成多項式シフト
部を設けたものであるが、構成図は省略する。
【００２９】ここでは、生成多項式G(x)がＸ8 ＋Ｘ2 ＋
Ｘ＋１、入力データ幅が８ビットであり、最後の入力デ
ータが４ビットの場合の生成多項式をシフトした状態を
示す例である。このシフト後の生成多項式により、余り
データテーブルを計算する。
Ｘ＋１、入力データ幅が８ビットであり、最後の入力デ
ータが４ビットの場合の生成多項式をシフトした状態を
示す例である。このシフト後の生成多項式により、余り
データテーブルを計算する。
【００３０】図１３は本発明のその他の実施例（５）を
説明する図である。図は請求項６に対応するものであ
る。図の構成において、生成多項式を生成多項式設定部
４１０に設定し、データ計算部４００で余りテーブルデ
ータを出力し、余りテーブルデータをＣＲＣ計算用デー
タ設定部１００に設定し、入力データに対して順次ＣＲ
Ｃ符号を生成する。最後の入力データが入力されたとき
データ長が入力データ幅に合わない場合、データシフト
部２２０で入力データとフィードバックデータをシフト
しＣＲＣ符号を生成する。
説明する図である。図は請求項６に対応するものであ
る。図の構成において、生成多項式を生成多項式設定部
４１０に設定し、データ計算部４００で余りテーブルデ
ータを出力し、余りテーブルデータをＣＲＣ計算用デー
タ設定部１００に設定し、入力データに対して順次ＣＲ
Ｃ符号を生成する。最後の入力データが入力されたとき
データ長が入力データ幅に合わない場合、データシフト
部２２０で入力データとフィードバックデータをシフト
しＣＲＣ符号を生成する。
【００３１】
【発明の効果】本発明によれば、ＣＲＣ符号を計算する
とき、ＣＲＣ計算用データをプログラマブルとすること
ができ、あらゆる生成多項式、入力データ幅に対応する
ことのできるプログラマブル並列ＣＲＣ生成装置が実現
となる。
とき、ＣＲＣ計算用データをプログラマブルとすること
ができ、あらゆる生成多項式、入力データ幅に対応する
ことのできるプログラマブル並列ＣＲＣ生成装置が実現
となる。
【００３２】また、生成多項式を生成多項式設定部に設
定しておき、データ演算部で演算し、余りテーブルデー
タを自動的に算出することもできる。さらに、データシ
フト部を設け、最後の入力データが入力データ幅に合わ
ない場合でも、入力データ、フィードバックをシフト
し、ＣＲＣ符号を求めることにより正しいＣＲＣ符号を
もとめることができる。
定しておき、データ演算部で演算し、余りテーブルデー
タを自動的に算出することもできる。さらに、データシ
フト部を設け、最後の入力データが入力データ幅に合わ
ない場合でも、入力データ、フィードバックをシフト
し、ＣＲＣ符号を求めることにより正しいＣＲＣ符号を
もとめることができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明のその他の実施例（１）を説明する図
【図４】 本発明のその他の実施例（１）のＡＮＤ−Ｅ
ＯＲ回路
ＯＲ回路
【図５】 本発明のその他の実施例（１）の入力データ
幅を変更する余りテーブルデータの例
幅を変更する余りテーブルデータの例
【図６】 本発明のその他の実施例（１）の生成多項式
を変更した余りテーブルデータの例
を変更した余りテーブルデータの例
【図７】 本発明のその他の実施例（２）を説明する図
【図８】 本発明のその他の実施例（３）を説明する図
【図９】 本発明のその他の実施例（３）の最後の入力
データに対する余りテーブルデータ
データに対する余りテーブルデータ
【図１０】 本発明のその他の実施例（４）を説明する
図
図
【図１１】 本発明のその他の実施例（４）のデータシ
フトの例
フトの例
【図１２】 本発明の生成多項式のシフトを説明する図
【図１３】 本発明のその他の実施例（５）を説明する
図
図
【図１４】 従来例を説明する図（１）
【図１５】 従来例を説明する図（２）
【図１６】 余りテーブルデータの例
【図１７】 従来例（２）のＣＲＣ演算ゲート回路
１００ ＣＲＣ計算用データ格納部 ２００ データ設定部 ２１０ 設定データ変更部 ２２０ データシフト部 ３００ 並列ＣＲＣ計算部 ３００ａ 並列ＣＲＣ計算回路 ３００ｂ ＣＲＣ演算ゲート回路 ４００ データ計算部 ４１０ 生成多項式設定部 Ｘ１〜Ｘｎ 排他的論理和部 Ｆ１〜Ｆｎ、１０１〜１１２８ ＦＦ回路 １〜ｎ ＡＮＤ回路 １１〜１８ ＡＮＤ−ＥＯＲ回路 Ｅ１〜Ｅ３ 排他的論理和回路
Claims (6)
- 【請求項１】 巡回冗長検査（ＣＲＣ）を行うための巡
回冗長検査（ＣＲＣ）符号を生成する装置であって、 生成多項式に基づいて、入力データの巡回冗長検査（Ｃ
ＲＣ）符号を生成するためのＣＲＣ計算用データ格納部
（１００）と、 所定の生成多項式に対する巡回冗長検査（ＣＲＣ）符号
を生成するためのＣＲＣ計算用データをプログラマブル
に前記ＣＲＣ計算用データ格納部（１００）に設定する
データ設定部（２００）と、 前記データ設定部（２００）によりＣＲＣ計算用データ
格納部（１００）に設定されたＣＲＣ計算用データと入
力データから巡回冗長検査（ＣＲＣ）符号を生成する並
列ＣＲＣ計算部（３００）を備えたことを特徴とするプ
ログラマブル並列ＣＲＣ生成装置。 - 【請求項２】 前項記載のプログラマブル並列ＣＲＣ生
成装置において、 生成多項式を基準として、入力データの巡回冗長検査
（ＣＲＣ）符号を生成するためのＣＲＣ計算用データを
算出するデータ計算部（４００）を設け、 生成多項式を生成多項式設定部（４１０）に設定し、前
記データ計算部（４００）は該生成多項式設定部（４１
０）にプログラマブル設定された生成多項式に基づい
て、入力データの巡回冗長検査（ＣＲＣ）符号を生成す
るためのＣＲＣ計算用データを算出することを特徴とす
る請求項１記載のプログラマブル並列ＣＲＣ生成装置。 - 【請求項３】 １項記載のプログラマブル並列ＣＲＣ生
成装置において、 入力データ長が入力データ幅の境界にない場合、最後の
データが入力されたときに、ＣＲＣ計算用データを変更
する設定データ変更部（２１０）を設け、 入力データ長が入力データ幅に一致しない場合、巡回冗
長検査（ＣＲＣ）符号の計算中に、前記設定データ変更
部（２１０）により、ＣＲＣ計算用データを変更するこ
とを特徴とする請求項１記載のプログラマブル並列ＣＲ
Ｃ生成装置。 - 【請求項４】 前項記載のプログラマブル並列ＣＲＣ生
成装置において、 入力データ長が入力データ幅の境界にない場合、入力デ
ータを下位ビット方向へシフトするデータシフト部（２
２０）を設け、 前記データシフト部（２２０）により、入力データを下
位ビット方向へシフトし、シフトされた上位ビットは
「０」として、前記ＣＲＣ計算用データ格納部（１０
０）に設定されたＣＲＣ計算用データにより巡回冗長検
査（ＣＲＣ）符号を計算することを特徴とする請求項１
記載のプログラマブル並列ＣＲＣ生成装置。 - 【請求項５】 ２項記載のプログラマブル並列ＣＲＣ生
成装置において、 入力データ長が入力データ幅の境界にない場合、生成多
項式を所定のビット数シフトする生成多項式シフト部を
設け、 入力データ長が入力データ幅に一致しない場合、巡回冗
長検査（ＣＲＣ）符号の計算中に、最後の入力データが
入力されたとき、前記生成多項式シフト部により、生成
多項式を所定のビット数だけシフトし、シフトした生成
多項式から前記データ計算部（４００）は入力データの
巡回冗長検査（ＣＲＣ）符号を生成するためのＣＲＣ計
算用データを算出することを特徴とする請求項２記載の
プログラマブル並列ＣＲＣ生成装置。 - 【請求項６】 前項記載のプログラマブル並列ＣＲＣ生
成装置において、 前記生成多項式設定部（４１０）に生成多項式から入力
データの巡回冗長検査（ＣＲＣ）符号を生成するための
ＣＲＣ計算用データを計算するデータ計算部（４００）
と、 巡回冗長検査（ＣＲＣ）符号を計算するための下位ビッ
ト方向へシフトするデータシフト部（２２０）を設け、 前記データ計算部（４００）は前記生成多項式設定部
（４１０）に設定された生成多項式に基づいて入力デー
タの巡回冗長検査（ＣＲＣ）符号を生成するためのＣＲ
Ｃ計算用データを生成するとともに、最終のデータ入力
時に、入力データ長が入力データ幅に合わない場合、前
記データシフト部（２２０）により、入力データを下位
ビット方向へシフトし、巡回冗長検査（ＣＲＣ）符号を
計算することを特徴とする請求項２記載のプログラマブ
ル並列ＣＲＣ生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232701A JPH0795096A (ja) | 1993-09-20 | 1993-09-20 | プログラマブル並列ｃｒｃ生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232701A JPH0795096A (ja) | 1993-09-20 | 1993-09-20 | プログラマブル並列ｃｒｃ生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795096A true JPH0795096A (ja) | 1995-04-07 |
Family
ID=16943424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232701A Withdrawn JPH0795096A (ja) | 1993-09-20 | 1993-09-20 | プログラマブル並列ｃｒｃ生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795096A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330976A (ja) * | 1995-05-29 | 1996-12-13 | Nec Corp | Ｃｒｃ符号演算方法および回路 |
| EP0767539A2 (en) * | 1995-10-06 | 1997-04-09 | Tektronix, Inc. | Highly parallel cyclic redundancy code generator |
| JP2006254429A (ja) * | 2005-03-09 | 2006-09-21 | Samsung Electronics Co Ltd | 伝送データの無欠性検査方法及び手段 |
| WO2007122384A1 (en) * | 2006-04-22 | 2007-11-01 | The Queen's University Of Belfast | Configurable parallel computation of cyclic redundancy check (crc) codes |
| JP2009094605A (ja) * | 2007-10-04 | 2009-04-30 | Oki Semiconductor Co Ltd | 符号誤り検出装置および誤り検出符号生成装置 |
| JP2009136025A (ja) * | 2009-03-23 | 2009-06-18 | Fujitsu Ltd | 準固定回路 |
| JP2012027849A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | 計算機、プログラム、及び計算機の制御方法 |
| JP2017027440A (ja) * | 2015-07-24 | 2017-02-02 | ソニー株式会社 | 符号化装置、メモリシステム、通信システムおよび符号化方法 |
| US10230495B2 (en) | 2016-08-03 | 2019-03-12 | Renesas Electronics Corporation | CRC calculation circuit, semiconductor device, and radar system |
-
1993
- 1993-09-20 JP JP5232701A patent/JPH0795096A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330976A (ja) * | 1995-05-29 | 1996-12-13 | Nec Corp | Ｃｒｃ符号演算方法および回路 |
| EP0767539A2 (en) * | 1995-10-06 | 1997-04-09 | Tektronix, Inc. | Highly parallel cyclic redundancy code generator |
| EP0767539A3 (en) * | 1995-10-06 | 1999-03-03 | Tektronix, Inc. | Highly parallel cyclic redundancy code generator |
| JP2006254429A (ja) * | 2005-03-09 | 2006-09-21 | Samsung Electronics Co Ltd | 伝送データの無欠性検査方法及び手段 |
| WO2007122384A1 (en) * | 2006-04-22 | 2007-11-01 | The Queen's University Of Belfast | Configurable parallel computation of cyclic redundancy check (crc) codes |
| JP2009094605A (ja) * | 2007-10-04 | 2009-04-30 | Oki Semiconductor Co Ltd | 符号誤り検出装置および誤り検出符号生成装置 |
| JP2009136025A (ja) * | 2009-03-23 | 2009-06-18 | Fujitsu Ltd | 準固定回路 |
| JP2012027849A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | 計算機、プログラム、及び計算機の制御方法 |
| JP2017027440A (ja) * | 2015-07-24 | 2017-02-02 | ソニー株式会社 | 符号化装置、メモリシステム、通信システムおよび符号化方法 |
| US10230495B2 (en) | 2016-08-03 | 2019-03-12 | Renesas Electronics Corporation | CRC calculation circuit, semiconductor device, and radar system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4875211A (en) | Galois field arithmetic logic unit | |
| EP0480621B1 (en) | Apparatus and method for parallel generation of cyclic redundancy check (CRC) codes | |
| US4937828A (en) | High speed parallel CRC device for concatenated data frames | |
| US4751704A (en) | Method and apparatus for decoding BCH code | |
| US6523146B1 (en) | Operation processing apparatus and operation processing method | |
| JPH0795096A (ja) | プログラマブル並列ｃｒｃ生成装置 | |
| US6647529B2 (en) | Chien's searching apparatus | |
| CN113300716A (zh) | 循环冗余校验码的生成方法、设备以及计算机可读介质 | |
| JP3880934B2 (ja) | Ｃｒｃ符号生成方法 | |
| JP2001251194A (ja) | Ｃｒｃ演算装置 | |
| JP2810397B2 (ja) | 誤り訂正装置 | |
| JP2020120249A (ja) | Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法 | |
| US20030041300A1 (en) | Universal device for processing Reed-Solomon forward error-correction encoded messages | |
| US4879675A (en) | Parity generator circuit and method | |
| JP3126973B2 (ja) | 誤り訂正処理装置 | |
| JPH10149277A (ja) | 乗算装置 | |
| JPH10215187A (ja) | 誤り検出符号化復号装置および方法 | |
| JPH0964754A (ja) | 誤り検出符号生成回路 | |
| JP3231713B2 (ja) | 巡回冗長検査計算方法および装置 | |
| JPH03119835A (ja) | 誤り訂正回路 | |
| JP3164445B2 (ja) | １０進演算命令処理装置 | |
| JPH06314091A (ja) | 輪郭塗り潰し方法及びその回路 | |
| JPH071876B2 (ja) | Ｂｃｈ符号の復号装置 | |
| JPH0744463B2 (ja) | エラ−訂正回路 | |
| JPS5966240A (ja) | Ｃｒｃｃ生成チエツク回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |