JP2001251194A - Ｃｒｃ演算装置 - Google Patents
Ｃｒｃ演算装置Info
- Publication number
- JP2001251194A JP2001251194A JP2000060330A JP2000060330A JP2001251194A JP 2001251194 A JP2001251194 A JP 2001251194A JP 2000060330 A JP2000060330 A JP 2000060330A JP 2000060330 A JP2000060330 A JP 2000060330A JP 2001251194 A JP2001251194 A JP 2001251194A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit
- signal bit
- significant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/091—Parallel or block-wise CRC computation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6575—Implementations based on combinatorial logic, e.g. Boolean circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＣＲＣ（冗長巡回検査）演算を高速に行なう
ことができるＣＲＣ演算装置を提供する。 【解決手段】 入力ＩＮ３〜ＩＮ０から４ビットを一括
して受ける演算回路３６〜４２によって処理した結果を
保持回路２によって保持する。従来は１ビットずつ処理
していた入力データ列を４ビットずつ一括処理するので
ＣＲＣ演算の高速化が図れる。より好ましくは、演算回
路３６〜４２に設定する設定データを変更すれば、生成
多項式の変更にも柔軟に対応できる。
ことができるＣＲＣ演算装置を提供する。 【解決手段】 入力ＩＮ３〜ＩＮ０から４ビットを一括
して受ける演算回路３６〜４２によって処理した結果を
保持回路２によって保持する。従来は１ビットずつ処理
していた入力データ列を４ビットずつ一括処理するので
ＣＲＣ演算の高速化が図れる。より好ましくは、演算回
路３６〜４２に設定する設定データを変更すれば、生成
多項式の変更にも柔軟に対応できる。
Description
【０００１】
【発明の属する技術分野】この発明は、データ列を通信
する際に用いられる、ＣＲＣ（Cyclic Redundancy Chec
k：巡回冗長検査）方式によるデータ伝送誤り検出のた
めのＣＲＣ演算装置に関する。
する際に用いられる、ＣＲＣ（Cyclic Redundancy Chec
k：巡回冗長検査）方式によるデータ伝送誤り検出のた
めのＣＲＣ演算装置に関する。
【０００２】
【従来の技術】データ列を通信する際に、伝送したい情
報ビットに誤りを検出する検査のための検査ビットを付
加して伝送し、受信時に所定の演算を行ない伝送された
データ列に異常がないかどうかを判定する方法がある。
誤りを検出する単純な方式としては、パリティビットに
よる方法がよく知られている。この方法は、送信するデ
ータ列ごとに含まれている“１”の数が偶数であるか奇
数であるかによって１ビットのパリティビットを付加す
るものである。
報ビットに誤りを検出する検査のための検査ビットを付
加して伝送し、受信時に所定の演算を行ない伝送された
データ列に異常がないかどうかを判定する方法がある。
誤りを検出する単純な方式としては、パリティビットに
よる方法がよく知られている。この方法は、送信するデ
ータ列ごとに含まれている“１”の数が偶数であるか奇
数であるかによって１ビットのパリティビットを付加す
るものである。
【０００３】さらに、検出能力が強化された方法とし
て、巡回冗長検査（以下ＣＲＣと称する）による方法が
ある。ＣＲＣでは、伝送したい情報ビットに対し、生成
多項式による演算を行なう。
て、巡回冗長検査（以下ＣＲＣと称する）による方法が
ある。ＣＲＣでは、伝送したい情報ビットに対し、生成
多項式による演算を行なう。
【０００４】簡単にＣＲＣ符号の作り方を説明する。ま
ず、情報ビットに対応する送りたい情報データ列をＰ
（Ｘ）、生成多項式をＧ（Ｘ）、送出データ列をＦ
（Ｘ）、検査ビットに対応する剰余多項式をＲ（Ｘ）と
する。これらは符号多項式で表現されている。符号多項
式では、２進数は多項式で表現される。たとえば、Ｐ
（Ｘ）＝“１００ １０１１ ０１００ １０１１”
は、Ｐ（Ｘ）＝Ｘ14＋Ｘ11＋Ｘ9＋Ｘ8＋Ｘ6＋Ｘ3＋Ｘ1
＋１のように表現される。
ず、情報ビットに対応する送りたい情報データ列をＰ
（Ｘ）、生成多項式をＧ（Ｘ）、送出データ列をＦ
（Ｘ）、検査ビットに対応する剰余多項式をＲ（Ｘ）と
する。これらは符号多項式で表現されている。符号多項
式では、２進数は多項式で表現される。たとえば、Ｐ
（Ｘ）＝“１００ １０１１ ０１００ １０１１”
は、Ｐ（Ｘ）＝Ｘ14＋Ｘ11＋Ｘ9＋Ｘ8＋Ｘ6＋Ｘ3＋Ｘ1
＋１のように表現される。
【０００５】生成多項式がＧ（Ｘ）＝Ｘ8＋Ｘ7＋Ｘ6＋
Ｘ4＋Ｘ2＋１であるとき、以下の（１）〜（３）式によ
り送出データ列Ｆ（Ｘ）を求める。
Ｘ4＋Ｘ2＋１であるとき、以下の（１）〜（３）式によ
り送出データ列Ｆ（Ｘ）を求める。
【０００６】まず、生成多項式Ｇ（Ｘ）の最高次の項で
あるＸ8を情報データ列Ｐ（Ｘ）に乗算してＰ’（Ｘ）
を求める。
あるＸ8を情報データ列Ｐ（Ｘ）に乗算してＰ’（Ｘ）
を求める。
【０００７】 Ｐ’（Ｘ）＝Ｐ（Ｘ）×Ｘ8 … （１） 次に、Ｐ’（Ｘ）を生成多項式Ｇ（Ｘ）で後に説明する
ｍｏｄ２除算をして剰余多項式Ｒ（Ｘ）を求める。ここ
で、“／”は、後に説明するｍｏｄ２除算を表わすもの
とする。
ｍｏｄ２除算をして剰余多項式Ｒ（Ｘ）を求める。ここ
で、“／”は、後に説明するｍｏｄ２除算を表わすもの
とする。
【０００８】 Ｒ（Ｘ）＝Ｐ’（Ｘ）／Ｇ（Ｘ） … （２） そして、求めた剰余多項式Ｒ（Ｘ）とＰ’（Ｘ）を加算
して送出データ列Ｆ（Ｘ）を求める。
して送出データ列Ｆ（Ｘ）を求める。
【０００９】 Ｆ（Ｘ）＝Ｐ’（Ｘ）＋Ｒ（Ｘ） … （３） 図１５は、情報ビットと生成多項式から検査ビットを求
めるｍｏｄ２除算を説明するための図である。
めるｍｏｄ２除算を説明するための図である。
【００１０】図１５を参照して、生成多項式Ｇ（Ｘ）＝
Ｘ8＋Ｘ7＋Ｘ6＋Ｘ4＋Ｘ2＋１のとき情報ビットから検
査ビットを求める演算を説明する。生成多項式に対応す
るのは、“１ １１００ １００１”であり、情報ビッ
トは“１００ １０１１ ０１００ １０１１”であ
る。
Ｘ8＋Ｘ7＋Ｘ6＋Ｘ4＋Ｘ2＋１のとき情報ビットから検
査ビットを求める演算を説明する。生成多項式に対応す
るのは、“１ １１００ １００１”であり、情報ビッ
トは“１００ １０１１ ０１００ １０１１”であ
る。
【００１１】まず、情報ビットの下位に生成多項式のビ
ット数−１の個数の０を付加する。この処理が（２）式
で示した演算に相当する。
ット数−１の個数の０を付加する。この処理が（２）式
で示した演算に相当する。
【００１２】そして、上位ビット側から生成多項式の各
ビットとｍｏｄ２演算を行なう。ただし、ｍｏｄ２演算
は、通常の除算とは異なり桁上がりや桁下がりは発生し
ない。すなわち、情報ビットの各ビットと生成多項式の
各ビットの排他的論理和をとった値が順次計算されてい
る。最上位の演算結果は必ず“０”となるため、生成多
項式のビット数に一致するように、演算結果の下位に少
なくとも１ビット分の情報ビットを補う。図１５の中間
演算結果Ａが、ここまでの結果を示す。
ビットとｍｏｄ２演算を行なう。ただし、ｍｏｄ２演算
は、通常の除算とは異なり桁上がりや桁下がりは発生し
ない。すなわち、情報ビットの各ビットと生成多項式の
各ビットの排他的論理和をとった値が順次計算されてい
る。最上位の演算結果は必ず“０”となるため、生成多
項式のビット数に一致するように、演算結果の下位に少
なくとも１ビット分の情報ビットを補う。図１５の中間
演算結果Ａが、ここまでの結果を示す。
【００１３】以降同様にｍｏｄ２演算が繰返され、最後
に演算結果が生成多項式のビット数より少なくなった時
点で演算は終了する。そして、最後に求められた剰余
“００１１０００１”が求める検査ビットである。この
ように、ｍｏｄ２演算を繰返して、剰余を求めること
を、本明細書中では、ｍｏｄ２除算ということとする。
に演算結果が生成多項式のビット数より少なくなった時
点で演算は終了する。そして、最後に求められた剰余
“００１１０００１”が求める検査ビットである。この
ように、ｍｏｄ２演算を繰返して、剰余を求めること
を、本明細書中では、ｍｏｄ２除算ということとする。
【００１４】このように検査ビットが求められると、送
出データ列を送信するときに、情報ビットに続いて検査
ビットが送出される。そして、受信側では、伝送された
情報ビットと検査ビットとに基づいて伝送誤りが発生し
ていないかどうかの確認が行なわれる。
出データ列を送信するときに、情報ビットに続いて検査
ビットが送出される。そして、受信側では、伝送された
情報ビットと検査ビットとに基づいて伝送誤りが発生し
ていないかどうかの確認が行なわれる。
【００１５】図１６は、伝送誤りが発生していないかど
うかの確認を行なうための演算の説明をするための図で
ある。
うかの確認を行なうための演算の説明をするための図で
ある。
【００１６】図１６を参照して、情報ビット“１００
１０１１ ０１００ １０１１”の下位側に検査ビット
“００１１ ０００１”が付加され伝送されたこれらの
送出データ列に対して生成多項式“１ １１０１ ０１
０１”によるｍｏｄ２除算が行なわれる。ｍｏｄ２除算
については、図１５で説明しているので説明は繰返さな
い。このときに、正しく伝送がなされていれば、剰余が
０となり伝送誤りがないことが確認できる。
１０１１ ０１００ １０１１”の下位側に検査ビット
“００１１ ０００１”が付加され伝送されたこれらの
送出データ列に対して生成多項式“１ １１０１ ０１
０１”によるｍｏｄ２除算が行なわれる。ｍｏｄ２除算
については、図１５で説明しているので説明は繰返さな
い。このときに、正しく伝送がなされていれば、剰余が
０となり伝送誤りがないことが確認できる。
【００１７】図１７は、図１５、図１６で示した除算を
行なう従来のＣＲＣ演算装置１００の構成を示す概念図
である。
行なう従来のＣＲＣ演算装置１００の構成を示す概念図
である。
【００１８】図１７を参照して、ＣＲＣ演算装置１００
は、排他的論理和を演算して出力するＸＯＲ回路１０２
〜１１０と、図示しないクロック信号によって駆動され
データを取込み保持するレジスタ１１２〜１２６とを含
む。
は、排他的論理和を演算して出力するＸＯＲ回路１０２
〜１１０と、図示しないクロック信号によって駆動され
データを取込み保持するレジスタ１１２〜１２６とを含
む。
【００１９】ＸＯＲ回路１０２は、ＣＲＣ演算装置１０
０に入力されるデータ列とレジスタ１２６の保持する値
の排他的論理和を演算して出力する。レジスタ１１２
は、ＸＯＲ回路１０２の出力を受けて１クロックの間保
持する。レジスタ１１４は、レジスタ１１２の出力を受
けて１クロックの間保持する。ＸＯＲ回路１０４は、レ
ジスタ１１４，１２６の出力の排他的論理和を演算して
出力する。レジスタ１１６は、ＸＯＲ回路１０４の出力
を受けて１クロックの間保持する。レジスタ１１８は、
レジスタ１１６の出力を受けて１クロックの間保持す
る。
０に入力されるデータ列とレジスタ１２６の保持する値
の排他的論理和を演算して出力する。レジスタ１１２
は、ＸＯＲ回路１０２の出力を受けて１クロックの間保
持する。レジスタ１１４は、レジスタ１１２の出力を受
けて１クロックの間保持する。ＸＯＲ回路１０４は、レ
ジスタ１１４，１２６の出力の排他的論理和を演算して
出力する。レジスタ１１６は、ＸＯＲ回路１０４の出力
を受けて１クロックの間保持する。レジスタ１１８は、
レジスタ１１６の出力を受けて１クロックの間保持す
る。
【００２０】ＸＯＲ回路１０６は、レジスタ１１８，１
２６の出力の排他的論理和を演算して出力する。レジス
タ１２０は、ＸＯＲ回路１０６の出力を受けて１クロッ
ク間保持する。レジスタ１２２は、レジスタ１２０の出
力を受けて１クロック間保持する。ＸＯＲ回路１０８
は、レジスタ１２２，１２６の出力の排他的論理和を演
算して出力する。レジスタ１２４は、ＸＯＲ回路１０８
の出力を受けて１クロック間保持する。ＸＯＲ回路１１
０は、レジスタ１２４，１２６の出力の排他的論理和を
出力する。レジスタ１２６は、ＸＯＲ回路１１０の出力
を受けて１クロック間保持する。
２６の出力の排他的論理和を演算して出力する。レジス
タ１２０は、ＸＯＲ回路１０６の出力を受けて１クロッ
ク間保持する。レジスタ１２２は、レジスタ１２０の出
力を受けて１クロック間保持する。ＸＯＲ回路１０８
は、レジスタ１２２，１２６の出力の排他的論理和を演
算して出力する。レジスタ１２４は、ＸＯＲ回路１０８
の出力を受けて１クロック間保持する。ＸＯＲ回路１１
０は、レジスタ１２４，１２６の出力の排他的論理和を
出力する。レジスタ１２６は、ＸＯＲ回路１１０の出力
を受けて１クロック間保持する。
【００２１】図１８〜図２５は、図１７に示したＣＲＣ
演算装置が、演算を行なう経過を示した図である。な
お、図１５で示したｍｏｄ２除算の途中までの経過をこ
れらの図を用いて説明する。
演算装置が、演算を行なう経過を示した図である。な
お、図１５で示したｍｏｄ２除算の途中までの経過をこ
れらの図を用いて説明する。
【００２２】図１５、図１８を参照して、ＣＲＣ演算装
置１００には、生成多項式の“１”のビットが存在する
位置に対応してＸＯＲ回路が設けられている。すなわ
ち、ＣＲＣ演算装置１００の構成は、生成多項式“１
１１０１ ０１０１”に対応している。
置１００には、生成多項式の“１”のビットが存在する
位置に対応してＸＯＲ回路が設けられている。すなわ
ち、ＣＲＣ演算装置１００の構成は、生成多項式“１
１１０１ ０１０１”に対応している。
【００２３】まず、当初、すべてのレジスタに “０”
が保持されているとする。図示しないが、すべてのレジ
スタがリセット信号に応じて保持値が“０”に初期化さ
れるのが一般的である。レジスタ１２６に“０”が保持
されている間は、ＸＯＲ回路１０２〜１１０は、前段か
ら入力されたデータをそのまま後段に出力する。つま
り、ＣＲＣ演算装置１００は、レジスタ１２６にデータ
“１”が到達するまでには単純なシフトレジスタとして
働く。
が保持されているとする。図示しないが、すべてのレジ
スタがリセット信号に応じて保持値が“０”に初期化さ
れるのが一般的である。レジスタ１２６に“０”が保持
されている間は、ＸＯＲ回路１０２〜１１０は、前段か
ら入力されたデータをそのまま後段に出力する。つま
り、ＣＲＣ演算装置１００は、レジスタ１２６にデータ
“１”が到達するまでには単純なシフトレジスタとして
働く。
【００２４】所定の時間経過すると、レジスタ１１２〜
１２６には、“１００１ ０１１０”が保持される。そ
して、ＣＲＣ演算回路の入力には、 “１”が入力され
る。
１２６には、“１００１ ０１１０”が保持される。そ
して、ＣＲＣ演算回路の入力には、 “１”が入力され
る。
【００２５】図１９を参照して、１クロック期間が経過
し次の状態においては、ＸＯＲ回路１０２〜１１０によ
って演算されていた結果がレジスタ１１２〜１２６によ
って保持される。そして、ＣＲＣ演算回路の入力には、
さらに次のビット“０”が入力される。この状態は、図
１５のＡの中間の演算結果を示している。
し次の状態においては、ＸＯＲ回路１０２〜１１０によ
って演算されていた結果がレジスタ１１２〜１２６によ
って保持される。そして、ＣＲＣ演算回路の入力には、
さらに次のビット“０”が入力される。この状態は、図
１５のＡの中間の演算結果を示している。
【００２６】続いて、図２０において、次のクロックサ
イクルにおける状態が示される。このとき、レジスタ１
１２〜１２６には、“００１０ ０１０１”が保持され
る。
イクルにおける状態が示される。このとき、レジスタ１
１２〜１２６には、“００１０ ０１０１”が保持され
る。
【００２７】続いて、図２１において、次のクロックサ
イクルの状態が示される。このときレジスタ１２６の保
持した値は“０”であるので、全体が１ビット上位側に
シフトする。したがってレジスタ１１２〜１２６の保持
する値は、“０１００ １０１０”となる。
イクルの状態が示される。このときレジスタ１２６の保
持した値は“０”であるので、全体が１ビット上位側に
シフトする。したがってレジスタ１１２〜１２６の保持
する値は、“０１００ １０１０”となる。
【００２８】続いて、図２２において、次のクロックサ
イクルの状態が示される。図２１のレジスタ１２６が保
持した値も“０”であったため、ＣＲＣ演算装置１００
が保持する保持値は、１ビット上位側にシフトし、“１
００１ ０１０１”になっている。そして、新たに、Ｃ
ＲＣ演算装置１００の入力には“０”が入力される。こ
の状態が、図１５の中間演算結果Ｂに対応する。
イクルの状態が示される。図２１のレジスタ１２６が保
持した値も“０”であったため、ＣＲＣ演算装置１００
が保持する保持値は、１ビット上位側にシフトし、“１
００１ ０１０１”になっている。そして、新たに、Ｃ
ＲＣ演算装置１００の入力には“０”が入力される。こ
の状態が、図１５の中間演算結果Ｂに対応する。
【００２９】次のクロックサイクルでは、図２３に示す
ようにレジスタの保持値は“１１１１ １１１１”とな
る。そして、新たに、ＣＲＣ演算装置１００の入力には
“１”が入力される。この状態が図１５の中間演算結果
Ｃに対応する。そして、次のクロックサイクルにおいて
シフトレジスタの保持値は、図２４に示すように“００
１０ １０１０”となる。
ようにレジスタの保持値は“１１１１ １１１１”とな
る。そして、新たに、ＣＲＣ演算装置１００の入力には
“１”が入力される。この状態が図１５の中間演算結果
Ｃに対応する。そして、次のクロックサイクルにおいて
シフトレジスタの保持値は、図２４に示すように“００
１０ １０１０”となる。
【００３０】続いて次のクロックサイクルにおいて、図
２５に示すようにシフトレジスタの保持値は“０１０１
０１０１”となる。そして、次のクロックサイクルに
おいて、図１５のＤに示すような中間処理結果がレジス
タ１１２〜１２６に保持されることになる。
２５に示すようにシフトレジスタの保持値は“０１０１
０１０１”となる。そして、次のクロックサイクルに
おいて、図１５のＤに示すような中間処理結果がレジス
タ１１２〜１２６に保持されることになる。
【００３１】
【発明が解決しようとする課題】ＣＲＣ演算には、複数
の方式が存在し、それぞれ、生成多項式が異なる。以上
説明した従来のＣＲＣ演算装置では、使用する生成多項
式を変更する場合には、ＸＯＲ回路を挿入する位置を変
更せねばならず、生成多項式を一旦決定してしまうと変
更が難しいという問題点があった。
の方式が存在し、それぞれ、生成多項式が異なる。以上
説明した従来のＣＲＣ演算装置では、使用する生成多項
式を変更する場合には、ＸＯＲ回路を挿入する位置を変
更せねばならず、生成多項式を一旦決定してしまうと変
更が難しいという問題点があった。
【００３２】また、１クロックサイクルに１ビットの入
力しか扱うことができず、演算時間が長いという問題点
もあった。
力しか扱うことができず、演算時間が長いという問題点
もあった。
【００３３】この発明の目的は、生成多項式の変更に容
易に対応でき、かつ高速に演算することが可能なＣＲＣ
演算装置を提供することである。
易に対応でき、かつ高速に演算することが可能なＣＲＣ
演算装置を提供することである。
【００３４】
【課題を解決するための手段】請求項１に記載のＣＲＣ
演算装置は、対象データに対して生成多項式に基づいて
巡回冗長検査方式の誤り検出を行なうためのＣＲＣ演算
装置であって、対象データに含まれる信号ビットを複数
ビットずつに分割した複数の分割データを順次受けて、
生成多項式に応じた演算処理を行なう主演算回路を備
え、主演算回路は、複数の分割データのうちの第１のデ
ータと第１のデータを受けるまでに既に受領済みである
対象データの部分について演算処理を行なった結果得ら
れた第２のデータとに対して演算処理を行ない第３のデ
ータを生成する。ＣＲＣ演算装置は、第２のデータを保
持して主演算回路に与え、かつ、第３のデータを保持す
る保持回路をさらに備える。
演算装置は、対象データに対して生成多項式に基づいて
巡回冗長検査方式の誤り検出を行なうためのＣＲＣ演算
装置であって、対象データに含まれる信号ビットを複数
ビットずつに分割した複数の分割データを順次受けて、
生成多項式に応じた演算処理を行なう主演算回路を備
え、主演算回路は、複数の分割データのうちの第１のデ
ータと第１のデータを受けるまでに既に受領済みである
対象データの部分について演算処理を行なった結果得ら
れた第２のデータとに対して演算処理を行ない第３のデ
ータを生成する。ＣＲＣ演算装置は、第２のデータを保
持して主演算回路に与え、かつ、第３のデータを保持す
る保持回路をさらに備える。
【００３５】請求項２に記載のＣＲＣ演算装置は、請求
項１に記載のＣＲＣ演算装置の構成に加えて、主演算回
路は、第２のデータの最下位の信号ビット側に第１のデ
ータの最上位の信号ビットを付加した第４のデータを受
け、第４のデータの最上位の信号ビットが第１の論理符
号である場合は第４のデータの最上位から２番目の信号
ビット〜最下位の信号ビットを第５のデータとして出力
し、第４のデータの最上位の信号ビットが第１の論理符
号と異なる第２の論理符号である場合は第４のデータの
最上位から２番目の信号ビット〜最下位の信号ビットと
生成多項式に応じた第６のデータの対応する信号ビット
同士のそれぞれの排他的論理和を第５のデータとして出
力する第１の副演算回路と、第５のデータの最下位の信
号ビット側に第１のデータの最上位の信号ビットから２
番目のビットを付加した第７のデータを受け、第７のデ
ータの最上位の信号ビットが第１の論理符号である場合
は第７のデータの最上位から２番目の信号ビット〜最下
位の信号ビットを第８のデータとして出力し、第７のデ
ータの最上位の信号ビットが第２の論理符号である場合
は第７のデータの最上位から２番目の信号ビット〜最下
位の信号ビットと第６のデータの対応するビット同士の
排他的論理和を第８のデータとして出力する第２の副演
算回路とを含み、主演算回路は、第８のデータに応じて
第３のデータを発生する。
項１に記載のＣＲＣ演算装置の構成に加えて、主演算回
路は、第２のデータの最下位の信号ビット側に第１のデ
ータの最上位の信号ビットを付加した第４のデータを受
け、第４のデータの最上位の信号ビットが第１の論理符
号である場合は第４のデータの最上位から２番目の信号
ビット〜最下位の信号ビットを第５のデータとして出力
し、第４のデータの最上位の信号ビットが第１の論理符
号と異なる第２の論理符号である場合は第４のデータの
最上位から２番目の信号ビット〜最下位の信号ビットと
生成多項式に応じた第６のデータの対応する信号ビット
同士のそれぞれの排他的論理和を第５のデータとして出
力する第１の副演算回路と、第５のデータの最下位の信
号ビット側に第１のデータの最上位の信号ビットから２
番目のビットを付加した第７のデータを受け、第７のデ
ータの最上位の信号ビットが第１の論理符号である場合
は第７のデータの最上位から２番目の信号ビット〜最下
位の信号ビットを第８のデータとして出力し、第７のデ
ータの最上位の信号ビットが第２の論理符号である場合
は第７のデータの最上位から２番目の信号ビット〜最下
位の信号ビットと第６のデータの対応するビット同士の
排他的論理和を第８のデータとして出力する第２の副演
算回路とを含み、主演算回路は、第８のデータに応じて
第３のデータを発生する。
【００３６】請求項３に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第６のデータが含んでいる第２の論理符号
と一致する信号ビットに対応する位置の第４のデータの
信号ビットと第４のデータの最上位の信号ビットとを受
けて排他的論理和を出力するゲート回路を含む。
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第６のデータが含んでいる第２の論理符号
と一致する信号ビットに対応する位置の第４のデータの
信号ビットと第４のデータの最上位の信号ビットとを受
けて排他的論理和を出力するゲート回路を含む。
【００３７】請求項４に記載のＣＲＣ演算装置は、請求
項３に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第６のデータが含んでいる第１の論理符号
と一致する信号ビットに対応する位置の第４のデータの
信号ビットをそのままの値で出力するゲート回路をさら
に含む。
項３に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第６のデータが含んでいる第１の論理符号
と一致する信号ビットに対応する位置の第４のデータの
信号ビットをそのままの値で出力するゲート回路をさら
に含む。
【００３８】請求項５に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第４のデータの最上位から２番目の信号ビ
ット〜最下位の信号ビットにそれぞれ対応して設けられ
る複数のゲート回路を含み、各ゲート回路は、第６のデ
ータの対応する信号ビットを一方の入力に受け、第４の
データの最上位の信号ビットを他方の入力に受けるＡＮ
Ｄ回路と、第４のデータの対応する信号ビットとＡＮＤ
回路の出力とを受けて排他的論理和を出力するＸＯＲ回
路とを有する。
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第４のデータの最上位から２番目の信号ビ
ット〜最下位の信号ビットにそれぞれ対応して設けられ
る複数のゲート回路を含み、各ゲート回路は、第６のデ
ータの対応する信号ビットを一方の入力に受け、第４の
データの最上位の信号ビットを他方の入力に受けるＡＮ
Ｄ回路と、第４のデータの対応する信号ビットとＡＮＤ
回路の出力とを受けて排他的論理和を出力するＸＯＲ回
路とを有する。
【００３９】請求項６に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第４のデータの最下位から２番目の信号ビ
ット〜第４のデータの最上位から２番目の信号ビットに
それぞれ対応して設けられる複数のゲート回路を含み、
各ゲート回路は、第６のデータの対応する信号ビットを
一方の入力に受け、第４のデータの最上位の信号ビット
を他方の入力に受けるＡＮＤ回路と、第４のデータの対
応する信号ビットと第４のデータの最下位の信号ビット
とを受けていずれかを選択的に出力する切換回路と、切
換回路の出力とＡＮＤ回路の出力とを受けて排他的論理
和を出力するＸＯＲ回路とを有する。
項２に記載のＣＲＣ演算装置の構成に加えて、第１の副
演算回路は、第４のデータの最下位から２番目の信号ビ
ット〜第４のデータの最上位から２番目の信号ビットに
それぞれ対応して設けられる複数のゲート回路を含み、
各ゲート回路は、第６のデータの対応する信号ビットを
一方の入力に受け、第４のデータの最上位の信号ビット
を他方の入力に受けるＡＮＤ回路と、第４のデータの対
応する信号ビットと第４のデータの最下位の信号ビット
とを受けていずれかを選択的に出力する切換回路と、切
換回路の出力とＡＮＤ回路の出力とを受けて排他的論理
和を出力するＸＯＲ回路とを有する。
【００４０】請求項７に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の構成に加えて、第１のデ
ータは、４つの信号ビットを含み、主演算回路は、第８
のデータの最下位の信号ビット側に第１のデータの最上
位から３番目の信号ビットを付加した第９のデータを受
け、第９のデータの最上位の信号ビットが第１の論理符
号である場合は第９のデータの最上位から２番目の信号
ビット〜最下位の信号ビットを第１０のデータとして出
力し、第９のデータの最上位の信号ビットが第２の論理
符号である場合は第９のデータの最上位から２番目の信
号ビット〜最下位の信号ビットと第６のデータの対応す
る信号ビット同士のそれぞれの排他的論理和を第１０の
データとして出力する第３の副演算回路と、第１０のデ
ータの最下位の信号ビット側に第１のデータの最下位の
ビットを付加した第１１のデータを受け、第１１のデー
タの最上位の信号ビットが第１の論理符号である場合は
第１１のデータの最上位から２番目の信号ビット〜最下
位の信号ビットを第３のデータとして出力し、第１１の
データの最上位の信号ビットが第２の論理符号である場
合は第１１のデータの最上位から２番目の信号ビット〜
最下位の信号ビットと第６のデータの対応するビット同
士の排他的論理和を第３のデータとして出力する第４の
副演算回路とをさらに含む。
項２に記載のＣＲＣ演算装置の構成に加えて、第１のデ
ータは、４つの信号ビットを含み、主演算回路は、第８
のデータの最下位の信号ビット側に第１のデータの最上
位から３番目の信号ビットを付加した第９のデータを受
け、第９のデータの最上位の信号ビットが第１の論理符
号である場合は第９のデータの最上位から２番目の信号
ビット〜最下位の信号ビットを第１０のデータとして出
力し、第９のデータの最上位の信号ビットが第２の論理
符号である場合は第９のデータの最上位から２番目の信
号ビット〜最下位の信号ビットと第６のデータの対応す
る信号ビット同士のそれぞれの排他的論理和を第１０の
データとして出力する第３の副演算回路と、第１０のデ
ータの最下位の信号ビット側に第１のデータの最下位の
ビットを付加した第１１のデータを受け、第１１のデー
タの最上位の信号ビットが第１の論理符号である場合は
第１１のデータの最上位から２番目の信号ビット〜最下
位の信号ビットを第３のデータとして出力し、第１１の
データの最上位の信号ビットが第２の論理符号である場
合は第１１のデータの最上位から２番目の信号ビット〜
最下位の信号ビットと第６のデータの対応するビット同
士の排他的論理和を第３のデータとして出力する第４の
副演算回路とをさらに含む。
【００４１】請求項８に記載のＣＲＣ演算装置は、請求
項７に記載のＣＲＣ演算装置の構成において、主演算装
置は、対象データの信号ビット数を４で割ると余りが生
ずるときは、４から余りを引いた数の第１の論理符号を
対象データの最上位信号ビット側に補って、上位ビット
から４ビットずつ処理を行なう。
項７に記載のＣＲＣ演算装置の構成において、主演算装
置は、対象データの信号ビット数を４で割ると余りが生
ずるときは、４から余りを引いた数の第１の論理符号を
対象データの最上位信号ビット側に補って、上位ビット
から４ビットずつ処理を行なう。
【００４２】請求項９に記載のＣＲＣ演算装置は、請求
項１に記載のＣＲＣ演算装置の構成に加えて、保持回路
は、 第３のデータに含まれる複数の信号ビットをそれ
ぞれ入力に受けて、クロック信号に応じて保持する複数
のレジスタを含む。
項１に記載のＣＲＣ演算装置の構成に加えて、保持回路
は、 第３のデータに含まれる複数の信号ビットをそれ
ぞれ入力に受けて、クロック信号に応じて保持する複数
のレジスタを含む。
【００４３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４４】［実施の形態１］図１は、本発明の実施の
形態１のＣＲＣ演算装置１の構成を示す概略ブロック図
である。
形態１のＣＲＣ演算装置１の構成を示す概略ブロック図
である。
【００４５】図１を参照して、ＣＲＣ演算装置１は、ク
ロック信号ＣＬＫに応じてデータＸ４1〜Ｘ４8を取込む
保持回路２と、保持回路２の保持しているデータＸ０1
〜Ｘ０8と入力ＩＮ０〜ＩＮ３から入力されるデータＸ
３0〜Ｘ０0とを受けてデータＸ４0〜Ｘ４7を出力する演
算回路４とを含む。
ロック信号ＣＬＫに応じてデータＸ４1〜Ｘ４8を取込む
保持回路２と、保持回路２の保持しているデータＸ０1
〜Ｘ０8と入力ＩＮ０〜ＩＮ３から入力されるデータＸ
３0〜Ｘ０0とを受けてデータＸ４0〜Ｘ４7を出力する演
算回路４とを含む。
【００４６】演算回路４は、データＸ０0〜Ｘ０8を受け
てデータＸ１1〜Ｘ１8を出力する演算回路６と、データ
Ｘ１0〜Ｘ１8を受けてデータＸ２1〜Ｘ２8を出力する演
算回路８と、データＸ２0〜Ｘ２8を受けてデータＸ３1
〜Ｘ３8を出力する演算回路１０と、データＸ３0〜Ｘ３
8を受けてデータＸ４1〜Ｘ４8を出力する演算回路１２
とを含む。
てデータＸ１1〜Ｘ１8を出力する演算回路６と、データ
Ｘ１0〜Ｘ１8を受けてデータＸ２1〜Ｘ２8を出力する演
算回路８と、データＸ２0〜Ｘ２8を受けてデータＸ３1
〜Ｘ３8を出力する演算回路１０と、データＸ３0〜Ｘ３
8を受けてデータＸ４1〜Ｘ４8を出力する演算回路１２
とを含む。
【００４７】図２は、図１に示した保持回路２の構成を
示す回路図である。図２を参照して、保持回路２は、デ
ータＸ４1を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０1を出力するレジスタ２♯０と、
データＸ４2を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０2を出力するレジスタ２♯１と、
データＸ４3を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０3を出力するレジスタ２♯２と、
データＸ４4を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０4を出力するレジスタ２♯３とを
含む。
示す回路図である。図２を参照して、保持回路２は、デ
ータＸ４1を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０1を出力するレジスタ２♯０と、
データＸ４2を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０2を出力するレジスタ２♯１と、
データＸ４3を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０3を出力するレジスタ２♯２と、
データＸ４4を受けてクロック信号ＣＬＫに応じて取込
み、そしてデータＸ０4を出力するレジスタ２♯３とを
含む。
【００４８】保持回路２は、さらに、データＸ４5を受
けてクロック信号ＣＬＫに応じて取込み、そしてデータ
Ｘ０5を出力するレジスタ２♯４と、データＸ４6を受け
てクロック信号ＣＬＫに応じて取込み、そしてデータＸ
０6を出力するレジスタ２♯５と、データＸ４7を受けて
クロック信号ＣＬＫに応じて取込み、そしてデータＸ０
7を出力するレジスタ２♯６と、データＸ４8を受けてク
ロック信号ＣＬＫに応じて取込み、そしてデータＸ０8
を出力するレジスタ２♯７とを含む。
けてクロック信号ＣＬＫに応じて取込み、そしてデータ
Ｘ０5を出力するレジスタ２♯４と、データＸ４6を受け
てクロック信号ＣＬＫに応じて取込み、そしてデータＸ
０6を出力するレジスタ２♯５と、データＸ４7を受けて
クロック信号ＣＬＫに応じて取込み、そしてデータＸ０
7を出力するレジスタ２♯６と、データＸ４8を受けてク
ロック信号ＣＬＫに応じて取込み、そしてデータＸ０8
を出力するレジスタ２♯７とを含む。
【００４９】図３は、図１における演算回路６の構成を
示す回路図である。図３を参照して、演算回路６は、デ
ータＸｎ0とデータＸｎ8とを受けてデータＸｎ＋１1を
出力するゲート回路６♯０と、データＸｎ1とデータＸ
ｎ8とを受けてデータＸｎ＋１2を出力するゲート回路６
♯１と、データＸｎ2とデータＸｎ8とを受けてデータＸ
ｎ＋１3を出力するゲート回路６♯２と、データＸｎ3と
データＸｎ8とを受けてデータＸｎ＋１4を出力するゲー
ト回路６♯３とを含む。
示す回路図である。図３を参照して、演算回路６は、デ
ータＸｎ0とデータＸｎ8とを受けてデータＸｎ＋１1を
出力するゲート回路６♯０と、データＸｎ1とデータＸ
ｎ8とを受けてデータＸｎ＋１2を出力するゲート回路６
♯１と、データＸｎ2とデータＸｎ8とを受けてデータＸ
ｎ＋１3を出力するゲート回路６♯２と、データＸｎ3と
データＸｎ8とを受けてデータＸｎ＋１4を出力するゲー
ト回路６♯３とを含む。
【００５０】演算回路６は、さらに、データＸｎ4とデ
ータＸｎ8とを受けてデータＸｎ＋１ 5を出力するゲート
回路６♯４と、データＸｎ5とデータＸｎ8とを受けてデ
ータＸｎ＋１6を出力するゲート回路６♯５と、データ
Ｘｎ6とデータＸｎ8とを受けてデータＸｎ＋１7を出力
するゲート回路６♯６と、データＸｎ7とデータＸｎ8と
を受けてデータＸｎ＋１8を出力するゲート回路６♯７
とを含む。
ータＸｎ8とを受けてデータＸｎ＋１ 5を出力するゲート
回路６♯４と、データＸｎ5とデータＸｎ8とを受けてデ
ータＸｎ＋１6を出力するゲート回路６♯５と、データ
Ｘｎ6とデータＸｎ8とを受けてデータＸｎ＋１7を出力
するゲート回路６♯６と、データＸｎ7とデータＸｎ8と
を受けてデータＸｎ＋１8を出力するゲート回路６♯７
とを含む。
【００５１】ゲート回路は、生成多項式に対応する位置
にＸＯＲ回路が配置されており、他の位置はデータＸｎ
kを受けてデータＸｎ＋１k+1にそのまま出力するように
なっている（ｋは０〜７の整数）。図３では、そのまま
出力するゲート回路の例として、単に配線で接続した場
合を示しているが、バッファ回路等のデータの極性を変
えない回路を配置してもよい。
にＸＯＲ回路が配置されており、他の位置はデータＸｎ
kを受けてデータＸｎ＋１k+1にそのまま出力するように
なっている（ｋは０〜７の整数）。図３では、そのまま
出力するゲート回路の例として、単に配線で接続した場
合を示しているが、バッファ回路等のデータの極性を変
えない回路を配置してもよい。
【００５２】図１における演算回路８，１０，１２は、
演算回路６と同様な構成を有している。すなわち、図３
において、ｎ＝０のときに演算回路６の構成が示され、
ｎ＝１のときに演算回路８の構成が示され、ｎ＝２のと
きに演算回路１０の構成が示され、ｎ＝３のときに演算
回路１２の構成が示される。したがって、説明は繰返さ
ない。
演算回路６と同様な構成を有している。すなわち、図３
において、ｎ＝０のときに演算回路６の構成が示され、
ｎ＝１のときに演算回路８の構成が示され、ｎ＝２のと
きに演算回路１０の構成が示され、ｎ＝３のときに演算
回路１２の構成が示される。したがって、説明は繰返さ
ない。
【００５３】図４は、図１に示したＣＲＣ演算装置１の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【００５４】図４を参照して、クロックサイクルＴ１に
おいて、入力ＩＮ０〜ＩＮ３にはデータ列の上位４ビッ
トであるデータＤ１２〜Ｄ１５が入力される。
おいて、入力ＩＮ０〜ＩＮ３にはデータ列の上位４ビッ
トであるデータＤ１２〜Ｄ１５が入力される。
【００５５】続いてクロックサイクルＴ２において、入
力ＩＮ０〜ＩＮ３には、データＤ８〜Ｄ１１が入力され
る。クロックサイクルＴ１，Ｔ２においては、保持回路
の中にデータが満たされていないため、保持回路のデー
タは４ビットずつシフトする。そして、クロックサイク
ルＴ３において入力ＩＮ０〜ＩＮ３にデータＤ４〜Ｄ７
が入力されると、演算が開始され、クロックサイクルＴ
４においてデータＤ０〜Ｄ３が入力ＩＮ０〜ＩＮ３に入
力されると、応じてデータＸ４0〜Ｘ４7に剰余が出力さ
れる。
力ＩＮ０〜ＩＮ３には、データＤ８〜Ｄ１１が入力され
る。クロックサイクルＴ１，Ｔ２においては、保持回路
の中にデータが満たされていないため、保持回路のデー
タは４ビットずつシフトする。そして、クロックサイク
ルＴ３において入力ＩＮ０〜ＩＮ３にデータＤ４〜Ｄ７
が入力されると、演算が開始され、クロックサイクルＴ
４においてデータＤ０〜Ｄ３が入力ＩＮ０〜ＩＮ３に入
力されると、応じてデータＸ４0〜Ｘ４7に剰余が出力さ
れる。
【００５６】以下、図１８〜図２５で説明した従来回路
の演算動作の場合と同じデータを受けて演算を行なう場
合について説明する。
の演算動作の場合と同じデータを受けて演算を行なう場
合について説明する。
【００５７】図５は、図４のクロックサイクルＴ１にお
けるＣＲＣ演算装置１の演算を説明するための図であ
る。
けるＣＲＣ演算装置１の演算を説明するための図であ
る。
【００５８】なお、図５において図面の簡単のため構成
要素の記号を簡略化している。すなわち、レジスタ１４
は、図２のレジスタ２♯０に対応し、ＸＯＲ回路１６
は、図３におけるゲート回路６♯０に対応する。
要素の記号を簡略化している。すなわち、レジスタ１４
は、図２のレジスタ２♯０に対応し、ＸＯＲ回路１６
は、図３におけるゲート回路６♯０に対応する。
【００５９】図４、図５を参照して、クロックサイクル
Ｔ１において入力ＩＮ３，ＩＮ２，ＩＮ１，ＩＮ０から
は、データＤ１５，Ｄ１４，Ｄ１３，Ｄ１２としてそれ
ぞれ“０”，“１”，“０”，“０”が入力される。こ
のときに、当初、保持回路２にはデータ“００００ ０
０００”が保持されているものとする。図示しないが、
たとえば、保持回路２が含むすべてのレジスタがリセッ
ト信号に応じて保持値が“０”に初期化されるのが一般
的である。
Ｔ１において入力ＩＮ３，ＩＮ２，ＩＮ１，ＩＮ０から
は、データＤ１５，Ｄ１４，Ｄ１３，Ｄ１２としてそれ
ぞれ“０”，“１”，“０”，“０”が入力される。こ
のときに、当初、保持回路２にはデータ“００００ ０
０００”が保持されているものとする。図示しないが、
たとえば、保持回路２が含むすべてのレジスタがリセッ
ト信号に応じて保持値が“０”に初期化されるのが一般
的である。
【００６０】このとき、演算回路６には、データＸ０8
〜Ｘ０0として“０ ００００ ００００”が入力され
る。応じて、演算回路６は、データＸ１8〜Ｘ１1として
“００００ ００００”を出力する。
〜Ｘ０0として“０ ００００ ００００”が入力され
る。応じて、演算回路６は、データＸ１8〜Ｘ１1として
“００００ ００００”を出力する。
【００６１】演算回路６の出力と入力ＩＮ２から入力さ
れた“１”とに応じて演算回路８は、データＸ２8〜Ｘ
２1として“００００ ０００１”を出力する。演算回
路８の出力と入力ＩＮ１から入力された“０”とに応じ
て、演算回路１０は、データＸ３8〜Ｘ３1として“００
００ ００１０”を出力する。
れた“１”とに応じて演算回路８は、データＸ２8〜Ｘ
２1として“００００ ０００１”を出力する。演算回
路８の出力と入力ＩＮ１から入力された“０”とに応じ
て、演算回路１０は、データＸ３8〜Ｘ３1として“００
００ ００１０”を出力する。
【００６２】演算回路１０の出力と入力ＩＮ０から入力
された“０”とに応じて、演算回路１２は、データＸ４
8〜Ｘ４1として“００００ ０１００”を出力する。こ
のデータＸ４8〜Ｘ４1は、次のクロックサイクルＴ２に
おいて保持回路２に取込まれる。
された“０”とに応じて、演算回路１２は、データＸ４
8〜Ｘ４1として“００００ ０１００”を出力する。こ
のデータＸ４8〜Ｘ４1は、次のクロックサイクルＴ２に
おいて保持回路２に取込まれる。
【００６３】図６は、図４におけるクロックサイクルＴ
２におけるＣＲＣ演算装置１の演算を説明するための図
である。
２におけるＣＲＣ演算装置１の演算を説明するための図
である。
【００６４】図４、図６を参照して、データＤ１１，Ｄ
１０，Ｄ９，Ｄ８としてそれぞれ“１”，“０”，
“１”，“１”が与えられる。
１０，Ｄ９，Ｄ８としてそれぞれ“１”，“０”，
“１”，“１”が与えられる。
【００６５】保持回路２は、クロックサイクルＴ１にお
いて演算回路１２から出力されていたデータ“００００
０１００”を取込んで保持している。
いて演算回路１２から出力されていたデータ“００００
０１００”を取込んで保持している。
【００６６】保持回路２の出力と入力ＩＮ３から入力さ
れた“１”とに応じて、演算回路６はデータ“００００
１００１”を出力する。演算回路６の出力と入力ＩＮ
２から入力された“０”とに応じて、演算回路８はデー
タ“０００１ ００１０”を出力する。
れた“１”とに応じて、演算回路６はデータ“００００
１００１”を出力する。演算回路６の出力と入力ＩＮ
２から入力された“０”とに応じて、演算回路８はデー
タ“０００１ ００１０”を出力する。
【００６７】演算回路８の出力と入力ＩＮ１から与えら
れた“１”とに応じて、演算回路１０は、データ“００
１０ ０１０１”を出力する。演算回路１０の出力と入
力ＩＮ０から入力された“１”とに応じて、演算回路１
２は、データ“０１００ １０１１”を出力する。
れた“１”とに応じて、演算回路１０は、データ“００
１０ ０１０１”を出力する。演算回路１０の出力と入
力ＩＮ０から入力された“１”とに応じて、演算回路１
２は、データ“０１００ １０１１”を出力する。
【００６８】クロックサイクルＴ１，Ｔ２においては、
保持回路２は、データＸ０8〜Ｘ０5として“００００”
を出力しているため、入力ＩＮ０〜ＩＮ３から入力され
るデータが保持回路２の中を４ビットずつシフトしてい
くことがわかる。
保持回路２は、データＸ０8〜Ｘ０5として“００００”
を出力しているため、入力ＩＮ０〜ＩＮ３から入力され
るデータが保持回路２の中を４ビットずつシフトしてい
くことがわかる。
【００６９】図７は、図４におけるクロックサイクルＴ
３におけるＣＲＣ演算装置１の動作を説明するための図
である。
３におけるＣＲＣ演算装置１の動作を説明するための図
である。
【００７０】図４、図７を参照して、保持回路２は、ク
ロックサイクルＴ２で演算回路１２が出力していたデー
タ“０１００ １０１１”を取込む。保持回路２の出力
と入力ＩＮ３から与えられる“０”とに応じて、演算回
路６は、データ“１００１０１１０”を出力する。演算
回路６の出力と入力ＩＮ２から与えられた“１”とに応
じて、演算回路８は、データ“１１１１ １０００”を
出力する。
ロックサイクルＴ２で演算回路１２が出力していたデー
タ“０１００ １０１１”を取込む。保持回路２の出力
と入力ＩＮ３から与えられる“０”とに応じて、演算回
路６は、データ“１００１０１１０”を出力する。演算
回路６の出力と入力ＩＮ２から与えられた“１”とに応
じて、演算回路８は、データ“１１１１ １０００”を
出力する。
【００７１】演算回路８の出力と入力ＩＮ１から与えら
れた“０”とに応じて、演算回路１０は、データ“００
１０ ０１０１”を出力する。演算回路１０の出力と入
力ＩＮ０から与えられた“０”に応じて、演算回路１２
は、データ“０１００ １０１０”を出力する。
れた“０”とに応じて、演算回路１０は、データ“００
１０ ０１０１”を出力する。演算回路１０の出力と入
力ＩＮ０から与えられた“０”に応じて、演算回路１２
は、データ“０１００ １０１０”を出力する。
【００７２】図８は、図４におけるクロックサイクルＴ
４でのＣＲＣ演算装置１の動作を説明するための図であ
る。
４でのＣＲＣ演算装置１の動作を説明するための図であ
る。
【００７３】図４、図８を参照して、保持回路２は、ク
ロックサイクルＴ３において演算回路１２が出力したデ
ータ“０１００ １０１０”を取込む。演算回路６は、
保持回路２の保持値と入力ＩＮ３から入力される“１”
とに応じてデータ“１００１０１０１”を出力する。演
算回路８は、演算回路６の出力と入力ＩＮ２から入力さ
れる“０”とに応じて、データ“１１１１ １１１１”
を出力する。
ロックサイクルＴ３において演算回路１２が出力したデ
ータ“０１００ １０１０”を取込む。演算回路６は、
保持回路２の保持値と入力ＩＮ３から入力される“１”
とに応じてデータ“１００１０１０１”を出力する。演
算回路８は、演算回路６の出力と入力ＩＮ２から入力さ
れる“０”とに応じて、データ“１１１１ １１１１”
を出力する。
【００７４】演算回路１０は、演算回路８の出力と入力
ＩＮ１から入力された“１” とに応じて、データ“０
０１０ １０１０”を出力する。演算回路１２は、演算
回路１０の出力と入力ＩＮ０から入力された“１” と
に応じて、データ“０１０１０１０１”を出力する。こ
の演算回路１２の出力を剰余として出力すれば、図１８
〜図２５で示した従来回路の除算と同様な除算がクロッ
クサイクルＴ１〜Ｔ４の４クロックサイクルで実現した
ことになる。
ＩＮ１から入力された“１” とに応じて、データ“０
０１０ １０１０”を出力する。演算回路１２は、演算
回路１０の出力と入力ＩＮ０から入力された“１” と
に応じて、データ“０１０１０１０１”を出力する。こ
の演算回路１２の出力を剰余として出力すれば、図１８
〜図２５で示した従来回路の除算と同様な除算がクロッ
クサイクルＴ１〜Ｔ４の４クロックサイクルで実現した
ことになる。
【００７５】以上説明したように、実施の形態１に示し
たＣＲＣ演算装置１によれば、１クロックサイクルにお
いて一度に多ビットを処理することができ、高速にＣＲ
Ｃ演算をすることができる。
たＣＲＣ演算装置１によれば、１クロックサイクルにお
いて一度に多ビットを処理することができ、高速にＣＲ
Ｃ演算をすることができる。
【００７６】なお、図１では、一度に４ビットずつ入力
を受けて処理する場合を例として示したが、複数ビット
ずつ処理すれば１ビットずつ処理していた従来のＣＲＣ
演算装置よりも処理速度は速くなるので、ビット数は２
ビット以上なら適宜必要なスピードに応じて増減させて
もよい。
を受けて処理する場合を例として示したが、複数ビット
ずつ処理すれば１ビットずつ処理していた従来のＣＲＣ
演算装置よりも処理速度は速くなるので、ビット数は２
ビット以上なら適宜必要なスピードに応じて増減させて
もよい。
【００７７】また、処理したいデータ列の数が一括処理
するビット数である４で割り切れない場合には、上位側
に“０”を補い４の約数となる個数のデータ列に区切っ
て処理すればよい。たとえば、入力が“ａｂｃｄｅｆｇ
ｈｉｊ”の順に入力される場合には、“００ａｂ”，
“ｃｄｅｆ”，“ｇｈｉｊ”のように入力することで処
理が可能である。
するビット数である４で割り切れない場合には、上位側
に“０”を補い４の約数となる個数のデータ列に区切っ
て処理すればよい。たとえば、入力が“ａｂｃｄｅｆｇ
ｈｉｊ”の順に入力される場合には、“００ａｂ”，
“ｃｄｅｆ”，“ｇｈｉｊ”のように入力することで処
理が可能である。
【００７８】［実施の形態２］ＣＲＣには、幾種類かの
方式があり、用いられる生成多項式が異なる場合があ
る。このような場合に、図３に示したような演算装置で
は、ＸＯＲ回路を配置する位置を、生成多項式に対応し
て変更せねばならない。ハードウェアの変更は、集積化
が進んだ半導体装置等においては、変更することは容易
でない。
方式があり、用いられる生成多項式が異なる場合があ
る。このような場合に、図３に示したような演算装置で
は、ＸＯＲ回路を配置する位置を、生成多項式に対応し
て変更せねばならない。ハードウェアの変更は、集積化
が進んだ半導体装置等においては、変更することは容易
でない。
【００７９】図９は、生成多項式が変更された場合に容
易に対応することができるＣＲＣ演算装置２０の構成を
示した回路図である。
易に対応することができるＣＲＣ演算装置２０の構成を
示した回路図である。
【００８０】図９を参照して、ＣＲＣ演算装置２０は、
ＡＮＤ回路２２♯０〜２２♯７と、ＸＯＲ回路２４♯０
〜２４♯７と、レジスタ２６♯０〜２６♯７とを含む。
ＡＮＤ回路２２♯０〜２２♯７と、ＸＯＲ回路２４♯０
〜２４♯７と、レジスタ２６♯０〜２６♯７とを含む。
【００８１】ＡＮＤ回路２２♯０は、レジスタ２６♯７
の出力と設定データＳ0として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯０は、ＡＮＤ回路２２♯
０の出力と入力ＩＮから入力されるデータとを受ける。
レジスタ２６♯０は、図示しないクロック信号に応じて
ＸＯＲ回路２４♯０の出力を取込む。
の出力と設定データＳ0として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯０は、ＡＮＤ回路２２♯
０の出力と入力ＩＮから入力されるデータとを受ける。
レジスタ２６♯０は、図示しないクロック信号に応じて
ＸＯＲ回路２４♯０の出力を取込む。
【００８２】ＡＮＤ回路２２♯１は、レジスタ２６♯７
の出力と設定データＳ1として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯１は、レジスタ２６♯０
の出力とＡＮＤ回路２２♯１の出力とを受ける。レジス
タ２６♯１は、図示しないクロック信号に応じてＸＯＲ
回路２４♯１の出力を取込み保持する。
の出力と設定データＳ1として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯１は、レジスタ２６♯０
の出力とＡＮＤ回路２２♯１の出力とを受ける。レジス
タ２６♯１は、図示しないクロック信号に応じてＸＯＲ
回路２４♯１の出力を取込み保持する。
【００８３】ＡＮＤ回路２２♯２は、レジスタ２６♯７
の出力と設定データＳ2として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯２は、レジスタ２６♯１
の出力とＡＮＤ回路２２♯２の出力とを受ける。レジス
タ２６♯２は、図示しないクロック信号に応じてＸＯＲ
回路２４♯２の出力を取込み保持する。
の出力と設定データＳ2として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯２は、レジスタ２６♯１
の出力とＡＮＤ回路２２♯２の出力とを受ける。レジス
タ２６♯２は、図示しないクロック信号に応じてＸＯＲ
回路２４♯２の出力を取込み保持する。
【００８４】ＡＮＤ回路２２♯３は、レジスタ２６♯７
の出力と設定データＳ3として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯３は、ＡＮＤ回路２２♯
３の出力とレジスタ２６♯２の出力とを受ける。レジス
タ２６♯３は、図示しないクロック信号に応じてＸＯＲ
回路２４♯３の出力を取込み保持する。
の出力と設定データＳ3として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯３は、ＡＮＤ回路２２♯
３の出力とレジスタ２６♯２の出力とを受ける。レジス
タ２６♯３は、図示しないクロック信号に応じてＸＯＲ
回路２４♯３の出力を取込み保持する。
【００８５】ＡＮＤ回路２２♯４は、レジスタ２６♯７
の出力と設定データＳ4として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯４は、ＡＮＤ回路２２♯
４の出力とレジスタ２６♯３の出力とを受ける。レジス
タ２６♯４は、図示しないクロック信号に応じてＸＯＲ
回路２４♯４の出力を取込み保持する。
の出力と設定データＳ4として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯４は、ＡＮＤ回路２２♯
４の出力とレジスタ２６♯３の出力とを受ける。レジス
タ２６♯４は、図示しないクロック信号に応じてＸＯＲ
回路２４♯４の出力を取込み保持する。
【００８６】ＡＮＤ回路２２♯５は、レジスタ２６♯７
の出力と設定データＳ5として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯５は、ＡＮＤ回路２２♯
５の出力とレジスタ２６♯４の出力とを受ける。レジス
タ２６♯５は、図示しないクロック信号に応じてＸＯＲ
回路２４♯５の出力を取込み保持する。
の出力と設定データＳ5として入力される設定値“０”
とを受ける。ＸＯＲ回路２４♯５は、ＡＮＤ回路２２♯
５の出力とレジスタ２６♯４の出力とを受ける。レジス
タ２６♯５は、図示しないクロック信号に応じてＸＯＲ
回路２４♯５の出力を取込み保持する。
【００８７】ＡＮＤ回路２２♯６は、レジスタ２６♯７
の出力と設定データＳ6として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯６は、ＡＮＤ回路２２♯
６の出力とレジスタ２６♯５の出力とを受ける。レジス
タ２６♯６は、図示しないクロック信号に応じてＸＯＲ
回路２４♯６の出力を取込み保持する。
の出力と設定データＳ6として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯６は、ＡＮＤ回路２２♯
６の出力とレジスタ２６♯５の出力とを受ける。レジス
タ２６♯６は、図示しないクロック信号に応じてＸＯＲ
回路２４♯６の出力を取込み保持する。
【００８８】ＡＮＤ回路２２♯７は、レジスタ２６♯７
の出力と設定データＳ7として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯７は、ＡＮＤ回路２２♯
７の出力とレジスタ２６♯４の出力とを受ける。レジス
タ２６♯７は、図示しないクロック信号に応じてＸＯＲ
回路２４♯７の出力を取込み保持する。
の出力と設定データＳ7として入力される設定値“１”
とを受ける。ＸＯＲ回路２４♯７は、ＡＮＤ回路２２♯
７の出力とレジスタ２６♯４の出力とを受ける。レジス
タ２６♯７は、図示しないクロック信号に応じてＸＯＲ
回路２４♯７の出力を取込み保持する。
【００８９】このような構成にすることにより、設定デ
ータＳ0〜Ｓ7として与える設定値を変更すれば、生成多
項式の変更に対応が可能である。
ータＳ0〜Ｓ7として与える設定値を変更すれば、生成多
項式の変更に対応が可能である。
【００９０】すなわち、設定データＳ0〜Ｓ7に設定値
“１１０１ ０１０１”を与えれば、このとき生成多項
式は、Ｐ（Ｘ）＝Ｘ8＋Ｘ7＋Ｘ6＋Ｘ4＋Ｘ2＋１とな
る。したがって、図１７に示した従来のＣＲＣ演算装置
１００と同様な演算を行なわせることができる。
“１１０１ ０１０１”を与えれば、このとき生成多項
式は、Ｐ（Ｘ）＝Ｘ8＋Ｘ7＋Ｘ6＋Ｘ4＋Ｘ2＋１とな
る。したがって、図１７に示した従来のＣＲＣ演算装置
１００と同様な演算を行なわせることができる。
【００９１】このように生成多項式の変更に容易に対応
でき、かつ多ビットを一括処理可能なＣＲＣ演算装置を
検討する。
でき、かつ多ビットを一括処理可能なＣＲＣ演算装置を
検討する。
【００９２】図１０は、本発明の実施の形態２のＣＲＣ
演算装置３０の構成を示す概略ブロック図である。
演算装置３０の構成を示す概略ブロック図である。
【００９３】図１０を参照して、ＣＲＣ演算装置３０
は、図１に示したＣＲＣ演算装置の構成において、演算
回路４に代えて演算回路３４を含む。
は、図１に示したＣＲＣ演算装置の構成において、演算
回路４に代えて演算回路３４を含む。
【００９４】演算回路３４は、図１に示した演算回路４
の構成において、演算回路６，８，１０，１２に代えて
それぞれ演算回路３６，３８，４０，４２を含む。演算
回路３６，３８，４０，４２は設定データＳ0〜Ｓ7とし
て入力される設定値に応じて、生成多項式の変更に対応
できるような構成を有している。他の接続関係は図１に
示したＣＲＣ演算装置１の場合と同様であるので説明は
繰返さない。
の構成において、演算回路６，８，１０，１２に代えて
それぞれ演算回路３６，３８，４０，４２を含む。演算
回路３６，３８，４０，４２は設定データＳ0〜Ｓ7とし
て入力される設定値に応じて、生成多項式の変更に対応
できるような構成を有している。他の接続関係は図１に
示したＣＲＣ演算装置１の場合と同様であるので説明は
繰返さない。
【００９５】図１１は、図１０における演算回路３６の
構成を示した回路図である。図１１を参照して、演算回
路３６は、データＸｎ0，Ｘｎ8および設定データＳ 0を
受けてデータＸｎ＋１1を出力するゲート回路３６♯０
と、データＸｎ1，Ｘｎ8および設定データＳ1を受けて
データＸｎ＋１2を出力するゲート回路３６♯１と、デ
ータＸｎ2，Ｘｎ8および設定データＳ2を受けてデータ
Ｘｎ＋１3を出力するゲート回路３６♯２と、データＸ
ｎ3，Ｘｎ8および設定データＳ3を受けてデータＸｎ＋
１4を出力するゲート回路３６♯３とを含む。
構成を示した回路図である。図１１を参照して、演算回
路３６は、データＸｎ0，Ｘｎ8および設定データＳ 0を
受けてデータＸｎ＋１1を出力するゲート回路３６♯０
と、データＸｎ1，Ｘｎ8および設定データＳ1を受けて
データＸｎ＋１2を出力するゲート回路３６♯１と、デ
ータＸｎ2，Ｘｎ8および設定データＳ2を受けてデータ
Ｘｎ＋１3を出力するゲート回路３６♯２と、データＸ
ｎ3，Ｘｎ8および設定データＳ3を受けてデータＸｎ＋
１4を出力するゲート回路３６♯３とを含む。
【００９６】演算回路３６は、さらに、データＸｎ4，
Ｘｎ8および設定データＳ4を受けてデータＸｎ＋１5を
出力するゲート回路３６♯４と、データＸｎ5，Ｘｎ8お
よび設定データＳ5を受けてデータＸｎ＋１6を出力する
ゲート回路３６♯５と、データＸｎ6，Ｘｎ8および設定
データＳ6を受けてデータＸｎ＋１7を出力するゲート回
路３６♯６と、データＸｎ7，Ｘｎ8および設定データＳ
7を受けてデータＸｎ＋１8を出力するゲート回路３６♯
７とを含む。
Ｘｎ8および設定データＳ4を受けてデータＸｎ＋１5を
出力するゲート回路３６♯４と、データＸｎ5，Ｘｎ8お
よび設定データＳ5を受けてデータＸｎ＋１6を出力する
ゲート回路３６♯５と、データＸｎ6，Ｘｎ8および設定
データＳ6を受けてデータＸｎ＋１7を出力するゲート回
路３６♯６と、データＸｎ7，Ｘｎ8および設定データＳ
7を受けてデータＸｎ＋１8を出力するゲート回路３６♯
７とを含む。
【００９７】ゲート回路３６♯０は、データＸｎ8と設
定データＳ0とを受けるＡＮＤ回路５２♯０と、ＡＮＤ
回路５２♯０の出力とデータＸｎ0とを受けてデータＸ
ｎ＋１1を出力するＸＯＲ回路５４♯０とを含む。
定データＳ0とを受けるＡＮＤ回路５２♯０と、ＡＮＤ
回路５２♯０の出力とデータＸｎ0とを受けてデータＸ
ｎ＋１1を出力するＸＯＲ回路５４♯０とを含む。
【００９８】ゲート回路３６♯１は、データＸｎ8と設
定データＳ1とを受けるＡＮＤ回路５２♯１と、ＡＮＤ
回路５２♯１の出力とデータＸｎ1とを受けてデータＸ
ｎ＋１2を出力するＸＯＲ回路５４♯１とを含む。
定データＳ1とを受けるＡＮＤ回路５２♯１と、ＡＮＤ
回路５２♯１の出力とデータＸｎ1とを受けてデータＸ
ｎ＋１2を出力するＸＯＲ回路５４♯１とを含む。
【００９９】ゲート回路３６♯２は、データＸｎ8と設
定データＳ2とを受けるＡＮＤ回路５２♯２と、ＡＮＤ
回路５２♯２の出力とデータＸｎ2とを受けてデータＸ
ｎ＋１3を出力するＸＯＲ回路５４♯２とを含む。
定データＳ2とを受けるＡＮＤ回路５２♯２と、ＡＮＤ
回路５２♯２の出力とデータＸｎ2とを受けてデータＸ
ｎ＋１3を出力するＸＯＲ回路５４♯２とを含む。
【０１００】ゲート回路３６♯３は、データＸｎ8と設
定データＳ3とを受けるＡＮＤ回路５２♯３と、ＡＮＤ
回路５２♯３の出力とデータＸｎ3とを受けてデータＸ
ｎ＋１4を出力するＸＯＲ回路５４♯３とを含む。
定データＳ3とを受けるＡＮＤ回路５２♯３と、ＡＮＤ
回路５２♯３の出力とデータＸｎ3とを受けてデータＸ
ｎ＋１4を出力するＸＯＲ回路５４♯３とを含む。
【０１０１】ゲート回路３６♯４は、データＸｎ8と設
定データＳ4とを受けるＡＮＤ回路５２♯４と、ＡＮＤ
回路５２♯４の出力とデータＸｎ4とを受けてデータＸ
ｎ＋１5を出力するＸＯＲ回路５４♯４とを含む。
定データＳ4とを受けるＡＮＤ回路５２♯４と、ＡＮＤ
回路５２♯４の出力とデータＸｎ4とを受けてデータＸ
ｎ＋１5を出力するＸＯＲ回路５４♯４とを含む。
【０１０２】ゲート回路３６♯５は、データＸｎ8と設
定データＳ5とを受けるＡＮＤ回路５２♯５と、ＡＮＤ
回路５２♯５の出力とデータＸｎ5とを受けてデータＸ
ｎ＋１6を出力するＸＯＲ回路５４♯５とを含む。
定データＳ5とを受けるＡＮＤ回路５２♯５と、ＡＮＤ
回路５２♯５の出力とデータＸｎ5とを受けてデータＸ
ｎ＋１6を出力するＸＯＲ回路５４♯５とを含む。
【０１０３】ゲート回路３６♯６は、データＸｎ8と設
定データＳ6とを受けるＡＮＤ回路５２♯６と、ＡＮＤ
回路５２♯６の出力とデータＸｎ6とを受けてデータＸ
ｎ＋１7を出力するＸＯＲ回路５４♯６とを含む。
定データＳ6とを受けるＡＮＤ回路５２♯６と、ＡＮＤ
回路５２♯６の出力とデータＸｎ6とを受けてデータＸ
ｎ＋１7を出力するＸＯＲ回路５４♯６とを含む。
【０１０４】ゲート回路３６♯７は、データＸｎ8と設
定データＳ7とを受けるＡＮＤ回路５２♯７と、ＡＮＤ
回路５２♯７の出力とデータＸｎ7とを受けてデータＸ
ｎ＋１8を出力するＸＯＲ回路５４♯７とを含む。
定データＳ7とを受けるＡＮＤ回路５２♯７と、ＡＮＤ
回路５２♯７の出力とデータＸｎ7とを受けてデータＸ
ｎ＋１8を出力するＸＯＲ回路５４♯７とを含む。
【０１０５】図１０における演算回路３８，４０，４２
は、演算回路３６と同様な構成を有している。すなわ
ち、図１１において、ｎ＝０のときに演算回路３６の構
成が示され、ｎ＝１のときに演算回路３８の構成が示さ
れ、ｎ＝２のときに演算回路４０の構成が示され、ｎ＝
３のときに演算回路４２の構成が示される。したがっ
て、説明は繰返さない。
は、演算回路３６と同様な構成を有している。すなわ
ち、図１１において、ｎ＝０のときに演算回路３６の構
成が示され、ｎ＝１のときに演算回路３８の構成が示さ
れ、ｎ＝２のときに演算回路４０の構成が示され、ｎ＝
３のときに演算回路４２の構成が示される。したがっ
て、説明は繰返さない。
【０１０６】図１２は、ＣＲＣ演算装置３０の設定デー
タＳ7〜Ｓ0を設定した状態を示した図である。
タＳ7〜Ｓ0を設定した状態を示した図である。
【０１０７】図１２を参照して、設定データＳ7〜Ｓ0と
して設定値“１１０１ ０１０１”が与えられている。
このような構成において、設定データＳ7〜Ｓ0に設定値
“１１０１ ０１０１”を設定した結果、ＣＲＣ演算装
置３０は図１〜図８で説明した実施の形態１のＣＲＣ演
算装置１と等価な回路となり、同様な演算を行なうこと
ができる。また、設定データＳ7〜Ｓ0を適宜変更するこ
とによって生成多項式の変更に柔軟に対応することがで
きる。
して設定値“１１０１ ０１０１”が与えられている。
このような構成において、設定データＳ7〜Ｓ0に設定値
“１１０１ ０１０１”を設定した結果、ＣＲＣ演算装
置３０は図１〜図８で説明した実施の形態１のＣＲＣ演
算装置１と等価な回路となり、同様な演算を行なうこと
ができる。また、設定データＳ7〜Ｓ0を適宜変更するこ
とによって生成多項式の変更に柔軟に対応することがで
きる。
【０１０８】［実施の形態３］実施の形態２では生成多
項式の最高次数がＸ8の場合において生成多項式を種々
に変更する場合に対応可能とするものであった。実施の
形態３では、生成多項式の次数を変更することが可能な
ＣＲＣ演算装置を検討する。
項式の最高次数がＸ8の場合において生成多項式を種々
に変更する場合に対応可能とするものであった。実施の
形態３では、生成多項式の次数を変更することが可能な
ＣＲＣ演算装置を検討する。
【０１０９】図１３は、図９に示したＣＲＣ演算装置２
０を生成多項式の次数を変更可能にしたＣＲＣ演算装置
６０の構成を示す回路図である。
０を生成多項式の次数を変更可能にしたＣＲＣ演算装置
６０の構成を示す回路図である。
【０１１０】図１３を参照して、ＣＲＣ演算装置６０
は、図９に示したＣＲＣ演算装置２０の構成において、
切換回路６２♯０〜６２♯６をさらに含む。
は、図９に示したＣＲＣ演算装置２０の構成において、
切換回路６２♯０〜６２♯６をさらに含む。
【０１１１】切換回路６２♯０は、レジスタ２６♯０の
出力と入力ＩＮから入力されるデータのいずれか一方を
ＸＯＲ回路２４♯１に対して与える。切換回路６２♯１
は、レジスタ２６♯１の出力と入力ＩＮから入力される
データのいずれか一方をＸＯＲ回路２４♯２に対して与
える。切換回路６２♯２は、レジスタ２６♯２の出力と
入力ＩＮから入力されるデータのいずれか一方をＸＯＲ
回路２４♯３に対して与える。切換回路６２♯３は、レ
ジスタ２６♯３の出力と入力ＩＮから入力されるデータ
のいずれか一方をＸＯＲ回路２４♯４に対して与える。
出力と入力ＩＮから入力されるデータのいずれか一方を
ＸＯＲ回路２４♯１に対して与える。切換回路６２♯１
は、レジスタ２６♯１の出力と入力ＩＮから入力される
データのいずれか一方をＸＯＲ回路２４♯２に対して与
える。切換回路６２♯２は、レジスタ２６♯２の出力と
入力ＩＮから入力されるデータのいずれか一方をＸＯＲ
回路２４♯３に対して与える。切換回路６２♯３は、レ
ジスタ２６♯３の出力と入力ＩＮから入力されるデータ
のいずれか一方をＸＯＲ回路２４♯４に対して与える。
【０１１２】切換回路６２♯４は、レジスタ２６♯４の
出力と入力ＩＮから入力されるデータのいずれか一方を
ＸＯＲ回路２４♯５に対して与える。切換回路６２♯５
は、レジスタ２６♯５の出力と入力ＩＮから入力される
データのいずれか一方をＸＯＲ回路２４♯６に対して与
える。切換回路６２♯６は、レジスタ２６♯６の出力と
入力ＩＮから入力されるデータのいずれか一方をＸＯＲ
回路２４♯７に対して与える。
出力と入力ＩＮから入力されるデータのいずれか一方を
ＸＯＲ回路２４♯５に対して与える。切換回路６２♯５
は、レジスタ２６♯５の出力と入力ＩＮから入力される
データのいずれか一方をＸＯＲ回路２４♯６に対して与
える。切換回路６２♯６は、レジスタ２６♯６の出力と
入力ＩＮから入力されるデータのいずれか一方をＸＯＲ
回路２４♯７に対して与える。
【０１１３】図１３では、切換回路６２♯０、６２♯１
は、入力ＩＮを選択して次段のＸＯＲ回路に与えてい
る。切換回路６２♯２〜６２♯６は、レジスタ２６♯２
〜２６♯６の出力をそれぞれ選択しており、これを次段
のＸＯＲ回路に与えている。このようにすることで、生
成多項式の最高次数をＸ6にすることができる。そし
て、設定データＳ7〜Ｓ0を“１１０１０１００”に設定
すれば、生成多項式は、 Ｐ（Ｘ）＝Ｘ6＋Ｘ5＋Ｘ4＋Ｘ2＋Ｘ0 となる。このとき設定データＳ0、Ｓ1は“０”でなくて
も“１”でもよい。
は、入力ＩＮを選択して次段のＸＯＲ回路に与えてい
る。切換回路６２♯２〜６２♯６は、レジスタ２６♯２
〜２６♯６の出力をそれぞれ選択しており、これを次段
のＸＯＲ回路に与えている。このようにすることで、生
成多項式の最高次数をＸ6にすることができる。そし
て、設定データＳ7〜Ｓ0を“１１０１０１００”に設定
すれば、生成多項式は、 Ｐ（Ｘ）＝Ｘ6＋Ｘ5＋Ｘ4＋Ｘ2＋Ｘ0 となる。このとき設定データＳ0、Ｓ1は“０”でなくて
も“１”でもよい。
【０１１４】次に、多ビットを一括処理する場合におい
て、次数の変更が可能になる本発明の実施の形態３のＣ
ＲＣ演算装置の説明をする。
て、次数の変更が可能になる本発明の実施の形態３のＣ
ＲＣ演算装置の説明をする。
【０１１５】図１４は、実施の形態３のＣＲＣ演算装置
において用いられる演算回路６６の構成を示す回路図で
ある。
において用いられる演算回路６６の構成を示す回路図で
ある。
【０１１６】図１４を参照して、演算回路６６は、図１
１に示した演算回路３６の構成において、ゲート回路３
６♯１〜３６♯７に代えてゲート回路６８♯１〜６８♯
７を含む。
１に示した演算回路３６の構成において、ゲート回路３
６♯１〜３６♯７に代えてゲート回路６８♯１〜６８♯
７を含む。
【０１１７】ゲート回路６８♯１は、図１１に示したゲ
ート回路３６♯１の構成において、データＸｎ1とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯１に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯１の構
成と異なる。ゲート回路６８♯２は、図１１に示したゲ
ート回路３６♯２の構成において、データＸｎ2とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯２に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯２の構
成と異なる。
ート回路３６♯１の構成において、データＸｎ1とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯１に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯１の構
成と異なる。ゲート回路６８♯２は、図１１に示したゲ
ート回路３６♯２の構成において、データＸｎ2とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯２に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯２の構
成と異なる。
【０１１８】ゲート回路６８♯３は、図１１に示したゲ
ート回路３６♯３の構成において、データＸｎ3とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯３に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯３の構
成と異なる。ゲート回路６８♯４は、図１１に示したゲ
ート回路３６♯４の構成において、データＸｎ4とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯４に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯４の構
成と異なる。
ート回路３６♯３の構成において、データＸｎ3とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯３に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯３の構
成と異なる。ゲート回路６８♯４は、図１１に示したゲ
ート回路３６♯４の構成において、データＸｎ4とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯４に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯４の構
成と異なる。
【０１１９】ゲート回路６８♯５は、図１１に示したゲ
ート回路３６♯５の構成において、データＸｎ5とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯５に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯５の構
成と異なる。ゲート回路６８♯６は、図１１に示したゲ
ート回路３６♯６の構成において、データＸｎ6とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯６に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯１の構
成と異なる。
ート回路３６♯５の構成において、データＸｎ5とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯５に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯５の構
成と異なる。ゲート回路６８♯６は、図１１に示したゲ
ート回路３６♯６の構成において、データＸｎ6とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯６に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯１の構
成と異なる。
【０１２０】ゲート回路６８♯７は、図１１に示したゲ
ート回路３６♯７の構成において、データＸｎ7とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯７に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯７の構
成と異なる。
ート回路３６♯７の構成において、データＸｎ7とデー
タＸｎ0のいずれかをＸＯＲ回路５４♯７に与える切換
回路７０♯１をさらに含む点がゲート回路３６♯７の構
成と異なる。
【０１２１】ゲート回路６８♯１〜６８♯７の他の構成
は、ゲート回路３６♯１〜３６♯７とそれぞれ同様であ
るので説明は繰返さない。
は、ゲート回路３６♯１〜３６♯７とそれぞれ同様であ
るので説明は繰返さない。
【０１２２】切換回路７０♯１，７０♯２は、図１４に
示した例では、データＸｎ0を選択してＸＯＲ回路５４
♯１，５４♯２に出力している。切換回路７０♯３〜７
０♯７は、それぞれデータＸｎ3〜Ｘｎ7を選択してＸＯ
Ｒ回路５４♯３〜５４♯７に出力している。
示した例では、データＸｎ0を選択してＸＯＲ回路５４
♯１，５４♯２に出力している。切換回路７０♯３〜７
０♯７は、それぞれデータＸｎ3〜Ｘｎ7を選択してＸＯ
Ｒ回路５４♯３〜５４♯７に出力している。
【０１２３】図１０に示した演算回路３６〜４２に代え
て図１４で示した演算回路６６を用いれば、切換回路７
０♯１〜７０♯７の設定を変更することにより、生成多
項式の次数を変更することが可能となる。また、設定デ
ータＳ7〜Ｓ0の設定を変更することにより、生成多項式
の変更が可能である。
て図１４で示した演算回路６６を用いれば、切換回路７
０♯１〜７０♯７の設定を変更することにより、生成多
項式の次数を変更することが可能となる。また、設定デ
ータＳ7〜Ｓ0の設定を変更することにより、生成多項式
の変更が可能である。
【０１２４】なお、切換回路７０♯１〜７０♯７の切換
は、配線のつなぎ替えによって行なってもよいが、たと
えば、選択信号によって２入力のうちのいずれかを選択
するようなゲート回路を用いてもよい。
は、配線のつなぎ替えによって行なってもよいが、たと
えば、選択信号によって２入力のうちのいずれかを選択
するようなゲート回路を用いてもよい。
【０１２５】以上説明したように、実施の形態３のＣＲ
Ｃ演算装置によれば、多ビットを一括処理でき高速化が
図られるとともに、生成多項式の変更および生成多項式
の次数の変更が可能であるので、さまざまなシステムに
柔軟に用いることができる。
Ｃ演算装置によれば、多ビットを一括処理でき高速化が
図られるとともに、生成多項式の変更および生成多項式
の次数の変更が可能であるので、さまざまなシステムに
柔軟に用いることができる。
【０１２６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２７】
【発明の効果】請求項１〜４に記載のＣＲＣ演算装置
は、１クロックサイクルにおいて一度に多ビットを一括
して処理することができ、高速にＣＲＣ演算をすること
ができる。
は、１クロックサイクルにおいて一度に多ビットを一括
して処理することができ、高速にＣＲＣ演算をすること
ができる。
【０１２８】請求項５に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の奏する効果に加えて、設
定データＳ7〜Ｓ0を適宜変更することによって生成多項
式の変更に柔軟に対応することができる。
項２に記載のＣＲＣ演算装置の奏する効果に加えて、設
定データＳ7〜Ｓ0を適宜変更することによって生成多項
式の変更に柔軟に対応することができる。
【０１２９】請求項６に記載のＣＲＣ演算装置は、請求
項２に記載のＣＲＣ演算装置の奏する効果に加えて、生
成多項式の変更および生成多項式の次数の変更が可能で
あるので、さまざまなシステムに柔軟に用いることがで
きる。
項２に記載のＣＲＣ演算装置の奏する効果に加えて、生
成多項式の変更および生成多項式の次数の変更が可能で
あるので、さまざまなシステムに柔軟に用いることがで
きる。
【０１３０】請求項７〜８に記載のＣＲＣ演算装置は、
請求項２に記載のＣＲＣ演算装置の奏する効果に加え
て、対象データを４ビットずつ一括して処理することが
できる。
請求項２に記載のＣＲＣ演算装置の奏する効果に加え
て、対象データを４ビットずつ一括して処理することが
できる。
【０１３１】請求項９に記載のＣＲＣ演算装置は、１ク
ロックサイクルにおいて一度に多ビットを一括して処理
することができ、高速にＣＲＣ演算をすることができ
る。
ロックサイクルにおいて一度に多ビットを一括して処理
することができ、高速にＣＲＣ演算をすることができ
る。
【図１】 本発明の実施の形態１のＣＲＣ演算装置１の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 図１に示した保持回路２の構成を示す回路図
である。
である。
【図３】 図１における演算回路６の構成を示す回路図
である。
である。
【図４】 図１に示したＣＲＣ演算装置１の動作を説明
するための動作波形図である。
するための動作波形図である。
【図５】 図４のクロックサイクルＴ１におけるＣＲＣ
演算装置１の演算を説明するための図である。
演算装置１の演算を説明するための図である。
【図６】 図４におけるクロックサイクルＴ２における
ＣＲＣ演算装置１の演算を説明するための図である。
ＣＲＣ演算装置１の演算を説明するための図である。
【図７】 図４におけるクロックサイクルＴ３における
ＣＲＣ演算装置１の動作を説明するための図である。
ＣＲＣ演算装置１の動作を説明するための図である。
【図８】 図４におけるクロックサイクルＴ４でのＣＲ
Ｃ演算装置１の動作を説明するための図である。
Ｃ演算装置１の動作を説明するための図である。
【図９】 生成多項式が変更された場合に容易に対応す
ることができるＣＲＣ演算装置２０の構成を示した回路
図である。
ることができるＣＲＣ演算装置２０の構成を示した回路
図である。
【図１０】 本発明の実施の形態２のＣＲＣ演算装置３
０の構成を示す概略ブロック図である。
０の構成を示す概略ブロック図である。
【図１１】 図１０における演算回路３６の構成を示し
た回路図である。
た回路図である。
【図１２】 ＣＲＣ演算装置３０の設定データＳ7〜Ｓ0
を設定した状態を示した図である。
を設定した状態を示した図である。
【図１３】 図９に示したＣＲＣ演算装置２０を生成多
項式の次数を変更可能にしたＣＲＣ演算装置６０の構成
を示す回路図である。
項式の次数を変更可能にしたＣＲＣ演算装置６０の構成
を示す回路図である。
【図１４】 実施の形態３のＣＲＣ演算装置において用
いられる演算回路６６の構成を示す回路図である。
いられる演算回路６６の構成を示す回路図である。
【図１５】 情報ビットと生成多項式から検査ビットを
求めるｍｏｄ２除算を説明するための図である。
求めるｍｏｄ２除算を説明するための図である。
【図１６】 伝送誤りが発生していないかどうかの確認
を行なうための演算の説明をするための図である。
を行なうための演算の説明をするための図である。
【図１７】 図１５、図１６で示した除算を行なう従来
のＣＲＣ演算装置１００の構成を示す概念図である。
のＣＲＣ演算装置１００の構成を示す概念図である。
【図１８】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第１の図である。
行なう経過を示した第１の図である。
【図１９】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第２の図である。
行なう経過を示した第２の図である。
【図２０】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第３の図である。
行なう経過を示した第３の図である。
【図２１】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第４の図である。
行なう経過を示した第４の図である。
【図２２】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第５の図である。
行なう経過を示した第５の図である。
【図２３】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第６の図である。
行なう経過を示した第６の図である。
【図２４】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第７の図である。
行なう経過を示した第７の図である。
【図２５】 図１７に示したＣＲＣ演算装置が、演算を
行なう経過を示した第８の図である。
行なう経過を示した第８の図である。
１，２０，３０，６０ ＣＲＣ演算装置、２ 保持回
路、２♯０〜２♯７，１４，２６ レジスタ、４，６，
８，１０，１２，３４，３６，３８，４０，４２，６６
演算回路、６♯０〜６♯７，３６♯０〜３６♯７，６
８♯１〜６８♯７ゲート回路、１６，２４♯０〜２４♯
７，５４♯０〜５４♯７ ＸＯＲ回路、２２♯０〜２２
♯７，５２♯０〜５２♯７ ＡＮＤ回路、６２♯０〜６
２♯６，７０♯１〜７０♯７ 切換回路。
路、２♯０〜２♯７，１４，２６ レジスタ、４，６，
８，１０，１２，３４，３６，３８，４０，４２，６６
演算回路、６♯０〜６♯７，３６♯０〜３６♯７，６
８♯１〜６８♯７ゲート回路、１６，２４♯０〜２４♯
７，５４♯０〜５４♯７ ＸＯＲ回路、２２♯０〜２２
♯７，５２♯０〜５２♯７ ＡＮＤ回路、６２♯０〜６
２♯６，７０♯１〜７０♯７ 切換回路。
Claims (9)
- 【請求項１】 対象データに対して生成多項式に基づい
て巡回冗長検査方式の誤り検出を行なうためのＣＲＣ演
算装置であって、 前記対象データに含まれる信号ビットを複数ビットずつ
に分割した複数の分割データを順次受けて、前記生成多
項式に応じた演算処理を行なう主演算回路を備え、 前記主演算回路は、前記複数の分割データのうちの第１
のデータと前記第１のデータを受けるまでに既に受領済
みである前記対象データの部分について前記演算処理を
行なった結果得られた第２のデータとに対して前記演算
処理を行ない第３のデータを生成し、 前記第２のデータを保持して前記主演算回路に与え、か
つ、前記第３のデータを保持する保持回路をさらに備え
る、ＣＲＣ演算装置。 - 【請求項２】 前記主演算回路は、 前記第２のデータの最下位の信号ビット側に前記第１の
データの最上位の信号ビットを付加した第４のデータを
受け、前記第４のデータの最上位の信号ビットが第１の
論理符号である場合は前記第４のデータの最上位から２
番目の信号ビット〜最下位の信号ビットを第５のデータ
として出力し、前記第４のデータの最上位の信号ビット
が前記第１の論理符号と異なる第２の論理符号である場
合は前記第４のデータの最上位から２番目の信号ビット
〜最下位の信号ビットと生成多項式に応じた第６のデー
タの対応する信号ビット同士のそれぞれの排他的論理和
を前記第５のデータとして出力する第１の副演算回路
と、 前記第５のデータの最下位の信号ビット側に前記第１の
データの最上位の信号ビットから２番目のビットを付加
した第７のデータを受け、前記第７のデータの最上位の
信号ビットが前記第１の論理符号である場合は前記第７
のデータの最上位から２番目の信号ビット〜最下位の信
号ビットを第８のデータとして出力し、前記第７のデー
タの最上位の信号ビットが前記第２の論理符号である場
合は前記第７のデータの最上位から２番目の信号ビット
〜最下位の信号ビットと前記第６のデータの対応するビ
ット同士の排他的論理和を第８のデータとして出力する
第２の副演算回路とを含み、 前記主演算回路は、前記第８のデータに応じて前記第３
のデータを発生する、請求項１に記載のＣＲＣ演算装
置。 - 【請求項３】 前記第１の副演算回路は、 前記第６のデータが含んでいる前記第２の論理符号と一
致する信号ビットに対応する位置の前記第４のデータの
信号ビットと前記第４のデータの最上位の信号ビットと
を受けて排他的論理和を出力するゲート回路を含む、請
求項２に記載のＣＲＣ演算装置。 - 【請求項４】 前記第１の副演算回路は、 前記第６のデータが含んでいる前記第１の論理符号と一
致する信号ビットに対応する位置の前記第４のデータの
信号ビットをそのままの値で出力するゲート回路をさら
に含む、請求項３に記載のＣＲＣ演算装置。 - 【請求項５】 前記第１の副演算回路は、 前記第４のデータの最上位から２番目の信号ビット〜最
下位の信号ビットにそれぞれ対応して設けられる複数の
ゲート回路を含み、 各前記ゲート回路は、 前記第６のデータの対応する信号ビットを一方の入力に
受け、前記第４のデータの最上位の信号ビットを他方の
入力に受けるＡＮＤ回路と、 前記第４のデータの対応する信号ビットと前記ＡＮＤ回
路の出力とを受けて排他的論理和を出力するＸＯＲ回路
とを有する、請求項２に記載のＣＲＣ演算装置。 - 【請求項６】 前記第１の副演算回路は、 前記第４のデータの最下位から２番目の信号ビット〜前
記第４のデータの最上位から２番目の信号ビットにそれ
ぞれ対応して設けられる複数のゲート回路を含み、 各前記ゲート回路は、 前記第６のデータの対応する信号ビットを一方の入力に
受け、前記第４のデータの最上位の信号ビットを他方の
入力に受けるＡＮＤ回路と、 前記第４のデータの対応する信号ビットと前記第４のデ
ータの最下位の信号ビットとを受けていずれかを選択的
に出力する切換回路と、 前記切換回路の出力と前記ＡＮＤ回路の出力とを受けて
排他的論理和を出力するＸＯＲ回路とを有する、請求項
２に記載のＣＲＣ演算装置。 - 【請求項７】 前記第１のデータは、 ４つの信号ビットを含み、 前記主演算回路は、 前記第８のデータの最下位の信号ビット側に前記第１の
データの最上位から３番目の信号ビットを付加した第９
のデータを受け、前記第９のデータの最上位の信号ビッ
トが前記第１の論理符号である場合は前記第９のデータ
の最上位から２番目の信号ビット〜最下位の信号ビット
を第１０のデータとして出力し、前記第９のデータの最
上位の信号ビットが前記第２の論理符号である場合は前
記第９のデータの最上位から２番目の信号ビット〜最下
位の信号ビットと前記第６のデータの対応する信号ビッ
ト同士のそれぞれの排他的論理和を前記第１０のデータ
として出力する第３の副演算回路と、 前記第１０のデータの最下位の信号ビット側に前記第１
のデータの最下位のビットを付加した第１１のデータを
受け、前記第１１のデータの最上位の信号ビットが前記
第１の論理符号である場合は前記第１１のデータの最上
位から２番目の信号ビット〜最下位の信号ビットを前記
第３のデータとして出力し、前記第１１のデータの最上
位の信号ビットが前記第２の論理符号である場合は前記
第１１のデータの最上位から２番目の信号ビット〜最下
位の信号ビットと前記第６のデータの対応するビット同
士の排他的論理和を前記第３のデータとして出力する第
４の副演算回路とをさらに含む、請求項２に記載のＣＲ
Ｃ演算装置。 - 【請求項８】 前記主演算装置は、前記対象データの信
号ビット数を４で割ると余りが生ずるときは、４から前
記余りを引いた数の前記第１の論理符号を前記対象デー
タの最上位信号ビット側に補って、上位ビットから４ビ
ットずつ処理を行なう、請求項７に記載のＣＲＣ演算装
置。 - 【請求項９】 前記保持回路は、 前記第３のデータに含まれる複数の信号ビットをそれぞ
れ入力に受けて、前記クロック信号に応じて保持する複
数のレジスタを含む、請求項１に記載のＣＲＣ演算装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060330A JP4371520B2 (ja) | 2000-03-06 | 2000-03-06 | Ｃｒｃ演算装置 |
| US09/769,413 US6725415B2 (en) | 2000-03-06 | 2001-01-26 | Arithmetic unit performing cyclic redundancy check at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060330A JP4371520B2 (ja) | 2000-03-06 | 2000-03-06 | Ｃｒｃ演算装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001251194A true JP2001251194A (ja) | 2001-09-14 |
| JP2001251194A5 JP2001251194A5 (ja) | 2007-03-29 |
| JP4371520B2 JP4371520B2 (ja) | 2009-11-25 |
Family
ID=18580663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060330A Expired - Lifetime JP4371520B2 (ja) | 2000-03-06 | 2000-03-06 | Ｃｒｃ演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6725415B2 (ja) |
| JP (1) | JP4371520B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500765A (ja) * | 2000-01-10 | 2004-01-08 | クゥアルコム・インコーポレイテッド | Ｃｄｍａ通信システムにおいて適応マルチレート（ａｍｒ）データをサポートする方法および装置 |
| JP2012238952A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Ltd | Ｃｒｃ演算回路及びプロセッサ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515651B2 (ja) * | 2001-03-05 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 巡回冗長検査演算方法及び巡回冗長検査演算回路 |
| US20140055290A1 (en) | 2003-09-09 | 2014-02-27 | Peter Lablans | Methods and Apparatus in Alternate Finite Field Based Coders and Decoders |
| US7865806B2 (en) * | 2006-03-03 | 2011-01-04 | Peter Lablans | Methods and apparatus in finite field polynomial implementations |
| US7103832B2 (en) * | 2003-12-04 | 2006-09-05 | International Business Machines Corporation | Scalable cyclic redundancy check circuit |
| US7266760B1 (en) * | 2004-09-30 | 2007-09-04 | Altera Corporation | Method and apparatus for calculating cyclic redundancy checks for variable length packets |
| KR100731985B1 (ko) * | 2005-12-29 | 2007-06-25 | 전자부품연구원 | 파이프라인 구조 병렬 순환 중복 검사 장치 및 방법 |
| KR101286238B1 (ko) * | 2007-08-01 | 2013-07-15 | 삼성전자주식회사 | 데이터 병렬화 수신기 |
| JP5407589B2 (ja) * | 2009-06-29 | 2014-02-05 | 富士通株式会社 | 演算回路および演算処理装置ならびに演算処理方法 |
| US8630779B2 (en) | 2010-04-09 | 2014-01-14 | Navteq B.V. | Method and system for vehicle ESC system using map data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128819A (ja) | 1986-11-18 | 1988-06-01 | Nec Corp | Ｃｒｃ生成回路 |
| JP2600681B2 (ja) * | 1987-06-22 | 1997-04-16 | ソニー株式会社 | リード・ソロモン符号の復号方法 |
| US5321743A (en) | 1992-02-24 | 1994-06-14 | At&T Bell Laboratories | Shared-tenant services arrangement providing numbering-plan independence and cross-plan access to tenant groups |
| KR950015182B1 (ko) * | 1993-11-20 | 1995-12-23 | 엘지전자주식회사 | 갈로아 필드 곱셈회로 |
| US5768168A (en) * | 1996-05-30 | 1998-06-16 | Lg Semicon Co., Ltd. | Universal galois field multiplier |
-
2000
- 2000-03-06 JP JP2000060330A patent/JP4371520B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-26 US US09/769,413 patent/US6725415B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500765A (ja) * | 2000-01-10 | 2004-01-08 | クゥアルコム・インコーポレイテッド | Ｃｄｍａ通信システムにおいて適応マルチレート（ａｍｒ）データをサポートする方法および装置 |
| JP2012238952A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Ltd | Ｃｒｃ演算回路及びプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010020288A1 (en) | 2001-09-06 |
| US6725415B2 (en) | 2004-04-20 |
| JP4371520B2 (ja) | 2009-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8468439B2 (en) | Speed-optimized computation of cyclic redundancy check codes | |
| JP2005102213A (ja) | メッセージのｃｒｃを計算するための方法 | |
| JP2001251194A (ja) | Ｃｒｃ演算装置 | |
| WO2003084078A1 (en) | Separable cyclic redundancy check | |
| US7539918B2 (en) | System and method for generating cyclic codes for error control in digital communications | |
| JP2000266815A (ja) | 自己診断機能付き電子システム及び電子システムのシミュレーション装置 | |
| US20110154159A1 (en) | Cyclic redundancy check code generating circuit and cyclic redundancy check code generating method | |
| US20040054703A1 (en) | Method and device for generating a pseudo-random sequence using a discrete logarithm | |
| JP2005086683A (ja) | 誤り復号回路、データバス制御方法、及びデータバスシステム | |
| US20080140740A1 (en) | Systems and methods for processing data sets in parallel | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| JP3283403B2 (ja) | 周期冗長検査方式の誤り検出符号生成装置及び誤り検出装置 | |
| JPH0795096A (ja) | プログラマブル並列ｃｒｃ生成装置 | |
| JP2000244332A (ja) | データ誤り訂正装置 | |
| EP0431416A2 (en) | Apparatus and method for accessing a cyclic redundancy error check code generated in parallel | |
| JPH10215187A (ja) | 誤り検出符号化復号装置および方法 | |
| JP2009117883A (ja) | 演算処理装置 | |
| JP3231713B2 (ja) | 巡回冗長検査計算方法および装置 | |
| JPS61277230A (ja) | 誤り検出訂正符号発生方式 | |
| JP2004120419A (ja) | リードソロモン符号化回路およびリードソロモン復号化回路 | |
| CN106603085A (zh) | 生成多项式的生成方法、其装置、编码器、控制器及电子设备 | |
| JP4313555B2 (ja) | ガロア体掛け算器及び通信装置 | |
| JP2644389B2 (ja) | 命令列生成装置 | |
| JPH03119835A (ja) | 誤り訂正回路 | |
| JPH10294720A (ja) | 信号伝送回路及び信号伝送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070214 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090901 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4371520 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |