KR950015182B1 - 갈로아 필드 곱셈회로 - Google Patents

갈로아 필드 곱셈회로 Download PDF

Info

Publication number
KR950015182B1
KR950015182B1 KR1019930024860A KR930024860A KR950015182B1 KR 950015182 B1 KR950015182 B1 KR 950015182B1 KR 1019930024860 A KR1019930024860 A KR 1019930024860A KR 930024860 A KR930024860 A KR 930024860A KR 950015182 B1 KR950015182 B1 KR 950015182B1
Authority
KR
South Korea
Prior art keywords
term
exclusive
output
xor
gate
Prior art date
Application number
KR1019930024860A
Other languages
English (en)
Other versions
KR950015064A (ko
Inventor
임진혁
Original Assignee
엘지전자주식회사
구자홍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자주식회사, 구자홍 filed Critical 엘지전자주식회사
Priority to KR1019930024860A priority Critical patent/KR950015182B1/ko
Priority to US08/341,183 priority patent/US5502665A/en
Priority to DE69421362T priority patent/DE69421362T2/de
Priority to EP94402635A priority patent/EP0654732B1/en
Publication of KR950015064A publication Critical patent/KR950015064A/ko
Application granted granted Critical
Publication of KR950015182B1 publication Critical patent/KR950015182B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724Finite field arithmetic
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/44Multiplying; Dividing
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033Theoretical methods to calculate these checking codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Electromagnetism (AREA)
  • Error Detection And Correction (AREA)
  • Micro-Organisms Or Cultivation Processes Thereof (AREA)

Abstract

내용 없음.

Description

갈로아 필드 곱셈회로
제1도는 생성다항식 G(X)=X4+X+1로 구현된 갈로아필드 GF(16)에 대한 곱셈표.
제2도는 제1도의 갈로아필드에 대한 일반적인 갈로아필드 곱셈 회로도.
제3도는 본 발명의 갈로아 필드 곱셈회로도.
제4도는 본 발명 갈로아 필드 곱셈회로의 적용예를 보인 것으로, 생성다항식 G(X)=X8+X4+X3+2+1로 구현된 GF(256)의 곱셈회로도.
제5도는 본 발명 갈로아 필드 곱셈회로의 적용예를 보인 것으로, 생성다항식 G(X)=X8+X7+X2+X+1로 구현된 GF(256)의 곱셈회로도.
* 도면의 주요부분에 대한 부호의 설명
AD1.1-AD1.4,AD2.1-AD2.4,AD3.1-AD3.4,AD4.1-AD4.4: 앤드게이트
XOR2.1-XOR2.4,XOR3.1-XOR3.4,XOR4.1-XOR4.4: 익스크루시브 오아게이트
본 발명은 덧셈, 뺄셈, 곱셈, 나눗셈의 사칙연산이 가능하고 그 사칙연산에 대해 닫혀있는 집합중 원소의 수가 유한한 집합 즉, 갈로아필드(Galois Field)에 대한 곱셈기를 구현하는 기술에 관한 것으로, 특히 알고리즘을 일반화하여 여러 경우에 쉽게 적용할 수 있도록 하고, 최적화하여 전체 게이트 수를 최소화 하는데 적당하도록한 갈로아필드 곱셈회로에 관한 것이다.
디지탈신호의 저장 또는 송수신에 있어서, 에러는 확률적으로 발생할 수 있다. 이러한 에러는 어느정도 자연계에 근본적으로 존재하는 양자화잡음등의 영향으로 인하여 완전히 회피하는데 한계가 있다. 즉, 에러에 무관하게 동작하는 장치는 매우 비경제적인 장치가 되므로 어느정도 에러를 예상하고, 그 발생 에러를 어떤 알고리즘에 따라 검출, 정정하는 방식이 보다 일반적인 방식이 되었다.
이러한 에러 검출 및 정정기법에서 에러정정코드를 사용하게 되는데, 이 에러정정코드의 엔코딩, 디코딩은 갈로아필드에 관한 수학적인 이론들이 그 밑바탕을 이루고 있다.
일반적으로 덧셈 및 뺄셈이 가능하며, 이 연산에 닫혀있는 집합을 Abelian Group이라 칭하고(예, 정수), 여기에 곱셈까지 가능하고 곱셈에 대해서도 닫혀있는 집합을 Ring이라 칭하며, 나눗셈까지의 모든 사칙연산이 가능하며 사칙연산에 대해 닫혀있는 집합을 필드라 하는데, 유리수, 실수등은 필드의 좋은 예이다.
그런데, 에러정정코드는 원소의 수가 유한한 집합으로서 사칙연산이 가능하고, 그것에 닫혀있는 집합 즉, 유한필드(Finite Field)를 요구한다. 이러한 유한 필드를 통상 갈로아필드라 칭한다.
상기 갈로아필드는 유한요소사이에서 사칙연산을 성립시키고, 이 사칙연산에 닫혀있게 하기 위하여 통상의 사칙연산과 다른 방식의 사칙연산을 정의하게 된다.
갈로아필드에서의 사칙연산을 정의하는데 있어서 그 핵심은 곱셈이다. 예로써, 가장 일반적으로 사용되는 2N,N=1,2,3,…개의 원소를 갖는 갈로아필드에 있어서, 덧셈은 각 원소의 각 비트들을 익스클루시브 오아연산하면 쉽게 얻을 수 있으며, 뺄셈은 덧셈과 동일하고, 나눗셈은 반전테이블과 곱셈을 이용하여 구하게 된다.
일반적인 8비트체계에 해당되는 갈로아필드는 28=256개의 원소를 갖는 갈로아필드소로서 보통 GF(256)으로 표시한다. 갈로아필드는 그 갈로아필드를 생성하는 다항식에 의하여 그 특징이 규정되어진다. 예로써, GF(16)은 생성다항식(G(X)=X4+X+1로 구현할 수 있는데, 제1도는 그 GF(16)에 대한 곱셈표이다.
상기 곱셈표의 이해를 돕기 위해 일예를 들어 설명한다. 이 곱셈표는 X=2, X2=4, X3=8로 보고, 생성 다항식 G(X)=X4+X+1을 사용하고 있다. 갈로아필드 이론에 따르면 1+1=0, X+X=0, X2+X2=0, X3+X3=0이며, 연산 이론에 따라 G(X)=0을 대입하면 X4=X+1이다.
예로써, 7×8을 연산하면, 7×8=(4+2+1)×8=(X2+X+1)×X3=X5+X4+X3=X4(X+1)+X3=(X+1)(X+1)+X3=X2+X+X+1+X3=X3+X2+1=8+4+1=13=D16
일반적인 곱셈(A3X3+A2X2+A1X+A0)×(B3X3+B2X2+B1X+B0)은 다음과 같이 이루어진다.
단, 상기 최종결과의 괄호로 묶은 각 항은 익스클루시브 오아연산이 적용된다. 즉, 1+1=0, 0+0=0, 1+0=0+1=1이 적용된다. 이를 구현하기 위한 방법에는 여러가지가 있는데, 예로써, 상기 최종 결과를 그대로 사용하여 회로를 설계한다면, 2입력 앤드게이트와 2입력 익스클루시브 오아게이트를 사용하는 경우 앤드게이트가 22개, 익스크루시브 오아게이트가 18개 필요하다.
하지만 이와같이 결과를 모두 풀에헤쳐 계산한 것을 사용할 경우 결과적인 장치는 디버깅하기도 힘들며, 갈로아필드의 원소수가 많아짐에 따라 즉, 생성다항식이 커짐에 따라 수작업으로 개선하기에 곤란하고, 수식의 결과에 어떤 공통점이 없으므로 전체를 최적화시키는 것도 곤란하다.
제2도는 2가지 종류의 셀을 이용한 제1도의 갈로아필드에 대한 일반적인 곱셈회로도로서 GF(24)의 세가지 원소 γ,β,θ를 이용하여 γ×β+θ를 구하는 경우를 예로하여 설명하면 다음과 같다.
γ와 β 그리고 θ를 다항식 형태로 표현하면, γ(X)=γ3X32X21X+γ0, β(X)=β3X32X21X+β0, θ(X)=θ3X32X21X+θ0가 되고, 수학적으로 갈로아필드에서는 mod G(X)와 G(X)=0으로 놓는 것과 동일하므로 γㆍβ=γ(X)ㆍβ(X) mod G(X)로 표현할 수 있다. γㆍβ= K3X3+K2X2+K1X+K0라면, γㆍβ+θ=(K33)X3+(K22)X2+(K11)X+K00=W3X3+W2X2+W1X1+W0가 된다.
일반적으로 곱셈은 하기와 같이 연산한다.
첫번째 행은 다음을 수행한다.
γ(1)(X)=γ(X), θ( 1 )(X)=θ(X)+β0γ(X)
나머지 i번째 행은 다음을 수행한다.
γ(i+ 1 )(X)=Xγ(i)(X) mod G(X)
θ(i 1 )(X)=θ(i)(X)+β1γ(i+ 1 )(X)
각각의 셀들은 두가지의 기능을 수행한다.
γj (i+ 1 )(X)=γj-1 i3 iㆍPj
θj (i+1)j-1 (i)1ㆍγj (i+1)
여기서 A(i) j는 i번째 행, j번째 열을 의미한다.
예로써, 두번째 행을 보면, 첫번째 셀에서는 γ3와 β1이 앤드게이트(AD2.1)를 통해 θ0 (1)와 익스클루시브 오아연산되어 θ0(2)로 출력되고, 두번째 셀에서는 γ3 (0)와 γ0가 익스클루시브 오아게이트(XOR2.2)에서 익스클루시브 오아링되어 앤드게이트(AD2.3)의 입력으로 제공된다.
그리고, 상기 익스클루시브 오아게이트(XOR2.2)의 출력은 앤드게이트(AD2.3)에서 입력 β1과 앤드연산된후, 다시 익스클루시브 오아게이트(XOR2.2)에서 θ1 (1)과 익스클루시브 오아 연산되어 θ1 (1)로 출력되고, 같은 방법으로 마지막 행까지 게산해 간다. 그 결과 각 셀의 출력은 θ0 (4)=W0, θ1 (4)=W1, θ2 (4)=W2, θ3 (4)=W3이 된다.
제2도는 두 수를 곱하고, 다시한번 더하기를 수행하게 되므로 갈로아필드 곱셈기에 대해서만 말한다면 16개의 앤드게이트와 15개의 익스클루시브 오아게이트를 사용하였다고 보아야 한다.
그러나, 이와같은 종래의 갈로아필드 곱셈회로에 있어서는 디지탈신호의 저장 또는 송수신등에 사용되는 에러정정코드의 엔코딩/디코딩에 적용함에 있어서, 신호의 흐름이 불명확하여 회로를 구현하는데 어려움이 있었다.
본 발명은 이와같은 종래의 문제점을 해결하기 위하여 피승수의 최고차항부터 곱셈을 행하여 덧셈의 각 단계마다 이전단계의 최고차항을 생성다항식에 따라 계산함으로써 여러종류의 갈로아필드 곱셈기를 일반화는데 기여할 수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.
제3도는 본 발명의 갈로아필드 곱셈회로도이며, 이는 상기 제1도 및 제2도와 동일한 갈로아필드 GF(16)에 대한 곱셈회로도로서 이에 도시한 바와 같이, 매트릭스 형태로 구성되어 입력(A0-A3), (B0-B3)중 해당 입력에 대해 각기 앤드조합하는 앤드게이트(AD1.1-AD1.4), (AD2.1-AD2.4), (AD3.1-AD3.4), (AD4.1-AD4.4)와 상기 앤드게이트(AD1.4), (AD2.1)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR2.1), 상기 앤드게이트(AD1.1), (AD2.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR2.2), 상기 앤드게이트(AD1.4)의 출력과 익스클루시브 오아게이트(XOR2.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR2.2'), 상기 앤드게이트(AD1.2), (AD2.3)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR2.3), 상기 앤드게이트(AD1.3), (AD2.4)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR2.4), 상기 익스클루시브 오아게이트(XOR2.4)의 출력과 앤드게이트(AD3.1)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR3.1), 상기 익스클루시브 오아게이트(XOR2.1)의 출력과 앤드게이트(AD3.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR3.2), 상기 익스클루시브 오아게이트(XOR2.4), (XOR3.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR3.2'), 상기 익스클루시브 오아게이트(XOR2.2')의 출력과 앤드게이트(AD3.3)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR3.3), 상기 익스클루시브 오아게이트(XOR2.3)의 출력과 앤드게이트(AD3.4)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR3.4), 상기 익스클루시브 오아게이트(XOR3.4)의 출력과 앤드게이트(AD4.1)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR4.1), 상기 익스클루시브 오아게이트(XOR3.1)의 출력과 앤드게이트(AD4.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR4.2), 상기 익스클루시브 오아게이트(XOR4.2)의 출력을 배타적 오아링하는 익스클루시브 오아게이트4.2'), 상기 익스클루시브 오아게이트(XOR3.2')의 출력과 앤드게이트(AD4.3)의 출력을 배타적으로 오아링하는 익스클루시브 오아게이트(XOR4.3), 상기 익스클루시브 오아게이트(XOR3.3)의 출력과 앤드게이트(AD4.4)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(XOR4.4)로 구성한 것으로, 이를 참조하여 본 발명의 작용 및 효과를 상세힐 설명하면 다음과 같다.
일반적으로 곱셈은 하기와 같이 연산한다.
예1)
하지만, 달리생각하면 다음과 같은 방식도 당연히 성립한다.
예2)
상기 두가지의 연산방법(예1, 예2)은 본질적으로는 같은 것이나 현실적으로 사칙연산에 있어서 덧셈은 자리올림(Carry)을 수반하므로 전자의 방법만을 사용하게 된다.
그러나, 갈로아필드에 있어서 덧셈은 자리올림을 수반하지 않아 G(X)=0으로 놓으므로 오히려 일종의 자리내림이 발생된다고 볼 수 있다. 즉, G(X)=X4+X+1에 있어서 X4=X+1, 다시말해서 X4를 X+1로 대체한다.
따라서, 갈로아필드에 있어서의 곱셈은 오히려 후지의 방법(예2)이 더 적절하다는 것을 알 수 있으며, 이하, 본 발명에 의한 곱셈의 연산과정을 단계적으로 설명하면 하기와 같다.
첫째, 상기 후자의 연산방법(예2)과 같이 곱셈을 수행한다. 2N, N=1,2,3…개의 원소를 갖는 갈로아필드에 있어서, 이것을 앤드연산과 동일하다. 상기의 곱셈연산에 의해 얻어진 값 즉, 덧셈을 해야할 2N×2N(예2에서는 16)개의 항을 후자의 연산방법(예2)과 같이 배열한다.
둘째, 하기의 "예3"에서와 같이, 첫번째 행(C1)의 연산값과 두번째 행(C2)의 연산값을 더하게 되는데, 첫번째 행(C1)의 최고차항(예 3에서, a3b3)이 두번째 행(C2)에서는 X4의 위치에 있으므로 갈로아필드의 덧셈이라면 X4→X+1로 변환하여 이를 두번째 항에 더한다. 즉, "예2"에서 이 연산의 결과는
예3)
셋째, 상기 "예2"서와 같은 방법으로 덧셈을 계속한다.
상기의 계산과정에서 본 발명의 핵심은 두번째에 있다. 이것을 다른 각도에서 생각하면, 두번째 행(C2: a2b3a1b3a0b3a0b2)에 첫번째 행(C1)의 각 항을 좌측으로 한칸 시프트-로테이트시켜 더하고, 그 위에 두번째 항(a0b3+a1b2)에는 첫번째 항(C1) 최고차항(a3b3)을 다시 한번 더하는 방법이다.
여기서, 두번째 항에 첫번째 행(C1) 최고차항(a3b3)을 더하는 이유는 생성 다항식 G(X)=X4+X+1이기 때문이다. 즉, G(X)에서 최고차 항인 X4와 최저차 항인 1을 제외한 나머지의 X항에 첫번째 행(C1)의 최고차 항(a3b3)을 더한 것이며, 이렇게 함으로써 어떠한 갈로아필드도 연산할 수 있게 된다.
제3도는 상기의 설명에서와 같은 방법을 이용하여 구성한 본 발명의 일실시예시도로서 입력(A2A4), (B1-B4)이 각각 "1111", "1111"인 경우를 예로하여 이의 연산과정을 설명하면 하기와 같다.
앤드게이트(AD1.1-AD1.4), (AD2.1-AD2.4), (AD3.1-AD3.4), (AD4.1-AD4.4)의 두입력이 모두 "1"이므로 그 앤드게이트 (AD1.1-AD1.4), (AD2.1-AD2.4), (AD3.1-AD3.4), (AD4.1-AD4.4)의 출력이 모두 "1"이고, 이에따라 익스클루시브 오아게이트(XOR2.1), (XOR2.2)의 출력은 "0", 익스클루시브 오아게이트(XOR2.2')의 출력은 "1"이 되며, 익스클루시브 오아게이트(XOR3.1,XOR3.2,XOR3.2'), (XOR3.4)의 출력은 "1", 익스클루시브 오아게이트(XOR3.3)의 출력은 "0"이 되고, 익스클루시브 오아게이트(XOR4.2)의 출력은 "0"이 되어 결국, 출력단의 익스클루시브 오아게이트(XOR4.1, XOR4.2, XOR4.3' XOR4.4)의 출력(C1-C4)은 "0101"이 된다.
상기의 입력(A1-A4=1111), (B1-B4=1111)을 갈로아필드 이론 즉, G(X)=X4+X+1, 21=X,22=X2, 23=X3, 24=X4=X+1=3에 따라 정리해 보면, X12=(X4)3=(X+1)3=(X+1)2(X+1)=(X2+X+X+1)(X+1)=(X2+1)(X+1)=X3+X2+X+1에서 A=B=X12=212이므로 212×212=224=215×29=1×(X3+X)=X3+X가 되는데, 왜냐하면 215=X15=X12ㆍX3=(X3+X2+X+1)X3=X6+X5+X4+X3=X4(X2+X+1)+X3=(X+1)(X2+X+1)+X3=X3+X2+X+X2+X+1+X3=1이며, 29=X9=X4ㆍX4ㆍX=(X+1)(X+1)X=(X2+X+X+1)X=(X2+1)X=X3+X이므로 상기 회로상의 연산 결과치(0101)과 일치함을 알 수 있으며, 물론 이것(F×F=A)은 제1도의 곱셈표에서도 쉽게 확인할 수 있다.
제4도는 CD(CD : Compact Disc), DCC(DCC : Digital Compact Cassette)에 적용되는 본 발명의 갈로아필드 곱셈회로의 일실시예를 보인 생성다항식 G(X)=X8+X4+X3+X2+1로 구현된 GF(256)의 곱셈회로도를 보인 것이고, 제5도는 고선명티브이에 적용되는 본 발명 갈로아필드 곱셈회로의 다른 일실시예를 보인 생성다항식 G(X)=X8+X7+X2+X+1로 구현된 GF(256)의 곱셈회로도로서 이 제4도 및 제5도는 제3도에서의 연산방법과 같은 과정을 통해 곱셈을 구현할 수 있게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 갈로아필드의 곱셈은 그 특성상 자리내림이 발생되는 것을 감안하여 승산된 각 행을 합산함에 있어서, 첫번째 행의 각 항을 좌로 한칸 시프트-로테이트시켜 두번째 행에 합산하고 다시 두번째 항에 첫번째 항의 초고차항을 생성다항식의 최고차항과 최저차항을 제외한 나머지의 항에 다시 한번 더하는 방법을 취함으로써 설계상의 간단함을 실현하고, 신호의 흐름을 명확하게 할 수 있는 효과가 있다.

Claims (1)

  1. 특정한 생성다항식을 갖는 M×N 갈로아필드 곱셈기에 있어서, 상기 곱셈기는 피승수의 M개의 항과 승수의 최고차인 N번째 항을 곱하는 제1연산부와, 상기 제1연산부에 차례로 연결되어 피승수의 M개의 항과 승수의(n-1)항으로부터 최저차항까지를 차례로 곱하는(n-1)개의 제2연산부로 구성되며, 상기 제1연산부는 피승수의 M개의 항과 승수의 N 번째 항을 각각 곱하는 M개의 제1앤드게이트로 구성되고, 상기 (n-1)개의 제2연산부는 각각 상기 피승수의 M개의 항과 승수의 해당 항을 곱하는 M개의 제2앤드게이트와, 앞단에 연결된 선행 연산부의 최고차항의 출력이 상기 제2앤드게이트의 최저차 항의 출력과 연결되도록 선행 연산부의 출력을 1항씩 좌측으로 시프트 로테이트시킨 값과 상기 제2앤드게이트의 출력을 각각 익스클루시브 오아연산하는 M개의 제1익스클루시브 오아게이트와, 상기 제1익스클루시브 오아게이트의 출력중 상기 생성다항식의 최저차 항과 최고차 항을 뺀 나머지 항에 대한 출력값과 선행 연산부의 최고차 항의 출력값을 익스클루시브 오아연산하는 (생성다항식의 항수-2)개의 제2익스클루시브 오아게이트로 구성한 것을 특징으로 하는 갈로아필드 곱셈회로.
KR1019930024860A 1993-11-20 1993-11-20 갈로아 필드 곱셈회로 KR950015182B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930024860A KR950015182B1 (ko) 1993-11-20 1993-11-20 갈로아 필드 곱셈회로
US08/341,183 US5502665A (en) 1993-11-20 1994-11-18 Galois field multiplier
DE69421362T DE69421362T2 (de) 1993-11-20 1994-11-18 Galois-Feldmultiplizierverfahren und Multiplizierer zur Durchführung dieses Verfahrens
EP94402635A EP0654732B1 (en) 1993-11-20 1994-11-18 Galois field multiplication method and multiplier utilizing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930024860A KR950015182B1 (ko) 1993-11-20 1993-11-20 갈로아 필드 곱셈회로

Publications (2)

Publication Number Publication Date
KR950015064A KR950015064A (ko) 1995-06-16
KR950015182B1 true KR950015182B1 (ko) 1995-12-23

Family

ID=19368615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930024860A KR950015182B1 (ko) 1993-11-20 1993-11-20 갈로아 필드 곱셈회로

Country Status (4)

Country Link
US (1) US5502665A (ko)
EP (1) EP0654732B1 (ko)
KR (1) KR950015182B1 (ko)
DE (1) DE69421362T2 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602767A (en) * 1995-08-29 1997-02-11 Tcsi Corporation Galois field polynomial multiply/divide circuit and a digital signal processor incorporating same
US5768168A (en) * 1996-05-30 1998-06-16 Lg Semicon Co., Ltd. Universal galois field multiplier
US6473779B1 (en) * 1996-10-03 2002-10-29 Texas Instruments Incorporated Combinatorial polynomial multiplier for galois field 256 arithmetic
US6366941B1 (en) * 1998-02-03 2002-04-02 Texas Instruments Incorporated Multi-dimensional Galois field multiplier
US6199087B1 (en) 1998-06-25 2001-03-06 Hewlett-Packard Company Apparatus and method for efficient arithmetic in finite fields through alternative representation
US6178436B1 (en) 1998-07-01 2001-01-23 Hewlett-Packard Company Apparatus and method for multiplication in large finite fields
TW440789B (en) 1999-04-28 2001-06-16 Via Tech Inc Multiplier
US6760742B1 (en) * 2000-02-18 2004-07-06 Texas Instruments Incorporated Multi-dimensional galois field multiplier
JP4371520B2 (ja) * 2000-03-06 2009-11-25 三菱電機株式会社 Crc演算装置
RU2179366C1 (ru) * 2001-05-22 2002-02-10 Плотников Андрей Алексеевич Способ передачи дискретного сообщения и система для его осуществления
US7178091B1 (en) * 2001-07-10 2007-02-13 National Semiconductor Corporation Reed solomon encoder
KR100438456B1 (ko) * 2001-09-29 2004-07-03 경북대학교 산학협력단 유한필드상의 디지트 시리얼 시스톨릭 곱셈기
US7269615B2 (en) 2001-12-18 2007-09-11 Analog Devices, Inc. Reconfigurable input Galois field linear transformer system
US7283628B2 (en) * 2001-11-30 2007-10-16 Analog Devices, Inc. Programmable data encryption engine
US7508937B2 (en) * 2001-12-18 2009-03-24 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
FR2853424B1 (fr) * 2003-04-04 2005-10-21 Atmel Corp Architecture de multiplicateurs polynomial et naturel combines
US7774679B2 (en) * 2005-02-14 2010-08-10 Hitachi Global Storage Technologies Netherlands B.V. Techniques for performing reduced complexity galois field arithmetic for correcting errors
US7475329B2 (en) * 2005-02-16 2009-01-06 Hitachi Global Storage Technologies Netherlands B.V. Techniques for performing Galois field logarithms for detecting error locations that require less storage space
US7467346B2 (en) * 2005-08-18 2008-12-16 Hitachi Global Storage Technologies Netherlands, B.V. Decoding error correction codes using a modular single recursion implementation
US8024391B2 (en) * 2006-11-06 2011-09-20 Atmel Rousset S.A.S. Modular multiplication method with precomputation using one known operand
US8099655B1 (en) 2007-12-20 2012-01-17 Pmc-Sierra Us, Inc. Galois field multiplier system and method
TWI465958B (zh) * 2012-06-08 2014-12-21 Univ Lunghwa Sci & Technology Error detection of finite field multiplication devices
US10148285B1 (en) 2012-07-25 2018-12-04 Erich Schmitt Abstraction and de-abstraction of a digital data stream
US9417843B2 (en) 2013-08-20 2016-08-16 Apple Inc. Extended multiply
US10795858B1 (en) 2014-02-18 2020-10-06 Erich Schmitt Universal abstraction and de-abstraction of a digital data stream
KR102319110B1 (ko) * 2021-07-12 2021-10-29 주식회사 이노스템바이오 세포성 바이오 의약품의 장기 보존을 위한 동결보존액 조성물

Also Published As

Publication number Publication date
US5502665A (en) 1996-03-26
EP0654732B1 (en) 1999-10-27
DE69421362D1 (de) 1999-12-02
DE69421362T2 (de) 2000-12-07
KR950015064A (ko) 1995-06-16
EP0654732A1 (en) 1995-05-24

Similar Documents

Publication Publication Date Title
KR950015182B1 (ko) 갈로아 필드 곱셈회로
Chien Cyclic decoding procedures for Bose-Chaudhuri-Hocquenghem codes
US6502120B2 (en) Adder circuit employing logic gates having discrete weighted inputs and a method of operation therewith
EP2283417B1 (en) Implementation of arbitrary galois field arithmetic on a programmable processor
US4873688A (en) High-speed real-time Reed-Solomon decoder
Gossett Quantum carry-save arithmetic
EP2261795B9 (en) Circuits and methods for performing exponentiation and inversion of finite field elements
US9170776B2 (en) Digital signal processor having instruction set with a logarithm function using reduced look-up table
US8244790B2 (en) Multiplier and cipher circuit
KR20060057574A (ko) 예비 포화 검사로 가산 또는 감산을 위한 산술 유닛 및 그방법
US6175945B1 (en) Reed-Solomon decoder
US6263471B1 (en) Method and apparatus for decoding an error correction code
US20040078747A1 (en) Generalized forney algorithm circuit
US4677583A (en) Apparatus for decimal multiplication
EP0428942A2 (en) Plural-bit recoding multiplier
CA2078319C (en) Control signal method and device
US8417761B2 (en) Direct decimal number tripling in binary coded adders
Beuchat et al. Multiplication algorithms for radix-2 RN-codings and two's complement numbers
KR20010068349A (ko) 표준기저를 기반으로 하는 유한체내 고속 gf곱셈기
US6662346B1 (en) Method and apparatus for reducing power dissipation in finite field arithmetic circuits
US5862159A (en) Parallelized cyclical redundancy check method
Bashagha et al. A new digit-serial divider architecture
JP3210420B2 (ja) 整数上の乗算回路
KR0162484B1 (ko) 범용 갈로아 필드 곱셈기
JP2606339B2 (ja) 乗算器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060911

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee