JP2009117883A

JP2009117883A - 演算処理装置

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Publication number: JP2009117883A
Application number: JP2007279513A
Authority: JP
Inventors: Wakako Nakase; 和歌子中瀬; 勲 ▲高▼見; Isao Takami
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-10-17
Filing date: 2007-10-26
Publication date: 2009-05-28

Abstract

【課題】受信データのデータ長によらず高速に演算処理ができる演算処理装置を提供。
【解決手段】受信データ長30に基づいてパラレル演算回数およびシリアル演算回数が演算回数生成部32にて生成され、これら演算回数を制御するためにパラレルイネーブル信号20またはシリアルイネーブル信号16が演算イネーブル生成部40から入力制御部14に与えられると、パラレルイネーブル信号20の入力期間に受信データ12がパラレルにて演算処理部24に入力され、シリアルイネーブル信号16の入力期間に受信データ12がシリアルにて演算処理部24に入力され、演算処理部24ではそれぞれ入力データをパラレル演算処理およびシリアル演算処理をしてその処理結果を出力26に出力する。
【選択図】図１

Description

本発明は、高速に演算を行う演算処理装置に係り、たとえば、CRC演算方式での誤り検出において高速に演算を行う演算処理装置に関するものである。

データの誤りを検出する方式として、CRC (Cyclic Redundancy Check)がある。このCRC方式による誤り検出処理は、データの送受信において、送信側では送信情報ビットに対し、生成多項式により演算して生成される検査用のビット列を付加したデータを送信し、受信側では受信データを送信側と同じ生成多項式で割った剰余を求めることで誤り検出を行う。

ITU-T (International Telecommunications Union - Telecommunications Standardization Sector)勧告による一般的な16 bit CRC演算処理（生成多項式G(x)=X¹⁶+X¹²+X⁵+1）の構成では、受信データをこの生成多項式G(x)の剰余演算回路へシリアル入力することにより、余りを求めることができる。受信データを全ビット入力した後にシフトレジスタに残る16ビットの値が生成多項式G(x)で割った余りに相当する。送信側は、余りが値０になるようにCRC符号ビットを付加してデータを送信しているので、シフトレジスタが値０以外を保持している場合に受信データに誤りがあることが検出される。

このような構成の場合、受信データをシリアルに入力するため、受信データのビット数と同じ回数分の演算が必要となる。通常、１演算につき１クロックサイクルとなるため、受信データのビット数分のクロックサイクルが演算処理に必要となる。しかしながら、演算処理時間が受信データビット数分の演算処理時間よりも短い時間で処理しなければいけない場合には演算処理クロックを上げるか、パラレル演算回路で処理する必要がある。

パラレル演算回路では、受信データをパラレルに入力することにより、同時に複数の受信データを演算でき、演算回数を大幅に削減することが可能となる。

特許文献１では、データ入力端子にデータをパラレルに入力し、パラレル出力するCRC演算回路が開示されている。
特開平１０−２０９８８０号公報

CRC演算の処理時間を短縮するために、たとえばCRC演算処理回路の動作クロックを上げて演算処理を高速化する方法やパラレル演算処理を適用して高速化することができる。しかし、動作クロックを上げる場合には、クロックの高速化に応じて消費電量が増加するなどの問題がある。そのためパラレル演算処理が不可欠となる。

しかしながら、従来のパラレル演算処理の回路構成では演算回数が受信データの全ビット数の公約数でなければならず、可変長のデータを受信する場合や、データ長が素数であるデータを受信する場合にはパラレル演算処理を適用することができず、高速化ができないという問題が発生する。

本発明はこのような課題に鑑み、受信データのデータ長によらず高速に演算処理ができる演算処理装置を提供することを目的とする。

本発明は上述の課題を解決するために、入力されるデータを演算して、演算の結果を出力する演算処理装置において、この装置は、データをパラレルに演算するパラレル演算手段と、データをシリアルに演算するシリアル演算手段と、データをパラレルの形式およびシリアルの形式に変換する入力制御手段と、データの処理データ長および処理回数に応じてパラレル演算手段およびシリアル演算手段によるいずれかの演算処理を有効化して切り替える切替制御手段とを含むことを特徴とする。

この場合、パラレル演算手段およびシリアル演算手段は、データのCRC演算を処理するとよい。また、この装置は、パラレル演算手段およびシリアル演算手段による演算対象のデータのデータ長に処理時間が依存するものであるとよい。さらに、入力制御手段は、変換したデータを逆に再度出力し、シリアル演算手段は、逆シリアル処理を実行するとよい。

本発明によれば、入力データ長や演算回数によってパラレル演算処理機能とシリアル演算処理機能とを切り替えて併用し、これらにてCRC演算処理を行うことにより、受信データ長によらず、パラレル演算処理機能を利用して高速演算を行うことができる。これは素数のようにパラレル数で割り切れずパラレル演算処理に向かないような受信データ長でもパラレル演算処理を活用することができるので、より高速演算できることになる。

また、演算開始時に演算ビット数が確定していない場合であっても、暫定的にパラレル演算回数を指定し、指定した回数分のパラレル演算を開始した後、演算ビット数が確定した段階で余剰に演算した分をシリアル逆演算により戻したり、パラレル演算をさらに追加したりして過不足を補う構成により、演算対象ビット数を調整することができる。

次に添付図面を参照して本発明による演算処理装置の実施例を詳細に説明する。図１を参照すると、本発明による演算処理装置が適用されたCRC演算回路の一実施例が示されている。図示するように本実施例におけるCRC演算回路10は、ITU-T 16 bit CRCの演算処理回路であり、入力12に入力される受信データをシリアルまたはパラレルにて演算する機能を有している。

詳しくは入力制御部14は、入力12に入力する受信データをシリアルまたは4ビットパラレルのデータに変換して出力する入力制御部14を備えている。受信データは、図２にその構成例を示すように、LSB側に情報ビットを格納し、MSB側にCRC検査ビットを格納する形式であり、LSB側のデータからCRC演算処理が施される。図示の例では受信データ長が402ビットである場合を示している。

入力制御部14は、入力16にシリアルイネーブル信号が与えられると、受信データ12をシリアル形式に変換してLSB側より１ビットずつ出力18に出力し、入力20にパラレルイネーブル信号が与えられると、受信データ12を４ビットパラレルの形式に変換して４ビットごとに出力22に出力する。入力制御部14が４ビットごとにデータを出力する例を図３に示す。入力制御部14の出力18、22はそれぞれ演算処理部24に接続されている。

演算処理部24は、入力制御部14から出力される受信データのCRCを演算する処理部であり、シリアル演算処理およびパラレル演算ビット数が４ビットであるパラレル演算処理の２種類の演算処理機能を有する。演算処理部24は、シリアルイネーブル信号16が入力されると入力18への入力データをシリアル演算処理し、パラレルイネーブル信号20が入力されると入力22への入力データをパラレル演算処理するように制御される。演算処理部24は、演算結果をCRC演算回路10の出力データとして出力26に出力する。図３に示したように、本実施例における演算処理部24では、図２に示した受信データを４ビットごとに入力すると、１〜100回のパラレル処理を実行し、その後２回のシリアル処理を実行することにより、受信データ全ビットの処理を行う。演算処理部24の詳細構成については後述する。

CRC演算回路10はさらに、受信データ12のビット長を示す情報を入力30に入力し、このデータ長によりCRC演算処理のシリアル演算回数およびパラレル演算回数を求める演算回数生成部32を有している。演算回数生成部32は、受信データ12のビット長をパラレル演算数で除算した商をパラレル演算回数とし、余りをシリアル演算回数として、それぞれ出力34、36に出力する。CRC演算回路10の出力34、36は、演算イネーブル生成部40に接続されている。

演算イネーブル生成部40は、外部から与えられる演算開始信号42がオン、つまり有効となると、演算回数生成部32から与えられているシリアル演算回数およびパラレル演算回数に応じて、それぞれシリアルイネーブル信号16とパラレルイネーブル20とを生成する。演算イネーブル生成部40は生成したシリアルイネーブル信号16とパラレルイネーブル20とを入力制御部14および演算処理部24に出力する。

演算処理部24の詳細な構成例を図４に示す。図示するように演算処理部24は、シリアル入力18が排他的論理和200の一方の入力に接続され、４ビットのパラレル入力22はそれぞれ排他的論理和201、202、203、204の一方の入力に接続されている。

排他的論理和200はシフトレジスタS0〜S15のうち、シフトレジスタS15の出力246を接続してその加算結果をスイッチ248および接続線250を介してシフトレジスタS0の入力と排他的論理和208、210の一方の入力に出力する。シフトレジスタS0の出力212はシフトレジスタS1に接続し、シフトレジスタS1の出力214はシフトレジスタS2に接続し、シフトレジスタS2の出力216はシフトレジスタS3に接続し、シフトレジスタS3の出力218はシフトレジスタS4に接続している。シフトレジスタS4の出力220は排他的論理和208の他方の入力に接続され、排他的論理和208の出力222はさらにシフトレジスタS5に接続されている。

シフトレジスタS5の出力224はシフトレジスタS6に接続し、シフトレジスタS6の出力226はシフトレジスタS7に接続し、シフトレジスタS7の出力228はシフトレジスタS8に接続し、シフトレジスタS8の出力230はシフトレジスタS9に接続し、シフトレジスタS9の出力232はシフトレジスタS10に接続し、シフトレジスタS10の出力234はシフトレジスタS11に接続している。シフトレジスタS11の出力236は排他的論理和210の他方の入力に接続され、排他的論理和210の出力238はさらにシフトレジスタS12に接続されている。

シフトレジスタS12の出力240はシフトレジスタS13に接続し、シフトレジスタS13の出力242はシフトレジスタS14に接続し、シフトレジスタS14の出力244はシフトレジスタS15に接続し、シフトレジスタS15の出力246が排他的論理和200に接続している。

以上のシフトレジスタS0〜S15の接続経路により、シリアルイネーブル信号16がオンのときにシリアル演算処理を行う。

また、パラレル信号が入力される排他的論理和201、202、203、204は、それぞれパラレルイネーブル信号20に応動してオンするスイッチ252、254、256、258が接続されて、パラレルイネーブル信号20が入力されるとスイッチ252は排他的論理和201の出力を接続線260を介してシフトレジスタS0と排他的論理和262の一方の入力と排他的論理和294の一方の入力とに接続する。同様に、スイッチ254はパラレルイネーブル信号20に応動して排他的論理和202の出力を接続線264を介してシフトレジスタS1と排他的論理和266の一方の入力と排他的論理和306の一方の入力とに接続する。同様に、スイッチ256はパラレルイネーブル信号20に応動して排他的論理和203の出力を接続線268を介してシフトレジスタS2と排他的論理和270の一方の入力と排他的論理和320の一方の入力とに接続する。同様に、スイッチ258はパラレルイネーブル信号20に応動して排他的論理和204の出力を接続線272を介してシフトレジスタS3と排他的論理和274の一方の入力と排他的論理和284の一方の入力とに接続する。

シフトレジスタS0〜S3は、接続線260、264、268、272にそれぞれ入力されるデータを保持した後それぞれ順次280、342、344、346に出力する。シフトレジスタS0の出力280はシフトレジスタS4に接続されて、シフトレジスタS4の出力282は排他的論理和284の一方の入力に接続されている。排他的論理和284の他方の入力には接続線272が接続されている。排他的論理和284の出力286はシフトレジスタS8に接続され、シフトレジスタS8の出力288は排他的論理和262の他方の入力に接続され、排他的論理和262の出力290はシフトレジスタS12に接続されている、シフトレジスタS12の出力292は排他的論理和201の他方の入力に接続されている。

また、シフトレジスタS1の出力342は排他的論理和294の一方の入力に接続され、排他的論理和294の他方の入力には接続線260が接続されている。排他的論理和294の出力296はシフトレジスタS5に接続され、シフトレジスタS5の出力298はシフトレジスタS9に接続されている。シフトレジスタS9の出力300は排他的論理和266の他方の入力に接続され、排他的論理和266の出力302はシフトレジスタS13に接続されて、シフトレジスタS13の出力304が排他的論理和202の他方の入力に接続されている。

また、シフトレジスタS2の出力344は排他的論理和306の一方の入力に接続され、排他的論理和306の他方の入力には接続線264が接続されている。排他的論理和306の出力310はシフトレジスタS6に接続され、シフトレジスタS6の出力312はシフトレジスタS10に接続されている。シフトレジスタS10の出力314は排他的論理和270の他方の入力に接続され、排他的論理和270の出力316はシフトレジスタS14に接続されて、シフトレジスタS14の出力318が排他的論理和203の他方の入力に接続されている。

また、シフトレジスタS3の出力346は排他的論理和320の一方の入力に接続され、排他的論理和320の他方の入力には接続線268が接続されている。排他的論理和320の出力324はシフトレジスタS7に接続され、シフトレジスタS7の出力326はシフトレジスタS11に接続されている。シフトレジスタS11の出力328は排他的論理和274の他方の入力に接続され、排他的論理和274の出力330はシフトレジスタS15に接続されて、シフトレジスタS15の出力332が排他的論理和204の他方の入力に接続されている。

なお、図の煩雑化を避けるため図４には示していないが、各シフトレジスタS0〜S15の各出力は、図１に示す演算処理部24の16ビットの出力26に接続されている。

シリアルイネーブル信号16がオンで、パラレルイネーブル信号20がオフのときは、スイッチ248がオンとなって図５に示す接続経路構成によりシリアル演算動作が実行され、シリアルイネーブル信号16がオフで、パラレルイネーブル信号20がオンのときには、スイッチ252、254、256、258がオンとなって図６に示す接続経路構成によりパラレル演算動作が実行される。

本実施例におけるCRC演算回路10の動作を説明する。本実施例では、説明のため受信データ長は402ビットであるものとする。まず、演算処理部24内のシフトレジスタS0〜S15を送信側と整合の取れた初期値に初期化する。

演算回数生成部32は、受信データ長の402ビットをパラレル演算ビット数の値４で除算することにより、その商100をパラレル演算回数とし、余りの２をシリアル演算数とする。図３に示したパラレル処理およびシリアル処理はこのようにして決定される。

パラレル演算により、４ビットパラレル演算が100回で合計400ビット分であり、シリアル演算が２回で２ビット分であり、これら合計402ビット（400ビット＋２ビット）となって、受信データ402ビットのCRC演算処理を行う。

演算イネーブル生成部40では、有意の演算開始信号42が入力されると、演算回数生成部32の生成結果より、パラレル演算100回分の処理サイクルの間、有意のパラレルイネーブル信号20を出力する。入力制御部14は、パラレルイネーブル信号20が入力されている間、受信データをLSB側より順に４ビットずつ出力22に出力する。

演算処理部24は、入力制御部14から出力されるパラレルデータ22を受け取り、演算イネーブル生成部40からパラレルイネーブル信号20が供給されている間、CRCパラレル演算を行う。

入力制御部14から演算処理部24に入力される４ビットパラレルデータのうち、LSBデータを入力22の#4に入力し、LSBから１ビット目のデータを#3に入力し、LSBから２ビット目のデータを#2に入力し、MSBデータを#1に入力する。

演算イネーブル生成部40は、パラレル演算100回分の処理サイクルが完了すると、パラレルイネーブル信号20をオフするとともに、シリアル演算２回分の処理サイクルの間、有意のシリアルイネーブル信号16を出力する。

入力制御部14は、有意のシリアルイネーブル信号16が入力されている間、残りの受信データ12をLSB側より順に出力18に１ビットずつ出力する。演算処理部24は、入力制御14から出力されるシリアルデータを受け取り、有意のシリアルイネーブル信号16が供給されている間、CRCシリアル演算を行う。演算イネーブル生成部40は、シリアル演算２回分の処理サイクルが完了すると、シリアルイネーブル信号16の出力をオフする。

演算処理部24は、シフトレジスタS0〜S15に残って保持されている値を出力26から出力する。このとき、値０以外の値を出力した場合、受信データ12が誤っていることが判別される。

以上説明したように、上記第１の実施例では、入力データ長および演算回数に応じてパラレル演算処理機能とシリアル演算処理機能とを切り替えてCRC演算処理を行うようにしたので、受信データ長によらず、パラレル演算処理機能を利用して高速演算を行うことができる。これは素数のようにパラレル数で割り切れずパラレル演算処理に向かないデータ長の受信データを取り扱う場合でもパラレル演算処理により高速演算できることになる。

次に本発明が適用された演算処理装置の第２の実施例を説明する。図７を参照すると、ITU-T 16 bit CRCのCRC演算回路50が示されている。本実施例におけるCRC演算回路50は、受信データを４ビットパラレルに演算する機能と、演算済みデータをシリアルに逆演算する機能との２つの機能を備えている。

詳しくは入力制御部500は、有意のパラレルイネーブル信号502が演算イネーブル生成部504より供給されると、入力506に入力される受信データをLSB側より４ビットずつ出力508にパラレルに出力する。パラレルイネーブル信号がオフし、演算イネーブル生成部504より有意の逆シリアルイネーブル信号510が供給されると、入力制御部500は、出力済みのデータのうち、最終出力（MSB）のデータから１ビットずつ出力512に出力する。本実施例における受信データは、図８にその構成例を示すように、LSB側に情報ビットを格納し、次いでCRC検査ビットを格納し、MSB側に冗長データを格納する形式であり、LSB側のデータからCRC演算処理が施される。図示の例では受信データ長が398ビットであり、これに冗長２ビットを付加している場合を示している。

入力制御部500の出力508、512はそれぞれ演算処理部514に接続されている。演算処理部514は、４ビットパラレル演算処理によるCRC演算処理と、シリアルデータを逆演算する機能を有している。演算処理部514は、16ビットのシフトレジスタS0〜S15と、15個の排他的論理和（EXOR）演算回路とによって構成され、パラレルイネーブル信号502および逆シリアルイネーブル信号510によって制御される。演算処理部514は、CRC演算処理および逆演算処理の結果を出力516に出力する。図９に演算処理部514の詳細構成例を示す。

図示するように本実施例における演算処理部514は、図４に示した演算処理部24と異なる部分は、排他的論理和518からシフトレジスタS15、S14、S13、S12、排他的論理和520、シフトレジスタS11、S10、・・・、S5、排他的論理和522、シフトレジスタS4、・・・、S0、スイッチ524に至るデータの流れの経路が逆になっている点である。演算処理部514のその他の構成については図４に示した演算処理部24と同様の構成でよい。

演算イネーブル生成部504から演算処理部514に有意のパラレルイネーブル信号502が入力されている間、図10に示すように入力制御部500から出力される４ビットパラレルのデータ入力により、４ビットパラレル演算処理を行う。これは、図６に示したパラレル演算の処理経路と同じ動作をする。また、演算イネーブル生成部504より有意の逆シリアルイネーブル信号510が演算処理部514に入力されている間、図10に示すように、入力512にシリアル入力されるデータについてシリアル逆演算を行う。これは、図５に示したシリアル演算処理のデータの流れを逆向きに処理することに相当する。

演算イネーブル生成部504は、受信データ506のデータ長により生成される演算回数を入力530に入力し、外部よりパラレル演算処理開始信号を入力532に入力し、逆シリアル演算処理開始信号を入力534に入力する。演算イネーブル生成部504は、有意のパラレル演算処理開始信号532が入力されると、外部より指定される演算回数分の処理期間、有意のパラレルイネーブル信号502を出力する。また、外部より有意の逆シリアル演算処理開始信号534が入力されると、有意の逆シリアルイネーブル信号510を出力する。

本実施例におけるCRC演算回路50の動作を説明する。本実施例では、演算開始時に４ビットパラレル演算処理を100回指定し、その後、２ビット処理を戻すことで、計398ビット分の処理を行う場合の動作について説明する。

まず、演算処理部514内のシフトレジスタを初期化する。初期値は送信側と整合の取れた値であるものとする。演算イネーブル生成部504は、外部からパラレル演算処理開始信号532が入力されると、指定された演算回数（100回）分の処理サイクル間、パラレルイネーブル信号502を有意状態のオンにする。

入力制御部500は、パラレルイネーブル信号502がオンの間、受信データ506をLSB側より４ビットずつ出力508に出力する。

演算処理部514は、パラレルイネーブル信号502がオンの間、パラレル演算処理を行う。演算イネーブル生成部504は、100回分の処理サイクルが終了すると、パラレルイネーブル信号502の出力を停止し、その後、外部より逆シリアル処理開始信号534を受け取ると、新たに指定された演算回数（２回）分の処理サイクル間、逆シリアルイネーブル信号510を有意のオン状態にする。

入力制御部500は、逆シリアルイネーブル信号がオンの間、出力済みのデータのうち、MSB側のデータ、すなわち最後に出力したデータからシリアルに出力512に出力する。演算処理部514は、逆シリアルイネーブル信号510がオン状態の間、逆シリアル演算処理を行う。演算イネーブル生成部504は、２回分の処理サイクルが終了すると、逆シリアルイネーブル信号510の出力を停止する。

演算処理部514は、16ビットシフトレジスタに保持されて残っている値を出力516に出力する。このとき値０以外の値を出力した場合に、受信データが誤っていることが検出される。

以上説明したように、上記第２の実施例では、演算開始時に演算ビット数が確定していない場合でも暫定的に指定した回数分のパラレル演算を開始し、演算ビット数が確定した段階で余剰に演算した分を逆シリアル演算処理により戻したり、パラレル演算をさらに追加したりして過不足を補うことにより、演算対象ビット数を調整することができる。このため本実施例では、演算ビット数が確定していない場合であっても、演算処理を開始させることができる。

以上説明した第１および第２の実施例では、受信データのCRCパラレル演算を行う方法を示したが、本発明はこれに限らず、たとえば送信側でのCRC検査符号生成器にも適用することができる。また、CRC演算を行う場合に限らず、シフトレジスタを用いた符号生成器などに適用可能である。

また、第１および第２の実施例では、ともに４ビットパラレル演算処理とシリアル演算処理または逆シリアル演算処理との組み合わせについて説明したが、パラレル演算処理数は４ビットのみに限らず、他の複数ビットのパラレル処理でもよく、また、複数のパラレル演算処理を組み合わせて実現することもできる。また、演算処理データにデータ長が含まれる場合や、受信データがデータ長になるような可変長のデータであってもパラレル演算処理を行うことができる。

本発明が適用されたCRC演算回路の実施例を示すブロック図である。受信データの構成例を示す図である。パラレル処理とシリアル処理の実行を示す図である。演算処理部の構成例を示す図である。シリアル演算動作時の接続経路を示す図である。パラレル演算動作時の接続経路を示す図である。本発明が適用されたCRC演算回路の他の実施例を示すブロック図である。受信データの構成例を示す図である。図７に示す実施例における演算処理部の構成例を示す図である。パラレル処理と逆シリアル処理の実行を示す図である。

符号の説明

10 CRC演算回路
14 入力制御部
24 演算処理部
32 演算回数生成部
40 演算イネーブル生成部

Claims

入力されるデータを演算して、該演算の結果を出力する演算処理装置において、該装置は、
前記データをパラレルに演算するパラレル演算手段と、
前記データをシリアルに演算するシリアル演算手段と、
前データを前記パラレルの形式および前記シリアルの形式に変換する入力制御手段と、
前記データの処理データ長および処理回数に応じて前記パラレル演算手段および前記シリアル演算手段によるいずれかの演算処理を有効化して切り替える切替制御手段とを含むことを特徴とする演算処理装置。
請求項１に記載の装置において、前記パラレル演算手段および前記シリアル演算手段は、前記データのCRC演算を処理することを特徴とする演算処理装置。
請求項１に記載の装置において、該装置は、前記パラレル演算手段および前記シリアル演算手段による演算対象のデータのデータ長に処理時間が依存することを特徴とする演算処理装置。
請求項１に記載の装置において、前記入力制御手段は、前記変換したデータを逆に再度出力し、前記シリアル演算手段は、逆シリアル処理を実行することを特徴とする演算処理装置。