JP2021060328A - アナログｂｉｓｔ回路 - Google Patents

Abstract

【課題】アナログＢＩＳＴの実行時間を短縮する。【解決手段】個々のアナログ回路１０−１〜ＮをアナログＢＩＳＴが実行可能な状態に設定するアナログＢＩＳＴ制御回路９０と、個々のアナログ回路１０−１〜Ｎに入力させるテストパターン信号を生成する第１及び第２のテストパターン生成回路３０及び４０と、アナログＢＩＳＴが実行可能な状態に設定された個々のアナログ回路１０−１〜Ｎにテストパターン信号が並行して入力することで得られた個々の出力電圧の信号をまとめてシリアルデータに変換するパラレル／シリアル変換器５０と、パラレル／シリアル変換器５０から出力するシリアルデータをＣＲＣ演算するＣＲＣ演算回路６０と、期待値を内蔵した記憶装置７０と、ＣＲＣ演算回路６０の出力データに対して記憶装置７０から読み出した期待値でＣＲＣ演算して個々のアナログ回路のテスト結果をまとめて全体としての故障判定を行う判定回路８０を備える。【選択図】図２

Description

本発明は、アナログ部とデジタル部が混在する半導体集積回路のアナログ部に含まれる個々のアナログ回路について、アナログＢＩＳＴ（Built-In Self Test）により故障判定を行うアナログＢＩＳＴ回路に関する。

半導体集積回路の自己テスト容易化設計技術として、ＢＩＳＴを挙げることができる。このＢＩＳＴの種類には、メモリ用のＢＩＳＴ、デジタル回路用ＢＩＳＴ、アナログ回路用ＢＩＳＴがある。パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit)において、半導体集積回路の内部でアナログ回路を自己テストできるように回路を構成することは、アナログ回路のテスタビリティ向上に有効な手法である。

特許文献１に、入力電源の電圧から生成した複数の電源電圧を常時監視する電源監視回路についての記載がある。ここには、各電源電圧の監視を行う個々の電源監視コンパレータの自己テストを行うＢＩＳＴが記載されている。複数の電源監視コンパレータの入力側にそれぞれマルチプレクサを接続し、テスト対象の電源監視コンパレータについては対応するマルチプレクサによって電源電圧の代わりにテスト電圧を入力して当該の電源監視コンパレータの出力を期待値と比較し、残りのコンパレータについては電源電圧を入力するものである。テスト電圧は当該の電源監視コンパレータが検出動作すべき電圧と検出動作すべきでない電圧としている。そして、テスト電圧を入力させる電源監視コンパレータをマルチプレクサによって順次切り替えて、各電源電圧の監視を継続しつつ電源監視コンパレータの自己テストを行わせている。

特開２０１６−１３４０１０号公報

ところが、特許文献１に記載の内容は、個々の電源監視コンパレータを順次テストする必要があり、テストに時間がかかる問題がある。

本発明の目的は、アナログＢＩＳＴの実行時間を短縮できるようにしたアナログＢＩＳＴ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、アナログ部とデジタル部が混在する半導体集積回路の前記アナログ部に含まれる個々のアナログ回路についてアナログＢＩＳＴを行うアナログＢＩＳＴ回路において、前記個々のアナログ回路をアナログＢＩＳＴが実行可能な状態に設定するアナログＢＩＳＴ制御回路と、前記個々のアナログ回路に入力させるテストパターン信号を生成するテストパターン生成回路と、アナログＢＩＳＴが実行可能な状態に設定された前記個々のアナログ回路に前記テストパターン信号が並行して入力することで得られた前記個々のアナログ回路のテスト結果としての個々の出力電圧の信号をまとめてシリアルデータに変換するパラレル／シリアル変換器と、該パラレル／シリアル変換器から出力するシリアルデータをＣＲＣ演算するＣＲＣ演算回路と、期待値を内蔵した記憶装置と、前記ＣＲＣ演算回路の出力データに対して前記記憶装置から読み出した前記期待値でＣＲＣ演算して前記個々のアナログ回路のテスト結果をまとめて全体としての故障判定を行う判定回路を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載のアナログＢＩＳＴ回路において、前記アナログ部に、第０の外部入力端子に入力する電圧を監視する第１のアナログ回路が含まれ、該第１のアナログ回路は、第１のコンパレータと、該第１のコンパレータの一方の入力端子を前記第０の外部入力端子に接続するための第０のスイッチと、前記第１のコンパレータの前記一方の入力端子を前記第１のコンパレータが検出動作すべきでない電圧に接続するための第１のスイッチと、前記第１のコンパレータの前記一方の入力端子を前記第１のコンパレータが検出動作すべき電圧に接続するための第２のスイッチと、前記第１のコンパレータの他方の入力端子に第１の参照電圧を印加するための第１の電圧源とを備え、前記アナログＢＩＳＴが実行される際に、前記第０のスイッチがＯＦＦし、前記テストパターン生成回路で生成された第１のテストパターン信号によって、前記第１のスイッチがＯＮのときに前記第２のスイッチがＯＦＦし、前記第１のスイッチがＯＦＦのときに前記第２のスイッチがＯＮし、前記第１のコンパレータの出力電圧をテスト結果とすることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のアナログＢＩＳＴ回路において、
前記アナログ部に、前記半導体集積回路の内部で生成されるパルス信号により充電と放電を繰り返すキャパシタの電圧を監視する第２のアナログ回路が含まれ、該第２のアナログ回路は、一方の入力端子に前記キャパシタの電圧が印加する第２のコンパレータと、該第２のコンパレータの他方の入力端子に第２の参照電圧を印加する第２の電圧源と、前記キャパシタに電流を供給する電流源と、前記キャパシタに並列接続され前記パルス信号によってＯＮ／ＯＦＦを繰り返す第３のスイッチとを備え、前記アナログＢＩＳＴが実行される際に、前記電流源の電流値が前記テストパターン生成回路で生成された第２のテストパターン信号によって、前記第２のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記第２のコンパレータの出力電圧をテスト結果とすることを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載のアナログＢＩＳＴ回路において、前記アナログ部に、前記半導体集積回路の内部の温度、電流、又は外部入力端子の短絡／オープンを検出する検出回路の出力を監視する第３のアナログ回路が含まれ、該第３のアナログ回路は、前記検出回路の出力電圧が一方の入力端子に印加する第３のコンパレータと、該第３のコンパレータの他方の入力端子に第３の参照電圧を印加する第３の電圧源とを備え、前記アナログＢＩＳＴが実行される際に、前記第３の参照電圧の電圧値が前記テストパターン生成回路で生成された第３のテストパターン信号によって、前記第３のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記第３のコンパレータの出力電圧をテスト結果とすることを特徴とする。

請求項５にかかる発明は、請求項１、２、３又は４に記載のアナログＢＩＳＴ回路において、前記アナログ部に、ｍ個（ｍは２以上の任意の整数）の外部入力端子に入力する電圧を監視する第Ｎ（Ｎは２以上の任意の整数）のアナログ回路と、該第Ｎのアナログ回路にｍ個の参照電圧を供給するＤ／Ａ変換器とが含まれ、該第Ｎのアナログ回路は、前記Ｄ／Ａ変換器から出力するｍ個の参照電圧がそれぞれの一方の入力端子に入力するｍ個のコンパレータからなる第１のコンパレータ群と、前記ｍ個のコンパレータのそれぞれの他方の入力端子を前記ｍ個の外部入力端子に個々に接続するためのｍ個のスイッチからなる第１のスイッチ群と、前記ｍ個のコンパレータのそれぞれの前記他方の入力端子にテスト電圧を個々に印加するためのｍ個のスイッチからなる第２のスイッチ群とを備え、前記アナログＢＩＳＴが実行される際に、前記第１のスイッチ群の前記ｍ個のスイッチがＯＦＦするとともに前記第２のスイッチ群の前記ｍ個のスイッチがＯＮし、前記テストパターン生成回路で生成されたｍ個のテストパターン信号が前記Ｄ／Ａ変換器に入力することで、前記Ｄ／Ａ変換器から前記ｍ個のコンパレータのそれぞれの前記一方の入力端子に入力するｍ個の参照電圧の電圧値が前記ｍ個のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記ｍ個のコンパレータの出力電圧をテスト結果とすることを特徴とする。

請求項６にかかる発明は、請求項１、２、３、４又は５に記載のアナログＢＩＳＴ回路において、前記テストパターン生成回路は、疑似ランダムパターンを生成するＬＦＳＲ、又は該ＬＦＳＲとビット数拡張回路とを組み合わせた回路により構成されていることを特徴とする

本発明によれば、アナログＢＩＳＴが実行可能な状態に設定された個々のアナログ回路にテストパターン信号が並行して入力することで得られた個々のアナログ回路のテスト結果としての個々の出力電圧の信号をまとめてシリアルデータに変換してＣＲＣ演算により一括して全体的な故障判定を行うようにしているので、アナログＢＩＳＴの実行時間を短縮できる。また、アナログＢＩＳＴで得られた個々のアナログ回路の出力信号を判定するための期待値は１個で済む。

本発明のアナログＢＩＳＴ回路の全体構成図である。 本発明のアナログＢＩＳＴ回路の実施例のブロック図である。 図１のアナログ回路１０−１の具体的なテスト回路の回路図である。 図３のテスト回路の動作波形図である。 図１のアナログ回路１０−２の具体的なテスト回路の回路図である。 図５のテスト回路の動作波形図である。 図１のアナログ回路１０−３の具体的なテスト回路の回路図である。 図７のテスト回路の動作波形図である。 図１のアナログ回路１０−Ｎの具体的なテスト回路の回路図である。 図９のテスト回路の動作波形図である。 （ａ）、（ｂ）は図１のテストパターン生成回路の回路図である。 アナログＢＩＳＴ回路の全体の動作波形図である。

＜アナログＢＩＳＴ回路の概略＞
図１に本発明のアナログＢＩＳＴ回路の概略構成を示す。１００は故障テストの対象としてのコンパレータを有する個々のアナログ回路が含まれるアナログ部である。２００はこのアナログ部１００の個々のアナログ回路のコンパレータに対してアナログＢＩＳＴを実行しそのテスト結果の良否を判定するためのデジタル部である。

デジタル部２００には、アナログ部１００の個々のアナログ回路のコンパレータの故障テストのためのテストパターン信号を生成するテストパターン生成部２１０、個々のアナログ回路のコンパレータから並行して出力するテスト結果の信号をまとめて処理する信号処理部２２０、信号処理部２２０から出力するテスト結果の良否を判定するための期待値を格納した記憶部２３０、及び記憶部２３０から取り出された期待値と信号処理部２２０から出力したテスト結果を演算して、アナログ部１００の個々のアナログ回路のコンパレータについての全体としての故障判定を行う判定部２４０を備える。

テストパターン生成部２１０では、アナログ部１００の個々のアナログ回路のコンパレータの故障テストを行うために、リニアカウンタやＬＦＳＲ（Linear Feedback Shift Resistor：線形帰還シフトレジスタ）を使用して、複数のテストパターン信号を生成する。ＬＦＳＲを使用すると、疑似ランダムテストパターン信号を生成することができ、ランダムにアナログ回路の故障テストを行うことが可能となる。ランダムに故障テストを行うことは、配線のオープン（断線）、隣接ショート（短絡）、天絡・地絡の故障検出に有効である。リニアカウンタでも、パターンを工夫することで故障検出が可能となる。テストパターン生成部２１０で生成されたテストパターン信号はアナログ部１００の個々のアナログ回路に入力する。この後のアナログＢＩＳＴ実行では、個々のアナログ回路においてＢＩＳＴ用に特別に配置した後記するスイッチ等をテストパターン信号によって動作させる。スイッチはアナログ回路を効果的にテストさせるために、適切な位置に配置される。スイッチとしては、たとえば、外部入力端子を切り離すスイッチ、切り離したあとに所定の電圧を入力するためのスイッチ、電圧や電流を変化させるためのスイッチ等がある。

アナログ部１００の個々のアナログ回路のテスト結果の出力信号は、デジタル部２００の信号処理部２２０に並行して入力する。信号処理部２２０では、個々のアナログ回路からのテスト結果の出力をまとめて処理する。信号処理部２２０のデータ処理には、一般的にデータ誤り検出に有効なＣＲＣ演算を用いる。

信号処理部２２０で処理したテスト結果と記憶部２３０から読み出した期待値を判定部２４０で演算して、アナログ部１００の故障判定を行う。

＜アナログＢＩＳＴ回路の全体＞
図２にアナログＢＩＳＴ回路の全体構成を示す。アナログ部１００には、Ｎ個のアナログ回路１０−１、１０−２、１０−３、・・・、１０−Ｎが含まれる。アナログ回路１０−１には、入力信号ｉｎｐｕｔ、ＢＩＳＴ制御信号ａｂｉｓｔ、１ビットのテストパターン信号ｔｅｓｔ＿ｐａｔが入力し、出力信号ｏｕｔｐｕｔが出力する。アナログ回路１０−２と１０−３は、２ビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］が入力し、出力信号ｏｕｔｐｕｔが出力する。アナログ回路１０−Ｎは、ｍ個の入力信号ｉｎｐｕｔ１、ｉｎｐｕｔ２、・・・、ｉｎｐｕｔｍ、ｍ個の参照電圧Ｖｒｅｆ［ｍ−１：０］、アナログＢＩＳＴ信号ａｂｉｓｔが入力し、ｍ個の出力信号ｏｕｔｐｕｔ［ｍ−１：０］が出力する。２０はＤ／Ａ変換器であり、ｍ個のｎビットのテストパターン信号を入力してｍ個の参照電圧Ｖｒｅｆ［ｍ−１：０］を生成し、アナログ回路１０−Ｎに入力する。ＢＩＳＴ制御信号ａｂｉｓｔはＢＩＳＴのテスト期間の間だけイネーブルとなる。

なお、Ｎ個のアナログ回路１０−１、１０−２、１０−３、・・・、１０−Ｎには、その一部について共通のテストパターン信号を供給することができる。また、レイアウトパターンが近接している隣接アナログ回路には、相互影響を回避するために、異なったタイミングのテストパターン信号を供給することが望ましい。

デジタル部２００は、テストパターン生成部２１０としての第１のテストパターン生成回路３０及び第２のテストパターン生成回路４０と、信号処理部２２０としてのパラレル／シリアル変換器５０及びＣＲＣ演算回路６０と、記憶部２３０としての記憶装置７０と、判定部２４０としての判定回路８０と、アナログＢＩＳＴ制御回路９０を備える。

第１のテストパターン生成回路３０はｐビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［ｐ−１：０］を生成する。ここでは、前記したように、リニアカウンタやＬＦＳＲを使用して、テストパターン信号を生成する。

第２のテストパターン生成回路４０は第１のテストパターン生成回路３０から出力するｐビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［ｐ−１：０］のうちからｍ（ｍ＜ｐ）ビットのｄａｃ＿ｐａｔ［ｍ−１：０］を取り込んで、アナログ回路Ｎ−１の参照電圧用のｍ個のｎビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［ｍ−１：０］を生成する。

パラレル／シリアル変換器５０は、アナログ部１００から並行して出力するＭ（Ｍ≧ｐ）本のテスト結果の出力信号をまとめてシリアルのデジタル信号に変換する。

ＣＲＣ演算回路６０は、パラレル／シリアル変換器５０から出力するシリアルデータに対してＣＲＣ演算を行なって生成したチェックサム値をシリアルデータに付加してテスト結果として出力する。記憶部２３０はレジスタやメモリなどで構成され、予めＣＲＣ演算で得られた期待値（チェックサム値）が格納されている。

判定回路８０は、ＣＲＣ演算回路６０から出力する演算結果と記憶装置７０から読み出した期待値をＣＲＣ演算した結果が“０”であれば「ＯＫ」でアナログ部１００は全体として「故障無し」、それ以外であれば「ＮＧ」でアナログ部１００に全体として「故障有り」とする判定を行う。

アナログＢＩＳＴ制御回路９０は、テストタイミングを制御する有限ステートマシンを有し、電源投入（パワーオンリセット解除等によるトリガ）からＢＩＳＴの初期化→アナログＢＩＳＴ実行→ＣＲＣ演算→ＢＩＳＴ判定までの状態を遷移させる。

＜アナログ回路１０−１＞
図３にアナログ回路１０−１の構成を示す。アナログ回路１０−１は、外部入力端子Ｐｉｎ０の電圧を監視する回路であり、アナログＢＩＳＴ実行の際（ａｂｉｓｔ＝“Ｈ”）に外部入力端子Ｐｉｎ０を切り離すスイッチＳＷ０と、検出されるべきでない非検出チェック電圧Ｖ１を入力するためのスイッチＳＷ１と、検出されるべき検出チェック電圧Ｖ２を入力するためのＳＷ２と、非反転入力端子の電圧Ｖ３を反転入力端子の電圧源Ｂ１の参照電圧Ｖｒｅｆ１によって監視するコンパレータＣＰ１を備える。スイッチＳＷ０はアナログＢＩＳＴ実行の際にＯＦＦに制御され、このときスイッチＳＷ１、ＳＷ２は１ビットのテストパターン信号ｔｅｓｔ＿ｐａｔによって一方がＯＮに、他方がＯＦＦに制御される。

図４に図３のアナログ回路１０−１の動作波形を示す。このアナログ回路１０−１は、監視動作中（ａｂｉｓｔ＝“Ｌ”）は、外部入力端子Ｐｉｎ０の電圧が参照電圧Ｖｒｅｆ１より低いと、コンパレータＣＰ１の出力ｏｕｔｐｕｔが“Ｌ”になり、外部入力端子Ｐｉｎ０の電圧異常を検出する。

アナログＢＩＳＴ実行中（ａｂｉｓｔ＝“Ｈ”）は外部入力端子Ｐｉｎ０に接続されるスイッチＳＷ０がＯＮからＯＦＦになる。そして、スイッチＳＷ１、ＳＷ２がテストパターン信号ｔｅｓｔ＿ｐａｔによりランダムにＯＮ／ＯＦＦが交互に切り替えられる。

スイッチＳＷ１がＯＮすると、参照電圧Ｖｒｅｆ１よりも低いチェック電圧Ｖ１がコンパレータＣＰ１の非反転入力端子に電圧Ｖ３として印加され、コンパレータＣＰ１が検出動作しないことを確認する。一方、スイッチＳＷ２がＯＮすると、参照電圧Ｖｒｅｆ１よりも高いチェック電圧Ｖ２が電圧Ｖ３として印加され、コンパレータＣＰ１が検出動作することを確認する。

図４の動作波形図では、電圧Ｖ３がコンパレータＣＰ１の非反転入力端子に入力されたとき、ＳＷ２＝ＯＮで出力信号ｏｕｔｐｕｔが“Ｈ”、ＳＷ１＝ＯＮで出力信号ｏｕｔｐｕｔが“Ｌ”となっている。このときはコンパレータＣＰ１のテスト結果は「故障無し」である。

＜アナログ回路１０−２＞
図５にアナログ回路１０−２の構成を示す。このアナログ回路１０−２は、電流源Ｉ１（または抵抗）とスイッチＳＷ３によってコンデンサＣ１の充電／放電を繰り返す回路部分と、非反転入力端子に入力するキャパシタＣ１の電圧Ｖ４を反転入力端子の電圧源Ｂ２の参照電圧Ｖｒｅｆ２によって監視するコンパレータＣＰ２を備える。

アナログＢＩＳＴ実行の際（ａｂｉｓｔ＝“Ｈ”）は、２ビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］によって電流源Ｉ１の電流（または抵抗の値）が切り替えられる。

このアナログ回路１０−２は、外部入力端子を監視する図３のアナログ回路１０−１と違い、半導体集積回路内部の状態を監視する回路である。たとえば、内部クロックを生成するための発振回路を内蔵する半導体集積回路においては、内部クロックに異常がないかを監視するために使用される。

図６に示すように、コンデンサＣ１を放電するスイッチＳＷ３を動作させる信号として、内部クロックまたは内部クロックに関連する周期的なパルス信号を使用する。

監視動作中（ａｂｉｓｔ＝“Ｌ”）は、２ビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］が“０ｂ００”に設定され、電流源Ｉ１の出力電流は小電流となる。そして、内部クロックやパルス信号に異常が生じて入力が停止し、スイッチＳＷ３がＯＦＦを継続して電圧Ｖ４が参照電圧Ｖｒｅｆ２を超えると、コンパレータＣＰ２から出力する信号ｏｕｔｐｕｔが“Ｈ”になり、パルス信号の異常を知らせる。

アナログＢＩＳＴ実行中（ａｂｉｓｔ＝“Ｈ”）は、電流源Ｉ１の出力電流Ｉ１は、テストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］が例えば “０ｂ０１”のとき電圧Ｖ４が参照電圧Ｖｒｅｆ２よりも小さくなるような中電流となり、“０ｂ１０”のとき電圧Ｖ４が参照電圧Ｖｒｅｆ２よりも大きくなるような大電流となる。この場合、“０ｂ１０”のときに出力信号ｏｕｔｐｕｔが“Ｈ”になり、“０ｂ０１”のときに出力信号ｏｕｔｐｕｔが“Ｌ”となると、コンパレータＣＰ２のテスト結果は「故障無し」である。

＜アナログ回路１０−３＞
図７にアナログ回路１０−３の構成を示す。このアナログ回路１０−３はアナログ回路１０−２と異なり、検出回路１１を有し、反転入力端子に入力する検出回路１１の出力電圧Ｖ５を電圧源Ｂ３の参照電圧Ｖｒｅｆ３によって監視するためのコンパレータＣＰ３を備える。検出回路１１は、たとえば、半導体集積回路内部の温度、電流、電圧、又は外部入力端子のオープン／ショート等を検出する回路である。

監視動作中（ａｂｉｓｔ＝“Ｌ”）は、２ビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］が“０ｂ００”に設定されて参照電圧Ｖｒｅｆ３が低電圧となり、検出電圧Ｖ５がＶｒｅｆ３を超えると、検出回路１１の異常を知らせる。

アナログＢＩＳＴ実行中（ａｂｉｓｔ＝“Ｈ”）は、テストパターン信号ｔｅｓｔ＿ｐａｔ［１：０］によって参照電圧Ｖｒｅｆ３の値が切り替えられて、コンパレータＣＰ３の出力が正しいか否がテストされる。

例えば、参照電圧Ｖｒｅｆ３が、ｔｅｓｔ＿ｐａｔ［１：０］＝“０ｂ０１”で電圧Ｖ５よりも低い電圧に変化してコンパレータＣＰ３が検出動作しないことを確認し、ｔｅｓｔ＿ｐａｔ［１：０］＝“０ｂ１０”で電圧Ｖ５よりも高い電圧に変化してコンパレータが検出動作することを確認する。コンパレータＣＰ３の出力電圧は、電圧Ｖｒｅｆ３が電圧Ｖ５より高ければ“Ｈ”、低ければ“Ｌ”となる。このときコンパレータＣＰ３のテスト結果は「故障無し」である。

このアナログ回路１０−３では、例えば、検出回路１１を外部入力端子とし、その正常な出力電圧Ｖ５がＶ５＝２．５Ｖであるとして、Ｖｒｅｆ３＝１Ｖのときｏｕｔｐｕｔ＝“Ｌ”且つＶｒｅｆ３＝３Ｖのときｏｕｔｐｕｔ＝“Ｈ”であれば、コンパレータＣＰ３のテスト結果は「故障無し」である。

しかし、Ｖｒｅｆ３＝１Ｖのときｏｕｔｐｕｔ＝“Ｈ”且つＶｒｅｆ３＝３Ｖのときｏｕｔｐｕｔ＝“Ｈ”であれば、コンパレータＣＰ３は天絡（又は低電圧側オープン）の故障が発生していることが判明する。また、Ｖｒｅｆ３＝１Ｖのときｏｕｔｐｕｔ＝“Ｌ”且つＶｒｅｆ３＝３Ｖのときｏｕｔｐｕｔ＝“Ｌ”であれば、地絡（又は高電圧側オープン）の故障が発生していることが判明する。また、このアナログ回路１０−３が２チャンネル設けられている際に、両チャンネルともにＶ５＝２．５Ｖを入力させ、２チャンネルの一方の参照電圧Ｖｒｅｆ３を変化させた際に、他方のｏｕｔｐｕｔが変化すれば、両チャンネル間でブリッジ故障が発生していることが判明する。

＜アナログ回路１０−Ｎ＞
図９にアナログ回路１０−Ｎと、そのアナログ回路１０−Ｎの参照電圧を生成するＤ／Ａ変換器２０と、そのＤ／Ａ変換器２０の参照電圧用のテストパターン信号を生成する第２のテストパターン生成回路４０を示す。アナログ回路１０−Ｎはｍ個の外部入力端子Ｐｉｎ１〜Ｐｉｎｍの電圧を監視する回路である。アナログ回路１０−３と異なり、ｍ個の参照電圧Ｖｒｅｆ［ｍ−１：０］はＤ／Ａ変換器２０から入力する。ここでは、Ｄ／Ａ変換器２０は８ビット（ｎ＝８）である。

また、アナログＢＩＳＴのために、外部入力端子Ｐｉｎ１〜Ｐｉｎｍを切り離すｍ個のスイッチＳＷ４１〜ＳＷ４ｍからなるスイッチ群ＳＷ４と、電圧源Ｂ４の固定のテスト電圧Ｖ４を入力するためのｍ個のスイッチＳＷ５１〜ＳＷ５ｍからなるスイッチ群ＳＷ５とを有する。さらに、スイッチ群ＳＷ４から入力する外部入力端子Ｐｉｎ１〜Ｐｉｎｍの電圧や、スイッチ群ＳＷ５から入力するテスト電圧Ｖ４１〜Ｖ４ｍを参照電圧Ｖｒｅｆ４０〜Ｖｒｅｆ４ｍ−１によって比較するｍ個のコンパレータＣＰ４１〜ＣＰ４ｍからなるコンパレータ群ＣＰ４を備える。スイッチ群ＳＷ４とＳＷ５は、アナログ回路１０−ＮのアナログＢＩＳＴ実行を知らせる信号ａｂｉｓｔで制御される。

アナログＢＩＳＴでは、Ｄ／Ａ変換器２０の入力が、第２のテストパターン生成回路４０から出力するｍ個の各８ビットのＤＡＣ＿ｐａｔ［７：０］により変化され、そのＤ／Ａ変換器２０から出力するｍ個の参照電圧Ｖｒｅｆ［ｍ−１：０］が切り替えられる。第２のテストパターン生成回路４０には、あらかじめ用意された複数のデジタル値が格納されている。

本例では、第２のテストパターン生成回路４０に格納されたデジタル値は、“０ｘ００”と“０ｘＦＦ”の２個の値とする。そして、第１のテストパターン生成回路３０により生成されたｐビットのテストパターン信号の内のｍビット分が、コンパレータ群ＣＰ４の参照電圧Ｖｒｅｆ［ｍ−１：０］のための信号ｄａｃ＿ｐａｔ［ｍ−１：０］として使用される。ｄａｃ＿ｐａｔ＝“Ｌ”ならＤＡＣ＿ｐａｔ＝“０ｘ００”（最低値）のテストデータが、ｄａｃ＿ｐａｔ＝“Ｈ”ならＤＡＣ＿ｐａｔ＝“０ｘＦＦ”（最高値）のテストデータが、第２のテストパターン生成回路４０から出力する。

図１０にアナログ回路１０−Ｎの動作波形を示す。監視動作中（ａｂｉｓｔ＝“Ｌ”）は、スイッチ群ＳＷ４のスイッチＳＷ４１〜ＳＷ４ｍがＯＮ、スイッチ群ＳＷ５のスイッチＳＷ５１〜ＳＷ５ｍがＯＦＦに設定される。ここでは、図示しないメモリやレジスタにあらかじめ格納された監視用のデータが、Ｄ／Ａ変換器２０に入力される。そして、Ｄ／Ａ変換器２０から出力された監視用の参照電圧Ｖｒｅｆ［ｍ−１：０］によって、外部入力端子Ｐｉｎ１〜Ｐｉｎｍに入力している電圧Ｖ４１〜Ｖ４ｍが正常か否かの監視が行われる。

アナログＢＩＳＴ実行中（ａｂｉｓｔ＝“Ｈ”）は、スイッチ群ＳＷ４のスイッチＳＷ４１〜ＳＷ４ｍがＯＦＦ、スイッチ群ＳＷ５のスイッチＳＷ５１〜ＳＷ５ｍがＯＮに設定される。これにより、コンパレータＣＰ４１〜ＣＰ４ｍの非反転入力端子の電圧Ｖ４１〜Ｖ４ｍとして、電圧源Ｂ４の固定のテスト電圧Ｖ４が印加される。このテスト電圧Ｖ４は、前記した最高値と最低値の中間電圧である。

第１のテストパターン生成回路３０から出力するｐビットのテストパターン信号の内のｍビットの信号ｄａｃ＿ｐａｔ［ｍ−１：０］により、各コンパレータＣＰ４１〜ＣＰ４ｍの参照電圧Ｖｒｅｆ４０〜Ｖｒｅｆ４ｍ−１を最低値と最高値に変化させて、コンパレータＣＰ４１〜ＣＰ４ｍの出力電圧ｏｕｔｐｕｔ［ｍ−１：０］が正しいか否かを確認する。

上記したように、本実施例ではＤＡＣ＿ｐａｔ［ｍ−１：０］の値は、“０ｘ００”（最低値）と“０ｘＦＦ”（最高値）の２個の値である。隣接パターン間で影響がないように、“０ｘＦＦ”はｍ本の参照電圧の間でタイミング的に重ならないように順次発生される。

ｄａｃ＿ｐａｔ［ｍ−１：０］＝“Ｌ”のときは、Ｄ／Ａ変換器２０の入力データＤＡＣ＿ｐａｔ［ｍ−１：０］が“０ｘ００”になるので、参照電圧Ｖｒｅｆ４０〜Ｖｒｅｆ４ｍ−１が最低値（接地電圧）になる。この最低値は、テスト電圧Ｖ４よりも低い電圧であり、コンパレータＣＰ４１〜ＣＰ４ｍが検出動作することを確認する。

また、ｄａｃ＿ｐａｔ［ｍ−１：０］＝“Ｈ”のときは、Ｄ／Ａ変換器２０の入力データＤＡＣ＿ｐａｔ［ｍ−１：０］が “０ｘＦＦ”となるので、参照電圧Ｖｒｅｆ４０〜Ｖｒｅｆ４ｍ−１が最高値（電源電圧）になる。この最高値はテスト電圧Ｖ４よりも高い電圧であり、コンパレータＣＰ４１〜ＣＰ４ｍが検出動作しないことを確認する。

コンパレータＣＰ４１〜ＣＰ４ｍの出力信号ｏｕｔｐｕｔ［ｍ−１：０］は、参照電圧Ｖｒｅｆ４０〜Ｖｒｅｆ４ｍ−１がテスト電圧Ｖ４より高いと“Ｌ”、低いと“Ｈ”となる。このときコンパレータＣＰ４１〜ＣＰ４ｍは「故障無し」である。

＜第１のテストパターン生成回路３０＞
図１１（ａ）に第１のテストパターン生成回路３０を示す。ここでは、疑似ランダムパターンを生成するＬＦＳＲ３１でテストパターン信号ｔｅｓｔ＿ｐａｔ［ｐ−１：０］を生成している。しかし、図１１（ｂ）に示すように、ｐビットよりも少ないｔ（ｔ＜ｐ）ビットのテストパターン信号ｔｅｓｔ＿ｐａｔ［ｔ−１：０］を生成するＬＦＳＲ３２、及び複数のアンドゲートＧと１個のインバータＩＮＶ２で構成したビット数拡張回路３３を組み合わせた構成により、ビット数をｔビットからｐビットに拡張させたテストパターン信号ｔｅｓｔ＿ｐａｔ［ｐ−１：０］を生成してもよい。

＜全体動作＞
第１のテストパターン生成回路３０として図１１の（ｂ）に示した６ビット（ｔ＝６）のＬＳＦＲ３２とビット数拡張回路３３を使用し、１０ビット（ｐ＝１０）のランダム信号を生成して、これをテストパターン信号ｔｅｓｔ＿ｐａｔ［９：０］とする。ＣＲＣ演算回路６０としては、８ビットのチェックサムビットを使用する。判定回路８０での演算の結果が“０ｘ００”になれば、全てのアナログ回路１０−１〜１０−ＮのアナログＢＩＳＴのテスト結果が「ＯＫ」で「故障無し」と判定される。演算の結果が“０ｘ００”にならなければテスト結果が「ＮＧ］で「故障有り」と判定される。

図１２に全体の動作波形を示す。電源投入後にパワーオンリセット等が解除されると、半導体集積回路が初期状態となり、アナログＢＩＳＴが初期化の状態（ステートマシン：ＡＢＩＳＴ＿ＩＮＩＴ）になる。しばらくすると、アナログＢＩＳＴが実行可能な状態に設定される（ステートマシン：ＡＢＩＳＴ＿ＲＵＮ、ａｂｉｓｔ＝“Ｈ”）。アナログＢＩＳＴが実行可能な状態に設定されると、第１のテストパターン生成回路３０として上記した例の１０ビットのものを使用する場合では、テストパターン信号ｔｅｓｔ＿ｐａｔ［９：０］がランダムに変化する。このとき、外部入力端子Ｐｉｎ０〜Ｐｉｎｍに入力している信号は、各アナログ回路１０−１〜１０−Ｎの内部のスイッチで遮断される。

アナログＢＩＳＴの実行中（ａｂｉｓｔ＝“Ｈ”）に、ランダムに変化するテストパターン信号ｔｅｓｔ＿ｐａｔ［９：０]がアナログ回路１０−１〜１０−Ｎに入力されると、それらのアナログ回路１０−１〜１０−Ｎから出力信号ｏｕｔｐｕｔ［Ｍ−１：０］がランダムに出力される。前記したように、複数のアナログ回路で共通のテストパターンを使用する場合もあるので、Ｍ≧ｐである。全部の出力信号ｏｕｔｐｕｔ［Ｍ−１：０］がパラレル乃至並行して出力され、これらの信号がパラレル／シリアル変換器５０でシリアルデータに変換され、そのシリアルデータに対してＣＲＣ演算回路６０によりＣＲＣ演算が行われ、そのシリアルデータにチェックビットが付加される。

アナログＢＩＳＴの実行が終了すると、アナログ回路１０−１〜１０−ＮのアナログＢＩＳＴの判定を行う状態へ遷移する（ステートマシン：ＡＢＩＳＴ＿ＣＲＣ、ａｂｉｓｔ＝“Ｌ”）。この状態で、判定回路８０において、記憶装置７０に格納されていた期待値（例では８ビットのチェックサム値）とのＣＲＣ演算を追加で実行する。ＣＲＣ演算が完了すると、その値が“０”か否かを判定する（例では、８ビットのデータ構成のため“０ｘ００”であるか否かを判定する）。“０”であればアナログ回路１０−１〜１０−ＮのアナログＢＩＳＴのテスト結果は「ＯＫ」であり、アナログ回路１０−１〜１０−Ｎの全てに「故障無し」である。「ＯＫ」の場合は、次の処理に移行する。

このように、本実施例では、アナログＢＩＳＴが実行可能な状態に設定された個々のアナログ回路にテストパターン信号が並行して入力することで得られた個々のアナログ回路のコンパレータの個々のテスト結果としての個々の出力電圧の信号を、まとめてシリアルデータに変換してＣＲＣ演算を行うので、アナログＢＩＳＴの実行時間を短縮できる。また、アナログＢＩＳＴで得られた個々のアナログ回路の出力信号を判定するための期待値は１個で済む。

１００：アナログ部、２００：デジタル部
１０−１、１０−２、１０−３、１０−Ｎ：アナログ回路
２０：Ｄ／Ａ変換器
３０：第１のテストパターン生成回路
４０：第２のテストパターン生成回路
５０：パラレル／シリアル変換器
６０：ＣＲＣ演算回路
７０：記憶装置
８０：判定回路
９０：アナログＢＩＳＴ制御回路

Claims (6)

1. アナログ部とデジタル部が混在する半導体集積回路の前記アナログ部に含まれる個々のアナログ回路についてアナログＢＩＳＴを行うアナログＢＩＳＴ回路において、
   前記個々のアナログ回路をアナログＢＩＳＴが実行可能な状態に設定するアナログＢＩＳＴ制御回路と、前記個々のアナログ回路に入力させるテストパターン信号を生成するテストパターン生成回路と、アナログＢＩＳＴが実行可能な状態に設定された前記個々のアナログ回路に前記テストパターン信号が並行して入力することで得られた前記個々のアナログ回路のテスト結果としての個々の出力電圧の信号をまとめてシリアルデータに変換するパラレル／シリアル変換器と、該パラレル／シリアル変換器から出力するシリアルデータをＣＲＣ演算するＣＲＣ演算回路と、期待値を内蔵した記憶装置と、前記ＣＲＣ演算回路の出力データに対して前記記憶装置から読み出した前記期待値でＣＲＣ演算して前記個々のアナログ回路のテスト結果をまとめて全体としての故障判定を行う判定回路を備えることを特徴とするアナログＢＩＳＴ回路。
2. 請求項１に記載のアナログＢＩＳＴ回路において、
   前記アナログ部に、第０の外部入力端子に入力する電圧を監視する第１のアナログ回路が含まれ、
   該第１のアナログ回路は、第１のコンパレータと、該第１のコンパレータの一方の入力端子を前記第０の外部入力端子に接続するための第０のスイッチと、前記第１のコンパレータの前記一方の入力端子を前記第１のコンパレータが検出動作すべきでない電圧に接続するための第１のスイッチと、前記第１のコンパレータの前記一方の入力端子を前記第１のコンパレータが検出動作すべき電圧に接続するための第２のスイッチと、前記第１のコンパレータの他方の入力端子に第１の参照電圧を印加するための第１の電圧源とを備え、
   前記アナログＢＩＳＴが実行される際に、前記第０のスイッチがＯＦＦし、前記テストパターン生成回路で生成された第１のテストパターン信号によって、前記第１のスイッチがＯＮのときに前記第２のスイッチがＯＦＦし、前記第１のスイッチがＯＦＦのときに前記第２のスイッチがＯＮし、前記第１のコンパレータの出力電圧をテスト結果とすることを特徴とするアナログＢＩＳＴ回路。
3. 請求項１又は２に記載のアナログＢＩＳＴ回路において、
   前記アナログ部に、前記半導体集積回路の内部で生成されるパルス信号により充電と放電を繰り返すキャパシタの電圧を監視する第２のアナログ回路が含まれ、
   該第２のアナログ回路は、一方の入力端子に前記キャパシタの電圧が印加する第２のコンパレータと、該第２のコンパレータの他方の入力端子に第２の参照電圧を印加する第２の電圧源と、前記キャパシタに電流を供給する電流源と、前記キャパシタに並列接続され前記パルス信号によってＯＮ／ＯＦＦを繰り返す第３のスイッチとを備え、
   前記アナログＢＩＳＴが実行される際に、前記電流源の電流値が前記テストパターン生成回路で生成された第２のテストパターン信号によって、前記第２のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記第２のコンパレータの出力電圧をテスト結果とすることを特徴とするアナログＢＩＳＴ回路。
4. 請求項１、２又は３に記載のアナログＢＩＳＴ回路において、
   前記アナログ部に、前記半導体集積回路の内部の温度、電流、又は外部入力端子の短絡／オープンを検出する検出回路の出力を監視する第３のアナログ回路が含まれ、
   該第３のアナログ回路は、前記検出回路の出力電圧が一方の入力端子に印加する第３のコンパレータと、該第３のコンパレータの他方の入力端子に第３の参照電圧を印加する第３の電圧源とを備え、
   前記アナログＢＩＳＴが実行される際に、前記第３の参照電圧の電圧値が前記テストパターン生成回路で生成された第３のテストパターン信号によって、前記第３のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記第３のコンパレータの出力電圧をテスト結果とすることを特徴とするアナログＢＩＳＴ回路。
5. 請求項１、２、３又は４に記載のアナログＢＩＳＴ回路において、
   前記アナログ部に、ｍ個（ｍは２以上の任意の整数）の外部入力端子に入力する電圧を監視する第Ｎ（Ｎは２以上の任意の整数）のアナログ回路と、該第Ｎのアナログ回路にｍ個の参照電圧を供給するＤ／Ａ変換器とが含まれ、
   該第Ｎのアナログ回路は、前記Ｄ／Ａ変換器から出力するｍ個の参照電圧がそれぞれの一方の入力端子に入力するｍ個のコンパレータからなる第１のコンパレータ群と、前記ｍ個のコンパレータのそれぞれの他方の入力端子を前記ｍ個の外部入力端子に個々に接続するためのｍ個のスイッチからなる第１のスイッチ群と、前記ｍ個のコンパレータのそれぞれの前記他方の入力端子にテスト電圧を個々に印加するためのｍ個のスイッチからなる第２のスイッチ群とを備え、
   前記アナログＢＩＳＴが実行される際に、前記第１のスイッチ群の前記ｍ個のスイッチがＯＦＦするとともに前記第２のスイッチ群の前記ｍ個のスイッチがＯＮし、前記テストパターン生成回路で生成されたｍ個のテストパターン信号が前記Ｄ／Ａ変換器に入力することで、前記Ｄ／Ａ変換器から前記ｍ個のコンパレータのそれぞれの前記一方の入力端子に入力するｍ個の参照電圧の電圧値が前記ｍ個のコンパレータが検出動作すべき値と検出動作すべきでない値に切り替えられ、前記ｍ個のコンパレータの出力電圧をテスト結果とすることを特徴とするアナログＢＩＳＴ回路。
6. 請求項１、２、３、４又は５に記載のアナログＢＩＳＴ回路において、
   前記テストパターン生成回路は、疑似ランダムパターンを生成するＬＦＳＲ、又は該ＬＦＳＲとビット数拡張回路とを組み合わせた回路により構成されていることを特徴とするアナログＢＩＳＴ回路。

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