WO2004081949A1 - Dc試験装置及び半導体試験装置 - Google Patents

Dc試験装置及び半導体試験装置 Download PDF

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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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    • G11C2029/5606—Error catch memory

Definitions

  • the present invention relates to a semiconductor test device and a DC test device constituting the same, and more particularly, to a DC test device suitable for use in a flash memory test.
  • a test pattern is input for each pin of a device under test such as a flash memory, and the output is compared with an expected value to determine whether there is an abnormality.
  • the conventional DC test apparatus includes a sequencer 11, an analog-to-digital converter (A DC) 12, and an arithmetic logic circuit (ALU) 13.
  • a DC analog-to-digital converter
  • ALU arithmetic logic circuit
  • the sequencer 11 sequentially outputs a start signal and a timing signal.
  • the ADC 12 measures the output of the device under test (DUT) 3 to which the test pattern generated by the PG 2 is input.
  • DUT device under test
  • the ALU 13 outputs the output voltage value of the ADC 12 as a measured value, and compares the output voltage value with an expected value to obtain a pass / fail (PASSZFAI L) signal. Is output as.
  • This expected value is a value that is set in the ALU 13 in advance and is a value that should be output when the flash memory is normal.
  • the ALU 13 outputs a pass signal when the output voltage value of the ADC 12 satisfies the expected value, and outputs a fail signal when the output voltage value does not satisfy the expected value.
  • the fail / fail signal is usually given as a binary signal, for example, represented by “1” and “0”.
  • test pattern input from PG 2 to device under test 3 is changed one after another according to the pass / fail signal input from ALU 13. At each change, one of the two test patterns is selected depending on whether it is a pass signal or a file signal. That is, one of the test pattern branches is selected one after another.
  • multiple test patterns are input to one pin of the device under test in one test, and an AD start signal is output each time.
  • the number of times the AD start signal is output is, for example, about several tens in one test.
  • the output voltage value output as a measurement value from the ALU is conventionally measured according to the test pattern at the time of the last AD start signal output among the output voltage values measured during one test. Output voltage value. That is, in the past, it was not possible to directly confirm the actual output of the device under test for each test pattern other than the last test pattern.
  • the present invention has been made in order to solve the above-described problem.
  • a device under test for each AD start test pattern is used.
  • the purpose of the present invention is to provide a DC measuring device and a semiconductor testing device capable of measuring the output voltage values of the respective devices. Disclosure of the invention
  • a pattern generator for generating a test pattern to be input to a device under test is provided.
  • a sequencer that sequentially outputs a start signal, an evening timing signal, a write signal, and a mouth signal, and a test pattern is input when the start signal is input
  • An analog-to-digital converter that measures the output of the device under test that receives the input, and when a timing signal is input, outputs the output voltage value of the analog-to-digital converter as a measured value, and outputs the output voltage value.
  • An arithmetic logic unit that outputs the result of comparison with the expected value as a pass / fail signal to the pattern generator, an address counter that updates the output value when a clock signal is input, and an input device that inputs a write signal And a history memory for storing the measured value in the address indicated by the address value.
  • each output voltage value for each AD start signal can be stored individually. As a result, each output voltage value from the device under test for the test pattern for each AD start can be measured.
  • each output voltage value from the device under test with respect to the test pattern for each AD start.
  • the output of the device under test for each device can be considered in detail. As a result, even if the pass-fail signal is a path signal, it is detected that the expected value is barely meeting the allowable range, or that the expected value is accidentally met but an error has actually occurred. It becomes possible.
  • the device itself under development can be improved at the development stage based on the examination results. Therefore, by using the DC test apparatus of the present invention at the development stage of a device to be measured such as a flash memory, it is possible to contribute to the development of a device to be measured which is more excellent.
  • FIG. 1 is a block diagram for explaining a configuration of a semiconductor test apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining the operation of the DC test apparatus according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram for explaining a configuration of a semiconductor test device according to a second embodiment of the present invention.
  • FIG. 4 is a block diagram for explaining the configuration of a conventional semiconductor test apparatus.
  • the semiconductor test device of the present embodiment includes a pattern generator (PG) 2 and a DC test device 10.
  • This PG 2 generates a test pattern to be input to the device under test (DUT) 3 and outputs an AD start signal for each test pattern.
  • the DC test apparatus 10 includes a sequencer 11, an analog-to-digital converter (ADC) 12, an arithmetic logic circuit (ALU) 13, an address counter 14, and a history memory 15.
  • FIG. 2 is a timing chart for explaining the operation of the DC test apparatus.
  • a measurement start signal is input from the PG 2 to the address counter 14.
  • the address value of the address counter 14 is reset to the initial value.
  • PG2 outputs a test pattern after outputting a measurement start signal, and also outputs an AD start signal.
  • the test pattern is generated, for example, at a period of about several MHz (megahertz) to 20 MHz.
  • the AD start signal is output, for example, at a period of about 10 (kilohertz) kHz or less.
  • the output timing of each AD star 1 and signal may be adjusted according to the timing of the operation of the DC test apparatus 10.
  • the sequencer 11 sequentially outputs a start signal, a timing signal, a write signal and a clock signal each time the AD start signal is input from PG2.
  • the ADC 12 to which the start signal has been input measures the output of the device under test to which the test pattern has been input, as in the conventional example.
  • the ALU 13 to which the timing signal has been input outputs the output voltage value of the ADC as a measured value, and outputs the result of comparing the output voltage value to the expected value to the PG 2 as a pass / fail signal.
  • the address counter 14 reset by the measurement start signal updates the output address value when the clock signal is input from the sequencer 11.
  • FIG. 2 shows an example in which the address value is sequentially incremented by “1”, “2”, “3”,.
  • the history memory 15 stores the output voltage value output as a measured value from the ALU 13 in an address indicated by the address value. Since the address value is incremented for each AD start signal, Each output voltage value for each AD start signal can be stored individually.
  • the output voltage value corresponding to the test pattern at the time of the first AD start signal is stored in the area indicated by the address value “0” in the history memory.
  • the output voltage value corresponding to the second AD start signal is stored in the area corresponding to the address value “1”.
  • output voltage values corresponding to the third and subsequent AD set signals are also stored in areas corresponding to address values “2” and thereafter.
  • the output voltage value for each AD start is individually stored, the output voltage value from the device under test for the test pattern for each AD start can be individually measured. As a result, since each output voltage value can be individually considered, the reliability of the test pattern can be improved.
  • the DC test apparatus of the second embodiment is different from the DC memory of the DC test apparatus of the first embodiment shown in FIG. 1 in that a conventional DC test apparatus has a single AD start signal.
  • a dual-purpose memory 15a using a storage device for storing measured values obtained by a plurality of measurements is provided.
  • the dual-purpose memory 15a When the dual-purpose memory 15a is used as a history memory. As in the case of the first embodiment described above, the clock signal input to the address counter 14 and the dual-purpose memory 15a are input. The write signal to be output is output once from the sequencer 11 at the end of measurement for each AD start signal. The measurement start signal is also input once to the address counter 14 at the start of the measurement.
  • the dual-purpose memory 15a when the dual-purpose memory 15a is used to store multiple measurement values per AD start signal to obtain the conventional average measurement value, the clock signal and the write signal are For each AD start signal, the same number of times that the start signal is output from sequencer 11 to ADC 12 is output. Also, instead of the measurement start signal from the PD, a signal synchronized with the AD start signal is input to the address counter 14 from the sequencer 11.
  • the timing and type of the signal differ depending on the purpose of use of the dual-purpose memory 15. Therefore, in the second embodiment, the inside of the sequencer 11 is Thus, the output timings of the clock signal and the write signal are switched, and the measurement start signal input to the address counter 14 can be switched by the switch 16.
  • the output voltage value for each AD start is individually stored without adding a new memory, and each output voltage value from the device under test for the test pattern for each AD start is stored. Can be measured.
  • the storage device is used by switching between a case where the measured value in one AD start is stored a plurality of times and a case where the output voltage value for each AD start is individually stored. can do.
  • the average measurement value for each AD start signal cannot be stored.
  • the AD start signal can be obtained while performing multiple measurements for each AD start signal and obtaining the average value. You can save the average measurement for each signal.
  • the present invention is configured under specific conditions.
  • the present invention can be variously modified.
  • the address value of the address counter is incremented for each AD start signal.
  • updating of the address value is not limited to this.
  • the address value of the address counter may be decremented for each AD start signal.
  • the example in which the flash memory is tested as the device to be measured has been described.
  • the device to be measured is not limited to this.
  • an example in which the measurement start signal is input to the address counter from the pattern generator has been described.
  • the measurement start signal may be input from outside the pattern generator.
  • the DC test apparatus and the semiconductor test apparatus according to the present invention are suitable for use in a DC characteristic test of a semiconductor device.

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

明 細 書
D C試験装置及び半導体試験装置 技術分野
本発明は、 半導体試験装置及びそれを構成する DC試験装置に関し、 特に、 フ ラッシュメモリの試験に用いて好適な D C試験装置に関する。 背景技術
従来の半導体試験装置を構成する D C試験装置においては、 フラッシュメモリ 等の被測定デバイスのピンごとにテストパターンを入力し、 その出力を期待値と 比較して異常の有無を判断している。
ここで、 第 4図を参照して、 従来の半導体試験装置における DC試験装置の一 例について簡単に説明する。
従来例 DC試験装置は、 シーケンサ 11、 アナログ一デジタルコンバータ （A DC) 12及び演算論理回路 （ALU) 13により構成されている。
シーケンサ 11は、 半導体試験装置 2のパターンジェネレータ （PG) 2から ADスタート信号が入力されると、 スタート信号及びタイミング信号を順次に出 力する。
また、 ADC12は、 シーケンサ 11からスタート信号が入力されると、 PG 2が生成したテストパターンが入力された被測定デバイス (DUT) 3の出力を 測定する。 ここでは、 被測定デバイス 3として、 例えばフラッシュメモリを試験 する例について説明する。
さらに、 ALU13は、 シーケンサ 11からタイミング信号が入力されると、 ADC12の出力電圧値を測定値として出力するとともに、 その出力電圧値を期 待値と比較した結果をパス/フェイル （PASSZFAI L) 信号として出力す る。 この期待値は、 予め ALU13に、 設定されている値であって、 フラッシュ メモリが正常である場合に出力されるべき値である。
そして、 ALU13は、 AD C 12の出力電圧値が、 期待値を満たしている場 合にパス信号を出力し、 満たしていない場合にフェイル信号を出力する。 このパ ス /フェイル信号は、 通常、 二値信号で与えられ、 例えば「1」 及び 「0」 で表 される。
一方、 A L U 1 3から出力される出力電圧値としては、 被測定デバイス 3の出 力を AD C 1 2によりアナログ一デジタル変換した電圧値がそのまま出力される。 そして、 AL U 1 3から出力されたパス/フェイル信号は、 P G 2へ入力され る。
P G 2から被測定デバイス 3へ入力されるテストパターンは、 AL U 1 3から 入力されるパス/フェイル信号に応じて、 次々に変更されていく。 各変更の際に は、 それぞれ二通りのテストパターンのうちのいずれか一方が、 パス信号かフエ ィル信号かによつて選択される。 すなわち、 テストパターンの分岐の一方が次々 に選択されていく。
そして、 選択された各テストパターンごとに、 その都度、 ？0 2から 0ス夕 ート信号がシーケンサ 1 1へ入力される。 そして、 そのテストパターンが入力さ れた被測定デバイス 3の出力が AD C 1 2により測定され、 A L U 1 3から新た なパス/フェイル信号が次々に出力される。
このように、 被測定デバイスの一つのピンに対して、 一回の試験で、 複数の テストパターンが入力され、 その都度、 ADスタート信号が出力される。 この A Dスタート信号の出力回数は、 例えば、 一回の試験で数十回程度である。 しかしながら、 AL Uから測定値として出力される出力電圧値は、 従来、 一回 の試験中に測定された各出力電圧値のうち、 最後の ADスタート信号出力時のテ ストパターンに対応して測定された出力電圧値だけであった。 すなわち、 従来は、 最後のテストパターン以外の個々のテストパターンに対する、 被測定デバイスの 実際の出力を直接確認することができなかった。
ところで、 AD Cで変換された出力電圧値が期待値を満たしていると AL Uに より判断された場合の出力信号を検討すると、 実際には、 期待値の許容範囲を辛 うじて満たしているに過ぎない場合や、 期待値を偶然満たしたが事実上エラーと なっている場合がある。 このような場合、 本来は異常を示すフェイル信号が出力 されるべきであるが、 実際には正常を示すパス信号が出力されてしまう可能性が あり、 D C試験の信頼性の低下を招くおそれがあった。 本発明は、 上記の問題を解決すべくなされたものであり、 D C試験用のテスト プログラムやテストパターンの開発時に、 そのデバッグを容易にするために、 A Dスタートごとのテストパターンに対する被測定デバイスからの出力電圧値をそ れぞれ測定することができる D C測定装置及び半導体試験装置の提供を目的とす る。 発明の開示
この目的の達成を図るため、 本発明の請求の範囲第 1項に係る D C試験装置に よれば、 被測定デバィスに入力するテストパターンを生成するパターンジエネレ
—夕からテストパターンごとに ADスタート信号が入力されると、 スタート信号、 夕イミング信号、 書込み信号及びク口ック信号を順次に出力するシーケンサと、 スタート信号が入力されると、 テス卜パターンが入力された被測定デバイスの出 力を測定するアナログ一デジタルコンバータと、 タイミング信号が入力されると、 アナログ一デジタルコンパ—夕の出力電圧値を測定値として出力するとともに、 その出力電圧値を期待値と比較した結果をパス/フェイル信号としてパターンジ エネレー夕へ出力する演算論理装置と、 クロック信号が入力されると出力するァ ドレス値を更新するァドレスカウン夕と、 書込み信号が入力されるとァドレス値 の示すァドレスへ測定値を格納するヒストリメモリとを含む構成としてある。 このような構成とすれば、 シーケンサに ADスタートが入力されると、 その都 度、 スタート信号及びタイミング信号に続いて、 書込み信号及びクロック信号が 出力される。 そして、 このクロック信号によって、 アドレスカウン夕のアドレス 値が更新される。 さらに、 書込み信号によって、 ヒストリメモリへ出力電圧値が 記録される。 したがって、 各出力電圧値が記録されるヒストリメモリのアドレス は、 ADスタート信号ごとに更新される。
このため、 本発明によれば、 ADスタート信号ごとの各出力電圧値を個別に保 存することができる。 その結果、 ADスタートごとのテストパターンに対する被 測定デバィスからの各出力電圧値をそれぞれ測定することができる。
このように、 本発明によれば、 ADスタートごとのテストパターンに対する被 測定デバイスからの各出力電圧値を測定することができるので、 テストパターン ごとの被測定デバイスの出力を詳細に検討することができる。 その結果、 パス フェイル信号がパス信号の場合であっても、 期待値の許容範囲を辛うじて満たし ているに過ぎない場合や、 期待値を偶然満たしたが事実上エラーとなっている場 合を検出ことが可能となる。
そして、 この検出結果に基づいてテストパターンや期待値などを改良すること により、 本来は異常を示すフェイル信号が出力されるべき場合に誤って正常を示 すパス信号が出力されてしまう可能性を低減することができる。 このため、 D C 試験の信頼性の向上を図ることができる。
また、 テストパターンごとの被測定デバイスの出力を詳細に検討することがで きるので、 その検討結果に基づいて、 開発段階の被測定デバイス自体の改良を行 うことができる。 したがって、 例えばフラッシュメモリ等の被測定デバイスの開 発段階で本発明の D C試験装置を用いることにより、 より優れた被測定デバィス の開発に寄与することができる。 図面の簡単な説明
第 1図は、 本発明の第一実施形態の半導体試験装置の構成を説明するためのブ ロック図である。 第 2図は、 本発明の第一実施形態の D C試験装置の動作を説明 するためのタイミングチャートである。 第 3図は、 本発明の第二実施形態の半導 体試験装置の構成を説明するためのブロック図である。 第 4図は、 従来の半導体 試験装置の構成を説明するためのプロック図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を参照して説明する。
[第一実施形態]
まず、 第 1図を参照して、 本実施形態の半導体試験装置、 特に D C試験装置の 構成について説明する。
第 1図に示すように、 本実施形態の半導体試験装置は、 パターンジェネレータ (P G) 2と D C試験装置 1 0とを備えている。 この P G 2は、 被測定デバイス (DUT) 3に入力するテストパターンを生成するとともに、 テストパターンご とに ADスタート信号を出力する。 また、 DC試験装置 10は、 シーケンサ 11、 アナログ一デジタルコンバータ (ADC) 12、 演算論理回路 （ALU) 13、 アドレスカウンタ 14及びヒス トリメモリ 15により構成されている。
次に、 第 2図を参照して、 DC試験装置の各構成要素の動作について説明する。 第 2図は、 D C試験装置の動作を説明するためのタイミングチヤ一トである。 第 2図に示すように、 本実施形態においては、 測定の開始にあたり、 先ず、 PG 2からアドレスカウンタ 14へ、 測定スタート信号が入力される。 測定スタート 信号が入力されると、 アドレスカウンタ 14のアドレス値が初期値にリセットさ れる。
さらに、 PG2は、 測定ス夕一ト信号を出力した後、 テストパターンを出力す るとともに、 ADスタート信号を出力する。 テストパターンは、 例えば、 数 （メ ガヘルツ） MH z〜 20 MH z程度の周期で生成される。 また、 ADスタート信 号は、 例えば、 10 (キロへルツ） kHz程度以下の周期で出力される。 ただし、 各 ADスター 1、信号の出力タイミングは、 D C試験装置 10の動作にタイミング に合わせてそれぞれ調整されることがある。
そして、 シーケンサ 11は、 PG2から ADス夕一ト信号が入力される度に、 スタート信号、 タイミング信号に続いて、 書込み信号及びクロック信号を順次に 出力する。
また、 スタート信号が入力された ADC 12は、 従来例と同様に、 テストパ夕 -ンが入力された被測定デバィスの出力を測定する。 また、 タイミング信号が入 力された ALU 13は、 ADCの出力電圧値を測定値として出力するとともに、 その出力電圧値を期待値と比較した結果をパス/フェイル信号として PG 2へ出 力する。
一方、 測定スタート信号によりリセットされたアドレスカウンタ 14は、 シ一 ケンサ 11からクロック信号が入力されると、 出力するアドレス値を更新する。 第 2図では、 アドレス値が 「1」 、 「2」 、 「3」 、 …順次にインクリメント されていく例を示す。
また、 シーケンサ 11から書込み信号が入力されると、 ヒストリメモリ 15は、 ALU 13から測定値として出力された出力電圧値をァドレス値の示すァドレス へ格納する。 アドレス値は、 ADスタート信号ごとにインクリメントされるので、 ADスタート信号ごとの各出力電圧値を個別に保存することができる。
例えば、 第 2図に示すように、 1回目の ADスタート信号のときのテストパ夕 —ンに対応する出力電圧値は、 ヒストリメモリのうちアドレス値 「0」 の示す領 域に格納される。 また、 2回目の ADスタート信号に対応する出力電圧値は、 ァ ドレス値 「1」 に対応する領域に格納される。 さらに、 3回目以降の ADス夕一 ト信号に対応する出力電圧値も、 それぞれアドレス値 「2」 以降に対応する領域 に格納される。
このように、 ADスタートごとの出力電圧値が個別に保存されるので、 ADス 夕一トごとのテストパターンに対する被測定デバイスからの出力電圧値を個別に 測定することができる。 その結果、 各出力電圧値を個別に検討することができる ので、 テストパターンの信頼性を向上させることが可能となる。
[第二実施形態]
次に、 第 4図を参照して、 本発明の第二実施形態について説明する。
第二実施形態の D C試験装置は、 第 1図に示した第一実施形態の D C試験装置 のヒストリメモリの代わりに、 従来の D C試験装置が有している、 一回の ADス タート信号における複数回の測定による測定値をそれぞれ記憶するための記憶装 置を利用した兼用メモリ 1 5 aを備えている。
そして.. 兼用メモリ 1 5 aをヒストリメモリとして使用する際には.. 上述した 第一実施形態の場合と同様に、 アドレスカウンタ 1 4へ入力されるクロック信号 と、 兼用メモリ 1 5 aへ入力される書込み信号とが、 ADスタート信号ごとの測 定終了時にシーケンサ 1 1から一回ずつ出力される。 また、 測定スタート信号も、 測定開始時にァドレスカウンタ 1 4へ一回入力される。
これに対して、 兼用メモリ 1 5 aを従来の平均測定値を求めるために一回の A Dスタート信号あたり複数回の測定値を記憶するのに使用する際には、 クロック 信号及び書き込み信号は、 一回の ADスタート信号あたり、 シーケンサ 1 1から AD C 1 2ヘスタート信号が出力される回数と同じ回数だけ出力される。 また、 アドレスカウンタ 1 4へは、 P Dからの測定スタート信号の代わりに、 シーゲン サ 1 1から ADスタート信号に同期した信号が入力される。
このように、 第二実施形態では、 兼用メモリ 1 5の使用目的によって、 信号の タイミングや種類が異なる。 そこで、 第二実施形態では、 シーケンサ 1 1の内部 で、 クロック信号及び書き込み信号の出力タイミングを切り替えるとともに、 ス イッチ 1 6によって、 アドレスカウンタ 1 4へ入力される測定スタート信号を切 り替えられるようにしてある。
これにより、 第二実施形態では、 新たなメモリを追加しなくとも、 ADスター トごとの出力電圧値が個別に保存され、 ADスタートごとのテストパターンに対 する被測定デバイスからの各出力電圧値を測定することができる。
このように第二実施形態おいては、 記憶装置を、 一回の ADスタートにおける 測定値を複数回記憶する場合と、 各 ADスタートごとの出力電圧値をそれぞれ記 憶する場合とで切り替えて使用することができる。
なお、 第二実施形態では、 従来のように平均測定値を求めるために兼用メモリ を使用している場合、 ADスタート信号ごとの平均測定値を保存することができ ない。 しかし、 上述した第一実施形態のように、 従来の記憶装置と別に、 新たな ヒストリメモリを設ければ、 一回の ADスタート信号ごとに複数回の測定を行い 平均値を求めつつ、 ADスタート信号ごとのその平均測定値を保存することがで さる。
上述した実施の形態においては、 本発明を特定の条件で構成した例について説 明したが、 本発明は、 種々の変更を行うことができる。 例えば、 上述した実施の 形態においては、 ADスタート信号ごとにァドレスカウンタのァドレス値をィン クリメントした例について説明したが、 本発明では、 アドレス値の更新はこれに 限定されない。 例えば、 ADスタート信号ごとにアドレスカウン夕のアドレス値 をデクリメントしても良い。
また、 上述の実施形態では、 被測定デバィスとしてフラッシュメモリを試験し た例について説明したが、 この発明では、 被測定デバイスはこれに限定されない。 また、 上述の実施形態では、 パターンジェネレータから測定スタート信号をァ ドレスカウン夕に入力する例について説明したが、 この発明では、 測定スタート 信号は、 パターンジェネレータ以外の外部から入力しても良い。 産業上の利用可能性
以上のように、 本発明に係る D C試験装置及び半導体試験装置は、 半導体デバィ スの直流特性試験に用いて好適である。

Claims

請 求 の 範 囲
1 . 被測定デバイスに入力するテストパターンを生成するパターンジエネレー 夕からテストパ夕一ンごとに ADスタート信号が入力されると、 スタート信号、 タイミング信号、 書込み信号及びク口ック信号を順次に出力するシーケンサと、 前記スター卜信号が入力されると、 前記テストパターンが入力された前記被測 定デバイスの出力を測定するアナ口グーデジタルコンバー夕と、
前記タイミング信号が入力されると、 前記アナログ一デジタルコンパ一夕の出 力電圧値を測定値として出力するとともに、 その出力電圧値を期待値と比較した 結果をパス/フェイル信号として前記パターンジェネレータへ出力する演算論理 装置と、
前記ク口ック信号が入力されると、 出力するァドレス値を更新するァドレス力 ゥンタと、
前記書込み信号が入力されると、 前記ァドレス値の示すァドレスへ前記測定値 を格納するヒストリメモリと
を含む D C試験装置。
2 . 前記ヒストリメモリとして、 一回の ADスタート信号における複数回の測 定による前記測定値をそれぞれ記憶するための記憶装置を利用する
ことを特徴とする請求の範囲第 1項記載の D C試験装置。
3 . D C試験装置を備えた半導体試験装置において、
前記 D C試験装置は、
被測定デバィスに入力するテストパターンを生成するとともに、 前記テストパ ターンごとに ADスタート信号を出力するパターンジェネレータと、
前記 ADスタート信号が入力されると、 スタート信号、 タイミング信号、 書込 み信号及びク口ック信号を順次に出力するシーケンサと、
前記スタート信号が入力されると、 前記テストパターンが入力された前記被測 定デバイスの出力を測定するアナ口グ一デジタルコンバ一夕と、
前記タイミング信号が入力されると、 前記アナログ一デジタルコンバータの出 力電圧値を測定値として出力するとともに、 その出力電圧値を期待値と比較した 結果をパス/フェイル信号として前記パターンジェネレータへ出力する演算論理 装置と、
前記ク口ック信号が入力されると、 出力するァドレス値を更新するァドレス力 ゥン夕と、
前記書込み信号が入力されると、 前記ァドレス値の示すァドレスへ前記測定値 を格納するヒストリメモリと
を含む半導体試験装置。
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