JP2000206206A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
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- JP2000206206A JP2000206206A JP11002972A JP297299A JP2000206206A JP 2000206206 A JP2000206206 A JP 2000206206A JP 11002972 A JP11002972 A JP 11002972A JP 297299 A JP297299 A JP 297299A JP 2000206206 A JP2000206206 A JP 2000206206A
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- JP
- Japan
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- signal
- converter
- timing
- signal processing
- delay
- Prior art date
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- Granted
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＮＣＣ機能の設定可能レート数の上限を超え
るレートの遅れが発生する場合でも、容易なテストプロ
グラム記述で検査を行えるＩＣテスタを実現する。 【解決手段】 Ａ／Ｄ変換器と信号処理手段との間に記
憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段との間
に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段の
動作タイミングに合わせてデータの受け渡しを行うＩＣ
テスタである。
るレートの遅れが発生する場合でも、容易なテストプロ
グラム記述で検査を行えるＩＣテスタを実現する。 【解決手段】 Ａ／Ｄ変換器と信号処理手段との間に記
憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段との間
に記憶手段を介在させ、Ａ／Ｄ変換器と信号処理手段の
動作タイミングに合わせてデータの受け渡しを行うＩＣ
テスタである。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験対象に試験
信号を入力し、このときの被試験対象の出力をもとに被
試験対象の良否を判定するＩＣテスタに関するものであ
る。
信号を入力し、このときの被試験対象の出力をもとに被
試験対象の良否を判定するＩＣテスタに関するものであ
る。
【０００２】
【従来の技術】ＩＣテスタには、デジタルＬＳＩを検査
するテスタ、アナログＬＳＩとデジタルＬＳＩが混在し
たミックスドＬＳＩを検査するテスタ等がある。
するテスタ、アナログＬＳＩとデジタルＬＳＩが混在し
たミックスドＬＳＩを検査するテスタ等がある。
【０００３】図２はＩＣテスタの従来例の構成図であ
る。図２で、入力信号発生部１は被試験対象（ＤＵＴと
する）２に動作のきっかけを与える入力信号を発生す
る。入力信号の発生タイミングはストローブ信号ＳＴＢ
１で決められる。入力信号処理部３は入力信号発生部１
が発生した入力信号のレベル、波形等をＤＵＴ２の入力
規格に合わせるように処理する。このようにしてＤＵＴ
２に与えられた信号が試験信号である。試験信号は既知
の信号である。
る。図２で、入力信号発生部１は被試験対象（ＤＵＴと
する）２に動作のきっかけを与える入力信号を発生す
る。入力信号の発生タイミングはストローブ信号ＳＴＢ
１で決められる。入力信号処理部３は入力信号発生部１
が発生した入力信号のレベル、波形等をＤＵＴ２の入力
規格に合わせるように処理する。このようにしてＤＵＴ
２に与えられた信号が試験信号である。試験信号は既知
の信号である。
【０００４】出力信号処理部４は、ＤＵＴ２の出力アナ
ログ信号に増幅、濾波等の処理を行う。Ａ／Ｄ変換器
（アナログ・デジタル変換器）５は、出力信号処理部４
を経た信号をＡ／Ｄ変換する。変換はストローブ信号Ｓ
ＴＢ２のタイミングで行う。信号処理手段６は、Ａ／Ｄ
変換器５の出力を取り込んで必要な信号処理を施し、Ｄ
ＵＴ２が正常な応答波形の信号を出力したかどうかを判
定する。信号処理手段６は、例えばＤＳＰ（Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成され
る。Ａ／Ｄ変換器５の出力の取り込みはストローブ信号
ＳＴＢ３のタイミングで行う。ＤＵＴ２、入力信号処理
部３及び出力信号処理部４からなる系をＤＵＴ周辺回路
とする。
ログ信号に増幅、濾波等の処理を行う。Ａ／Ｄ変換器
（アナログ・デジタル変換器）５は、出力信号処理部４
を経た信号をＡ／Ｄ変換する。変換はストローブ信号Ｓ
ＴＢ２のタイミングで行う。信号処理手段６は、Ａ／Ｄ
変換器５の出力を取り込んで必要な信号処理を施し、Ｄ
ＵＴ２が正常な応答波形の信号を出力したかどうかを判
定する。信号処理手段６は、例えばＤＳＰ（Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成され
る。Ａ／Ｄ変換器５の出力の取り込みはストローブ信号
ＳＴＢ３のタイミングで行う。ＤＵＴ２、入力信号処理
部３及び出力信号処理部４からなる系をＤＵＴ周辺回路
とする。
【０００５】なお、入力信号処理部３と出力信号処理部
４は測定の要求により存在しなくてもよい。
４は測定の要求により存在しなくてもよい。
【０００６】図３は図２のＩＣテスタの動作タイミング
を示した図である。入力信号発生部１、Ａ／Ｄ変換器５
及び信号処理手段６は、それぞれストローブ信号により
動作タイミングが制御される。このようなストローブ信
号を用いてＤＵＴを良否判定する動作を説明する。
を示した図である。入力信号発生部１、Ａ／Ｄ変換器５
及び信号処理手段６は、それぞれストローブ信号により
動作タイミングが制御される。このようなストローブ信
号を用いてＤＵＴを良否判定する動作を説明する。
【０００７】まず、時刻Ｔｓｔｒｂ１に発生するストロ
ーブ信号ＳＴＢ１により入力信号発生部１から信号Ｖ１
が出力される。信号Ｖ１は入力信号処理部３を通ってＤ
ＵＴ２に入力され、ＤＵＴ２は入力に対する応答を信号
Ｖ２として出力する。このとき、ＤＵＴ周辺回路におけ
る信号伝達の遅れにより、信号Ｖ２は信号Ｖ１に対して
所定の遅れをもって出現する。
ーブ信号ＳＴＢ１により入力信号発生部１から信号Ｖ１
が出力される。信号Ｖ１は入力信号処理部３を通ってＤ
ＵＴ２に入力され、ＤＵＴ２は入力に対する応答を信号
Ｖ２として出力する。このとき、ＤＵＴ周辺回路におけ
る信号伝達の遅れにより、信号Ｖ２は信号Ｖ１に対して
所定の遅れをもって出現する。
【０００８】Ａ／Ｄ変換器５は時刻Ｔｓｔｒｂ２に現れ
るストローブ信号ＳＴＢ２により信号Ｖ２をＡ／Ｄ変換
し、信号Ｖ３をデジタルデータとして出力する。この場
合もＡ／Ｄ変換器５内部の変換時間のために信号Ｖ２と
Ｖ３の間には遅れが生じる。デジタルデータＶ３は時刻
Ｔｓｔｒｂ３に発生するストローブ信号ＳＴＢ３のタイ
ミングで信号処理手段６に取り込まれ、適切なデータ処
理を施した後、ＤＵＴが問題のない応答をしたかどうか
を判定する。
るストローブ信号ＳＴＢ２により信号Ｖ２をＡ／Ｄ変換
し、信号Ｖ３をデジタルデータとして出力する。この場
合もＡ／Ｄ変換器５内部の変換時間のために信号Ｖ２と
Ｖ３の間には遅れが生じる。デジタルデータＶ３は時刻
Ｔｓｔｒｂ３に発生するストローブ信号ＳＴＢ３のタイ
ミングで信号処理手段６に取り込まれ、適切なデータ処
理を施した後、ＤＵＴが問題のない応答をしたかどうか
を判定する。
【０００９】次に、レートについて説明する。レートは
ＩＣテスタに固有に設けられている。 レートはＩＣテ
スタにおけるタイミング動作の単位であり、テスタ全体
の制御の１セットをなす時間単位である。例えば、メモ
リＩＣにクロックを与えながら、 データを クロックに
同期してに有力している場合は、１クロックの時間内で
１つのデータが記憶されることになり、 このときの１
クロック幅の時間間隔を１レートとしている。テストプ
ログラムでは１レート中の各部の動作を１セットとして
記述している。
ＩＣテスタに固有に設けられている。 レートはＩＣテ
スタにおけるタイミング動作の単位であり、テスタ全体
の制御の１セットをなす時間単位である。例えば、メモ
リＩＣにクロックを与えながら、 データを クロックに
同期してに有力している場合は、１クロックの時間内で
１つのデータが記憶されることになり、 このときの１
クロック幅の時間間隔を１レートとしている。テストプ
ログラムでは１レート中の各部の動作を１セットとして
記述している。
【００１０】原則として、ＤＵＴに与える入力信号の発
生タイミング（図３のタイミングＴｓｔｒｂ１）と、Ｄ
ＵＴの出力信号の取り込みタイミング（図３のタイミン
グＴｓｔｒｂ３）はレートの区切りに対してある決まっ
た時間関係を保っている。つまり、レートの始まりの時
刻から各ストローブ信号が発生するまでの遅延時間はテ
ストプログラムで記述されている。
生タイミング（図３のタイミングＴｓｔｒｂ１）と、Ｄ
ＵＴの出力信号の取り込みタイミング（図３のタイミン
グＴｓｔｒｂ３）はレートの区切りに対してある決まっ
た時間関係を保っている。つまり、レートの始まりの時
刻から各ストローブ信号が発生するまでの遅延時間はテ
ストプログラムで記述されている。
【００１１】ＤＵＴには入力信号を受けてからこれに応
じた出力信号が現れるまでにある遅延時間が存在する。
従って、ストローブ信号ＳＴＢ１とＳＴＢ２との間には
上述した遅延時間あるいはそれ以上の時間間隔を要す
る。この遅延時間をΔｔｄとする。ＤＵＴを 測定する
レートはＤＵＴのテスト仕様により決定されるもので、
この時間間隔をｔｒａｔｅとする。
じた出力信号が現れるまでにある遅延時間が存在する。
従って、ストローブ信号ＳＴＢ１とＳＴＢ２との間には
上述した遅延時間あるいはそれ以上の時間間隔を要す
る。この遅延時間をΔｔｄとする。ＤＵＴを 測定する
レートはＤＵＴのテスト仕様により決定されるもので、
この時間間隔をｔｒａｔｅとする。
【００１２】ここで、仮にストローブ信号ＳＴＢ１をレ
ートの始まりから（ｔｒａｔｅ−Δｔｄ）以降の位置に
発生させると、ストローブ信号ＳＴＢ２が次以降のレー
ト期間に入ってしまい、同一レート内で信号発生とその
信号に対する応答信号の取り込み及び解析ができなくな
る。ストローブ信号ＳＴＢ３についても同様である。こ
れは、テストプログラムを記述する上で信号発生から信
号解析までの記述が１セットの中にまとまらないことに
なり、プログラムの作成・解析の上で非常に分りづらい
ものになる。
ートの始まりから（ｔｒａｔｅ−Δｔｄ）以降の位置に
発生させると、ストローブ信号ＳＴＢ２が次以降のレー
ト期間に入ってしまい、同一レート内で信号発生とその
信号に対する応答信号の取り込み及び解析ができなくな
る。ストローブ信号ＳＴＢ３についても同様である。こ
れは、テストプログラムを記述する上で信号発生から信
号解析までの記述が１セットの中にまとまらないことに
なり、プログラムの作成・解析の上で非常に分りづらい
ものになる。
【００１３】テストをする者の要求からストローブ信号
ＳＴＢ１をレートの終わりに近い場所に置きたい場合
や、ＤＵＴの応答の遅延時間が１レートを超える場合が
あり、この場合にも同一レート内に信号発生と信号解析
の処理が入らないという問題が発生する。
ＳＴＢ１をレートの終わりに近い場所に置きたい場合
や、ＤＵＴの応答の遅延時間が１レートを超える場合が
あり、この場合にも同一レート内に信号発生と信号解析
の処理が入らないという問題が発生する。
【００１４】この問題を解決するために、ＩＣテスタの
中にはＮＣＣ(Next Cycle Compare)の機能を備えたテス
タがある。ＮＣＣ機能は、一連の信号発生から応答取り
込み、解析のタイミングを決めるストローブ信号につい
て、次のレートにかかるような遅延時間でも、同一セッ
トにまとめた記述がテストプログラム上でできる機能で
ある。ＩＣテスタの機種によっては応答の取り込みタイ
ミングが複数レート後まで記述できるものもあり、ＮＣ
Ｃ機能によってテストプログラムが見やすく解析しやす
いものとなる。
中にはＮＣＣ(Next Cycle Compare)の機能を備えたテス
タがある。ＮＣＣ機能は、一連の信号発生から応答取り
込み、解析のタイミングを決めるストローブ信号につい
て、次のレートにかかるような遅延時間でも、同一セッ
トにまとめた記述がテストプログラム上でできる機能で
ある。ＩＣテスタの機種によっては応答の取り込みタイ
ミングが複数レート後まで記述できるものもあり、ＮＣ
Ｃ機能によってテストプログラムが見やすく解析しやす
いものとなる。
【００１５】しかし、ＮＣＣ機能はＩＣテスタの設計に
大きな負担を掛けるもので、またぐことのできるレート
数を増やすとそれだけシステムが大規模になり、コスト
アップ、設計工数の増大等の弊害を発生させることにな
る。 したがって、またぐことのできる許容レート数は
制限されるのが現状である。
大きな負担を掛けるもので、またぐことのできるレート
数を増やすとそれだけシステムが大規模になり、コスト
アップ、設計工数の増大等の弊害を発生させることにな
る。 したがって、またぐことのできる許容レート数は
制限されるのが現状である。
【００１６】ストローブ信号ＳＴＢ２とストローブ信号
ＳＴＢ３の位置変化について説明する。Ａ／Ｄ変換器５
の変換タイミングを与えるストローブ信号ＳＴＢ２は、
Ａ／Ｄ変換器５の前段にあるＤＵＴ周辺回路のレンジ設
定等の条件により、最適な位置が変化するのが通常であ
る。信号処理手段６の信号取り込みタイミングＴｓｔｒ
ｂ３とＴｓｔｒｂ２の相対時間（Ｔｓｔｒｂ３−Ｔｓｔ
ｒｂ２）は既述のようにＡ／Ｄ変換器５の変換時間で決
まる固定値である。従って、タイミングＴｓｔｒｂ３を
タイミングＴｓｔｒｂ２の変化に追従させる必要があ
る。 もし、追従させないと、連続的にＡ／Ｄ変換を行
って変換データを信号処理手段６に取り込んでいる場合
に、 変換データを取り込む前に次の変換データが信号
Ｖ３に現れることがあるので、不都合が生じる。
ＳＴＢ３の位置変化について説明する。Ａ／Ｄ変換器５
の変換タイミングを与えるストローブ信号ＳＴＢ２は、
Ａ／Ｄ変換器５の前段にあるＤＵＴ周辺回路のレンジ設
定等の条件により、最適な位置が変化するのが通常であ
る。信号処理手段６の信号取り込みタイミングＴｓｔｒ
ｂ３とＴｓｔｒｂ２の相対時間（Ｔｓｔｒｂ３−Ｔｓｔ
ｒｂ２）は既述のようにＡ／Ｄ変換器５の変換時間で決
まる固定値である。従って、タイミングＴｓｔｒｂ３を
タイミングＴｓｔｒｂ２の変化に追従させる必要があ
る。 もし、追従させないと、連続的にＡ／Ｄ変換を行
って変換データを信号処理手段６に取り込んでいる場合
に、 変換データを取り込む前に次の変換データが信号
Ｖ３に現れることがあるので、不都合が生じる。
【００１７】一方、最近のＡ／Ｄ変換器の中には、その
内部構成より変換タイミングＴｓｔｒｂ２から出力に変
換データが現れるまでにＮＣＣ機能できカバーしきれな
いほどの長い時間が必要なものがある。このため、タイ
ミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ１及びＴｓ
ｔｒｂ２のあるレートとは異なるレートに設けなくては
ならず、Ｔｓｔｒｂ２の位置変化に追従させるためのテ
ストプログラムの既述が紛らわしくなっていた。
内部構成より変換タイミングＴｓｔｒｂ２から出力に変
換データが現れるまでにＮＣＣ機能できカバーしきれな
いほどの長い時間が必要なものがある。このため、タイ
ミングＴｓｔｒｂ３をタイミングＴｓｔｒｂ１及びＴｓ
ｔｒｂ２のあるレートとは異なるレートに設けなくては
ならず、Ｔｓｔｒｂ２の位置変化に追従させるためのテ
ストプログラムの既述が紛らわしくなっていた。
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、Ａ／Ｄ変換器
と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変
換器と信号処理手段との間に記憶手段を介在させ、Ａ／
Ｄ変換器と信号処理手段の動作タイミングに合わせてデ
ータの受け渡しを行うことによって、ＮＣＣ機能の設定
可能レート数の上限を超えるレートの遅れが発生する場
合でも、容易なテストプログラム記述で検査を行えるＩ
Ｃテスタを実現することを目的とする。
点を解決するためになされたものであり、Ａ／Ｄ変換器
と信号処理手段との間に記憶手段を介在させ、Ａ／Ｄ変
換器と信号処理手段との間に記憶手段を介在させ、Ａ／
Ｄ変換器と信号処理手段の動作タイミングに合わせてデ
ータの受け渡しを行うことによって、ＮＣＣ機能の設定
可能レート数の上限を超えるレートの遅れが発生する場
合でも、容易なテストプログラム記述で検査を行えるＩ
Ｃテスタを実現することを目的とする。
【００１８】
【課題を解決するための手段】本発明は次のとおりの構
成になったＩＣテスタである。
成になったＩＣテスタである。
【００１９】（１）被試験対象に試験信号を入力し、こ
のときの被試験対象の出力をもとに被試験対象の良否を
判定するＩＣテスタにおいて、被試験対象の出力をＡ／
Ｄ変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を
取り込み、良否判定のための信号処理を行う信号処理手
段と、前記Ａ／Ｄ変換器と信号処理手段との間に介在
し、Ａ／Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換
器の出力を一時記憶し、記憶したデータは信号処理手段
の動作タイミングに応じて読み出される記憶手段と、を
具備したことを特徴とするＩＣテスタ。
のときの被試験対象の出力をもとに被試験対象の良否を
判定するＩＣテスタにおいて、被試験対象の出力をＡ／
Ｄ変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を
取り込み、良否判定のための信号処理を行う信号処理手
段と、前記Ａ／Ｄ変換器と信号処理手段との間に介在
し、Ａ／Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換
器の出力を一時記憶し、記憶したデータは信号処理手段
の動作タイミングに応じて読み出される記憶手段と、を
具備したことを特徴とするＩＣテスタ。
【００２０】（２）被試験対象に試験信号を入力し、こ
のときの被試験対象の出力をもとに被試験対象の良否を
判断するＩＣテスタにおいて、被試験対象の出力をＡ／
Ｄ変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を
取り込み、良否判定のための信号処理を行う信号処理手
段と、前記Ａ／Ｄ変換器と信号処理手段との間に介在
し、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経
過したタイミングでＡ／Ｄ変換器の出力を記憶し、前記
信号処理手段のデータ取り込みタイミングよりも自身の
データ読み出し時間だけ先行したタイミングで記憶デー
タが読み出される記憶手段と、を具備したことを特徴と
するＩＣテスタ。
のときの被試験対象の出力をもとに被試験対象の良否を
判断するＩＣテスタにおいて、被試験対象の出力をＡ／
Ｄ変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を
取り込み、良否判定のための信号処理を行う信号処理手
段と、前記Ａ／Ｄ変換器と信号処理手段との間に介在
し、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経
過したタイミングでＡ／Ｄ変換器の出力を記憶し、前記
信号処理手段のデータ取り込みタイミングよりも自身の
データ読み出し時間だけ先行したタイミングで記憶デー
タが読み出される記憶手段と、を具備したことを特徴と
するＩＣテスタ。
【００２１】（３）Ａ／Ｄ変換のタイミングを与えるス
トローブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号
を前記記憶手段に書き込み信号として与える第１の遅延
手段を具備したことを特徴とする（１）記載のＩＣテス
タ。
トローブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号
を前記記憶手段に書き込み信号として与える第１の遅延
手段を具備したことを特徴とする（１）記載のＩＣテス
タ。
【００２２】（４）前記記憶手段の読み出しタイミング
を与えるストローブ信号を記憶手段の読み出し時間だけ
遅延させ、遅延信号を前記信号処理手段にデータ取り込
み信号として与える第２の遅延手段を具備したことを特
徴とする（１）記載のＩＣテスタ。
を与えるストローブ信号を記憶手段の読み出し時間だけ
遅延させ、遅延信号を前記信号処理手段にデータ取り込
み信号として与える第２の遅延手段を具備したことを特
徴とする（１）記載のＩＣテスタ。
【００２３】（５）前記記憶手段はＦＩＦＯで構成した
ことを特徴とする（１）記載のＩＣテスタ。
ことを特徴とする（１）記載のＩＣテスタ。
【００２４】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明の一実施例を示す構成図であ
る。図１で図２と同一のものは同一符号を付ける。図１
で、記憶手段１０は、Ａ／Ｄ変換器５と信号処理手段６
との間に介在し、Ａ／Ｄ変換器５の動作タイミングに応
じてＡ／Ｄ変換器５の出力を一時記憶する。記憶したデ
ータは信号処理手段６の動作タイミングに応じて読み出
される。記憶手段１０は、例えばＦＩＦＯ（先入れ先出
し）メモリで構成する。
説明する。図１は本発明の一実施例を示す構成図であ
る。図１で図２と同一のものは同一符号を付ける。図１
で、記憶手段１０は、Ａ／Ｄ変換器５と信号処理手段６
との間に介在し、Ａ／Ｄ変換器５の動作タイミングに応
じてＡ／Ｄ変換器５の出力を一時記憶する。記憶したデ
ータは信号処理手段６の動作タイミングに応じて読み出
される。記憶手段１０は、例えばＦＩＦＯ（先入れ先出
し）メモリで構成する。
【００２５】遅延手段１１は、Ａ／Ｄ変換器５の変換タ
イミングを決めるストローブ信号ＳＴＢ２をＡ／Ｄ変換
器５の変換時間だけ遅延させ、遅延信号を記憶手段１０
に書き込み信号として与える。遅延手段１２は、記憶手
段１０の読み出しタイミングを与えるストローブ信号Ｓ
ＴＢ３を記憶手段１０の読み出し時間だけ遅延させ、遅
延信号を信号処理手段６にデータ取り込み信号として与
える。遅延手段１１と１２は、例えばディレイラインに
より構成される。
イミングを決めるストローブ信号ＳＴＢ２をＡ／Ｄ変換
器５の変換時間だけ遅延させ、遅延信号を記憶手段１０
に書き込み信号として与える。遅延手段１２は、記憶手
段１０の読み出しタイミングを与えるストローブ信号Ｓ
ＴＢ３を記憶手段１０の読み出し時間だけ遅延させ、遅
延信号を信号処理手段６にデータ取り込み信号として与
える。遅延手段１１と１２は、例えばディレイラインに
より構成される。
【００２６】遅延手段１１と１２により、記憶手段１０
は、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経
過したタイミングでＡ／Ｄ変換器５の出力を記憶する。
また、信号処理手段６のデータ取り込みタイミングより
も記憶手段１０のデータ読み出し時間だけ先行したタイ
ミングで記憶手段１０から記憶データが読み出される。
は、Ａ／Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経
過したタイミングでＡ／Ｄ変換器５の出力を記憶する。
また、信号処理手段６のデータ取り込みタイミングより
も記憶手段１０のデータ読み出し時間だけ先行したタイ
ミングで記憶手段１０から記憶データが読み出される。
【００２７】このようなＩＣテスタでは、出力信号処理
部４から出力した信号はＡ／Ｄ変換器５に送られ、スト
ローブ信号ＳＴＢ２のタイミングでＡ／Ｄ変換される。
遅延手段１１の遅延信号により、Ａ／Ｄ変換の時間が経
過した後に変換データは記憶手段１０に記憶される。ス
トローブ信号ＳＴＢ３により、記憶手段１０の記憶デー
タが読み出される。遅延手段１２の遅延信号により、記
憶手段１０の読み出し時間が経過した後に読み出しデー
タが信号処理手段６に取り込まれる。このようにしてＡ
／Ｄ変換器５と信号処理手段６の動作タイミングに合わ
せてデータが転送される。
部４から出力した信号はＡ／Ｄ変換器５に送られ、スト
ローブ信号ＳＴＢ２のタイミングでＡ／Ｄ変換される。
遅延手段１１の遅延信号により、Ａ／Ｄ変換の時間が経
過した後に変換データは記憶手段１０に記憶される。ス
トローブ信号ＳＴＢ３により、記憶手段１０の記憶デー
タが読み出される。遅延手段１２の遅延信号により、記
憶手段１０の読み出し時間が経過した後に読み出しデー
タが信号処理手段６に取り込まれる。このようにしてＡ
／Ｄ変換器５と信号処理手段６の動作タイミングに合わ
せてデータが転送される。
【００２８】
【発明の効果】本発明によれば次の効果が得られる。
【００２９】請求項１及び請求項２の発明によれば、Ａ
／Ｄ変換器と信号処理手段との間に記憶手段を介在さ
せ、Ａ／Ｄ変換器と信号処理手段の動作タイミングに合
わせてデータの受け渡しを行っている。これによって、
信号処理手段のデータ取り込みタイミングの遅延レート
数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の
上限を超えるレートの遅れが発生する場合でも、容易な
テストプログラム記述で検査を行える。
／Ｄ変換器と信号処理手段との間に記憶手段を介在さ
せ、Ａ／Ｄ変換器と信号処理手段の動作タイミングに合
わせてデータの受け渡しを行っている。これによって、
信号処理手段のデータ取り込みタイミングの遅延レート
数の範囲を広げられ、ＮＣＣ機能の設定可能レート数の
上限を超えるレートの遅れが発生する場合でも、容易な
テストプログラム記述で検査を行える。
【００３０】請求項３及び請求項４の発明によれば、Ａ
／Ｄ変換データを確保するタイミングと、変換データを
信号処理手段に取り込むタイミングを容易に設定でき
る。
／Ｄ変換データを確保するタイミングと、変換データを
信号処理手段に取り込むタイミングを容易に設定でき
る。
【００３１】請求項５の発明によれば、Ａ／Ｄ変換をし
た順番に変換データを処理していくことができる。
た順番に変換データを処理していくことができる。
【００３２】以上説明したように本発明によれば、ＮＣ
Ｃ機能の設定可能レート数の上限を超えるレートの遅れ
が発生する場合でも、容易なテストプログラム記述で検
査を行えるＩＣテスタを実現できる。
Ｃ機能の設定可能レート数の上限を超えるレートの遅れ
が発生する場合でも、容易なテストプログラム記述で検
査を行えるＩＣテスタを実現できる。
【図１】本発明の一実施例を示す構成図である。
【図２】ＩＣテスタの従来例の構成図である。
【図３】図２のＩＣテスタの動作タイミングを示した図
である。
である。
１ 入力信号発生部 ２ ＤＵＴ ５ Ａ／Ｄ変換器 ６ 信号処理手段 １０ 記憶手段 １１，１２ 遅延手段
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA09 AA10 AC03 AE10 AH01 AH02 9A001 BB06 EE05 KK37 LL05
Claims (5)
- 【請求項１】 被試験対象に試験信号を入力し、このと
きの被試験対象の出力をもとに被試験対象の良否を判定
するＩＣテスタにおいて、 被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力を取り込み、良否判定のための
信号処理を行う信号処理手段と、 前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／
Ｄ変換器の動作タイミングに応じてＡ／Ｄ変換器の出力
を一時記憶し、記憶したデータは信号処理手段の動作タ
イミングに応じて読み出される記憶手段と、を具備した
ことを特徴とするＩＣテスタ。 - 【請求項２】 被試験対象に試験信号を入力し、このと
きの被試験対象の出力をもとに被試験対象の良否を判断
するＩＣテスタにおいて、 被試験対象の出力をＡ／Ｄ変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力を取り込み、良否判定のための
信号処理を行う信号処理手段と、 前記Ａ／Ｄ変換器と信号処理手段との間に介在し、Ａ／
Ｄ変換のタイミングからＡ／Ｄ変換時間だけ経過したタ
イミングでＡ／Ｄ変換器の出力を記憶し、前記信号処理
手段のデータ取り込みタイミングよりも自身のデータ読
み出し時間だけ先行したタイミングで記憶データが読み
出される記憶手段と、を具備したことを特徴とするＩＣ
テスタ。 - 【請求項３】 Ａ／Ｄ変換のタイミングを与えるストロ
ーブ信号をＡ／Ｄ変換時間だけ遅延させ、遅延信号を前
記記憶手段に書き込み信号として与える第１の遅延手段
を具備したことを特徴とする請求項１記載のＩＣテス
タ。 - 【請求項４】 前記記憶手段の読み出しタイミングを与
えるストローブ信号を記憶手段の読み出し時間だけ遅延
させ、遅延信号を前記信号処理手段にデータ取り込み信
号として与える第２の遅延手段を具備したことを特徴と
する請求項１記載のＩＣテスタ。 - 【請求項５】 前記記憶手段はＦＩＦＯで構成したこと
を特徴とする請求項１記載のＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00297299A JP3554959B2 (ja) | 1999-01-08 | 1999-01-08 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00297299A JP3554959B2 (ja) | 1999-01-08 | 1999-01-08 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000206206A true JP2000206206A (ja) | 2000-07-28 |
| JP3554959B2 JP3554959B2 (ja) | 2004-08-18 |
Family
ID=11544298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00297299A Expired - Fee Related JP3554959B2 (ja) | 1999-01-08 | 1999-01-08 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3554959B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683470B2 (en) | 2000-08-31 | 2004-01-27 | Advantest Corp. | DC testing apparatus and semiconductor testing apparatus |
-
1999
- 1999-01-08 JP JP00297299A patent/JP3554959B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683470B2 (en) | 2000-08-31 | 2004-01-27 | Advantest Corp. | DC testing apparatus and semiconductor testing apparatus |
| WO2004081949A1 (ja) * | 2000-08-31 | 2004-09-23 | Hideo Takeuchi | Dc試験装置及び半導体試験装置 |
Also Published As
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|---|---|
| JP3554959B2 (ja) | 2004-08-18 |
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