JPH05291952A - Ａ／ｄコンバーターのための組込み自己テスト - Google Patents
Ａ／ｄコンバーターのための組込み自己テストInfo
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- JPH05291952A JPH05291952A JP3050073A JP5007391A JPH05291952A JP H05291952 A JPH05291952 A JP H05291952A JP 3050073 A JP3050073 A JP 3050073A JP 5007391 A JP5007391 A JP 5007391A JP H05291952 A JPH05291952 A JP H05291952A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/108—Converters having special provisions for facilitating access for testing purposes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318502—Test of Combinational circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 組込み自己テスト（ＢＩＳＴ）回路を含むＡ
／Ｄコンバーター（１０１）を持つ集積回路が開示され
る。ＢＩＳＴ回路は単調性（１０４）をチェックし、典
型的には、また、Ａ／Ｄ入力にランプ電圧（１０２）を
加える一方で状態マシーン（１０４、１０５）によって
出力を監視することによって、全ての可能なコードが存
在するか（１０５）チェックする。状態マシーンは、出
力が個々の出力の変化に対して１最下位ビット（ＬＳ
Ｂ）のみ増加するか調べるためのチェックを行なう。カ
ウンター（６０４）がテストの終端において、全ての可
能なコードが得られたか確認するためにチェックされ
る。チップがパッケージされた後に、ＢＩＳＴ回路が起
動され、結果が観察され、こうして、境界走査テストが
実現される。 【構成】 本発明による技法は、製造の際のテスト経費
を削減するために使用できる。これに加えて、現場での
システム診断のコスト効率が一層向上される。
／Ｄコンバーター（１０１）を持つ集積回路が開示され
る。ＢＩＳＴ回路は単調性（１０４）をチェックし、典
型的には、また、Ａ／Ｄ入力にランプ電圧（１０２）を
加える一方で状態マシーン（１０４、１０５）によって
出力を監視することによって、全ての可能なコードが存
在するか（１０５）チェックする。状態マシーンは、出
力が個々の出力の変化に対して１最下位ビット（ＬＳ
Ｂ）のみ増加するか調べるためのチェックを行なう。カ
ウンター（６０４）がテストの終端において、全ての可
能なコードが得られたか確認するためにチェックされ
る。チップがパッケージされた後に、ＢＩＳＴ回路が起
動され、結果が観察され、こうして、境界走査テストが
実現される。 【構成】 本発明による技法は、製造の際のテスト経費
を削減するために使用できる。これに加えて、現場での
システム診断のコスト効率が一層向上される。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバーターを
含む集積回路の自己テストを遂行するための技法に関す
る。
含む集積回路の自己テストを遂行するための技法に関す
る。
【０００２】
【従来の技術】Ａ／Ｄコンバーターを含む集積回路のテ
ストは、典型的には、外部ソースからアナログ テスト
ソースを供給し、デジタル出力を監視する操作を含
む。このテスト信号は、典型的には、ランプ電圧（ramp
voltage）であり、デジタル出力コードが後の分析のた
めにキャッシュ メモリー内に格納される。この分析に
おいては、通常、全ての要求されるデジタル コードが
生成されるか、及びこれらコードが単調的に増加するか
を決定するためのチェックが行なわれる。幾つかのケー
スにおいては、線型性に関するチェックも含まれる。例
えば、あるタイプのオール コード テスト（all code
s test）は、逐次的に全ての可能なコードがロードされ
るオフ チップ“マッチ レジスタ（match registe
r）”を使用する。ランプ電圧がアナログ入力に供給さ
れ、マッチ レジスタがランプの終端までにこれら全て
のコードが達成されたか確認するためにソフトウエアに
よって監視される。達成されなかったときは、時間切れ
信号によって、不合格が示される。しかしながら、従来
のテスト技術は、多量のテスト設備を必要とするばかり
か、任意の集積回路の様々な信号ポイントへのアクセス
を得るために複数のプローブにてウエーハをプロービン
グすることが要求される。
ストは、典型的には、外部ソースからアナログ テスト
ソースを供給し、デジタル出力を監視する操作を含
む。このテスト信号は、典型的には、ランプ電圧（ramp
voltage）であり、デジタル出力コードが後の分析のた
めにキャッシュ メモリー内に格納される。この分析に
おいては、通常、全ての要求されるデジタル コードが
生成されるか、及びこれらコードが単調的に増加するか
を決定するためのチェックが行なわれる。幾つかのケー
スにおいては、線型性に関するチェックも含まれる。例
えば、あるタイプのオール コード テスト（all code
s test）は、逐次的に全ての可能なコードがロードされ
るオフ チップ“マッチ レジスタ（match registe
r）”を使用する。ランプ電圧がアナログ入力に供給さ
れ、マッチ レジスタがランプの終端までにこれら全て
のコードが達成されたか確認するためにソフトウエアに
よって監視される。達成されなかったときは、時間切れ
信号によって、不合格が示される。しかしながら、従来
のテスト技術は、多量のテスト設備を必要とするばかり
か、任意の集積回路の様々な信号ポイントへのアクセス
を得るために複数のプローブにてウエーハをプロービン
グすることが要求される。
【０００３】集積回路のための組込み自己テスト（buil
t-in self test，ＢＩＳＴ）の問題は、近年大きな注目
を集めている。ＢＩＳＴの概念は、通常、集積回路内に
その正常の動作を確認するためのテストを遂行するのに
要求される回路の少なくとも一部を供給するという発想
である。例えば、テスト信号がオン チップにて生成さ
れ、この結果を分析するために要求される回路の幾らか
或いは全てがテスト下のチップ内に集積される。目標
は、典型的には、製造の際のテストを、ＩＣに供給され
るべきテスト信号の数を削減し、また、結果を分析する
ために必要とされるテスト設備の量を減らすことにより
簡素化することである。これに加えて、製造の後の現場
におけるシステム診断テストが非常に簡単になり、リア
ル タイムでの故障診断でさえ可能となる。
t-in self test，ＢＩＳＴ）の問題は、近年大きな注目
を集めている。ＢＩＳＴの概念は、通常、集積回路内に
その正常の動作を確認するためのテストを遂行するのに
要求される回路の少なくとも一部を供給するという発想
である。例えば、テスト信号がオン チップにて生成さ
れ、この結果を分析するために要求される回路の幾らか
或いは全てがテスト下のチップ内に集積される。目標
は、典型的には、製造の際のテストを、ＩＣに供給され
るべきテスト信号の数を削減し、また、結果を分析する
ために必要とされるテスト設備の量を減らすことにより
簡素化することである。これに加えて、製造の後の現場
におけるシステム診断テストが非常に簡単になり、リア
ル タイムでの故障診断でさえ可能となる。
【０００４】ＢＩＳＴ回路の出力は、必要であれば、Ｉ
Ｃ或いはこの一部の合格或いは不合格状態を示すように
セットされた単純な標識とすることもできる。例えば、
ＩＣメモリー アレイをテストするための技法が本発明
と受取人を同一とする合衆国特許第４，８７２，１６８
号において開示される。必要であれば、境界レベル走査
技法（boundary level scanning techniques）を実現す
るために、ＪＴＡＧ仕様に従って、合格／不合格出力標
識をＩＣパッケージ端子に提供することもできる。つま
り、基板上の個々の集積回路が自己テスト サイクルを
遂行するように尋ねられ、これによって、その基板上の
全ての回路がテストされる。図４は、ＪＴＡＧテスト
アクセス ポート（Test Access Port，ＴＡＰ）を使用
して回路基板上のこのような複数のＩＣをテストするた
めの一つの可能な構成を示す。図４において、ＴＭＳ、
ＴＤＩ、及びＴＤＯは、夫々、ＴＡＰ上のテスト クロ
ック、テスト選択、テスト データ イン及びテスト
データ アウト信号を示す。入力ピンＴＭＳは集積回路
ＩＣ１−ＩＣ４の自己テストを起動するために使用され
る。テスト クロック及びテスト データは、夫々、入
力ピンＴＣＫ及びＴＤＩを通じて供給される。テスト結
果は、回路基板上のレジスタ内に格納され、出力ピンＴ
ＤＯを通じて取り出される。
Ｃ或いはこの一部の合格或いは不合格状態を示すように
セットされた単純な標識とすることもできる。例えば、
ＩＣメモリー アレイをテストするための技法が本発明
と受取人を同一とする合衆国特許第４，８７２，１６８
号において開示される。必要であれば、境界レベル走査
技法（boundary level scanning techniques）を実現す
るために、ＪＴＡＧ仕様に従って、合格／不合格出力標
識をＩＣパッケージ端子に提供することもできる。つま
り、基板上の個々の集積回路が自己テスト サイクルを
遂行するように尋ねられ、これによって、その基板上の
全ての回路がテストされる。図４は、ＪＴＡＧテスト
アクセス ポート（Test Access Port，ＴＡＰ）を使用
して回路基板上のこのような複数のＩＣをテストするた
めの一つの可能な構成を示す。図４において、ＴＭＳ、
ＴＤＩ、及びＴＤＯは、夫々、ＴＡＰ上のテスト クロ
ック、テスト選択、テスト データ イン及びテスト
データ アウト信号を示す。入力ピンＴＭＳは集積回路
ＩＣ１−ＩＣ４の自己テストを起動するために使用され
る。テスト クロック及びテスト データは、夫々、入
力ピンＴＣＫ及びＴＤＩを通じて供給される。テスト結
果は、回路基板上のレジスタ内に格納され、出力ピンＴ
ＤＯを通じて取り出される。
【０００５】しかし、デジタル回路に対するＢＩＳＴ技
法がかなり確立されてきている一方において、アナログ
及びデジタル回路の両方を含む回路のアナログ部分に対
するＢＩＳＴの進展は非常に小さい。このような混合信
号集積回路は、通常、観察及びテストすることが困難な
隠されたノードを含む。ドリフト及び他の変動に対して
弱いのがアナログ回路の特性であるために、アナログ回
路内での動作チェックのためのＢＩＳＴの必要性は、デ
ジタル回路に対するより更に大きい。例えば、電話シス
テム、アビオニクス、マシン コントローラ、プロセス
コントローラ、オートモーティブ システム等、挙げ
れば切りがない様々な分野において、Ａ／Ｄ変換を遂行
することが通常である。その後デジタル的に遂行される
他の動作の精度を保証するために、Ａ／Ｄ変換の精度を
保証することが必須である。従って、Ａ／Ｄコンバータ
ーを含む集積回路に対するＢＩＳＴ技法を開発すること
が非常に重要である。
法がかなり確立されてきている一方において、アナログ
及びデジタル回路の両方を含む回路のアナログ部分に対
するＢＩＳＴの進展は非常に小さい。このような混合信
号集積回路は、通常、観察及びテストすることが困難な
隠されたノードを含む。ドリフト及び他の変動に対して
弱いのがアナログ回路の特性であるために、アナログ回
路内での動作チェックのためのＢＩＳＴの必要性は、デ
ジタル回路に対するより更に大きい。例えば、電話シス
テム、アビオニクス、マシン コントローラ、プロセス
コントローラ、オートモーティブ システム等、挙げ
れば切りがない様々な分野において、Ａ／Ｄ変換を遂行
することが通常である。その後デジタル的に遂行される
他の動作の精度を保証するために、Ａ／Ｄ変換の精度を
保証することが必須である。従って、Ａ／Ｄコンバータ
ーを含む集積回路に対するＢＩＳＴ技法を開発すること
が非常に重要である。
【０００６】
【発明の要約】Ａ／Ｄコンバーターを含む集積回路に対
する組込み自己テスト技法が発明された。線型ランプ電
圧がこの集積回路上で生成され、テストの際にＡ／Ｄコ
ンバーターの入力に加えられる。Ａ／Ｄコンバーターの
単調性を決定するための回路が含まれるが、典型的に
は、出力コードが出力が変化する度に１最下位ビットの
み変化するか調べることによって単調性が決定される。
Ａ／Ｄコンバーターのレンジ内の全てのデジタル コー
ドが生成されるか調べるための回路が含まれる。さらに
その他のチェックがオプション的に遂行される。例え
ば、コード当りの変換の数の決定は、Ａ／Ｄコンバータ
ーの線型性の指標を与える。
する組込み自己テスト技法が発明された。線型ランプ電
圧がこの集積回路上で生成され、テストの際にＡ／Ｄコ
ンバーターの入力に加えられる。Ａ／Ｄコンバーターの
単調性を決定するための回路が含まれるが、典型的に
は、出力コードが出力が変化する度に１最下位ビットの
み変化するか調べることによって単調性が決定される。
Ａ／Ｄコンバーターのレンジ内の全てのデジタル コー
ドが生成されるか調べるための回路が含まれる。さらに
その他のチェックがオプション的に遂行される。例え
ば、コード当りの変換の数の決定は、Ａ／Ｄコンバータ
ーの線型性の指標を与える。
【０００７】
【実施例】以下の詳細な説明は、Ａ／Ｄコンバーターを
含む集積回路のための組込み自己テスト（built-in sel
f test，ＢＩＳＴ）技法に関する。一例としての実施態
様は、４ビットＡ／Ｄコンバータに対するアプリケーシ
ョンを示すが、任意のサイズのコンバーターに対するア
プリケーションが可能であり、以下でも説明される。
含む集積回路のための組込み自己テスト（built-in sel
f test，ＢＩＳＴ）技法に関する。一例としての実施態
様は、４ビットＡ／Ｄコンバータに対するアプリケーシ
ョンを示すが、任意のサイズのコンバーターに対するア
プリケーションが可能であり、以下でも説明される。
【０００８】図１に示されるように、集積回路（１０
０）はＡ／Ｄコンバーター（１０１）を含む。このコン
バーターは、例えば、逐次近似コンバーター或いはフラ
ッシュコンバーターを含む任意のタイプのコンバーター
である。ランプ発生器（１０２）は制御信号が加えられ
たとき起動される。制御信号は、典型的には、集積回路
の入力（１０３）から加えられるが、但し、他の方法に
て生成することもできる。ランプ発生器は、ランプ電圧
ＶR を生成し、これは、Ａ／Ｄコンバーターの入力に加
えられる。ランプ電圧を生成するための様々な技法が当
分野において知られている。例えば、高度に線型のラン
プ電圧を生成する一つの技法は、集積回路上に精密比電
荷再分配コンデンサー アレイＤ／Ａコンバーター（Ｄ
ＡＣ）を含む方法である。このＤＡＣに対する二進入力
は単調的な０から２n −１へのシーケンスである。この
シーケンスがＡ／Ｄ変換器に対して同期される。
０）はＡ／Ｄコンバーター（１０１）を含む。このコン
バーターは、例えば、逐次近似コンバーター或いはフラ
ッシュコンバーターを含む任意のタイプのコンバーター
である。ランプ発生器（１０２）は制御信号が加えられ
たとき起動される。制御信号は、典型的には、集積回路
の入力（１０３）から加えられるが、但し、他の方法に
て生成することもできる。ランプ発生器は、ランプ電圧
ＶR を生成し、これは、Ａ／Ｄコンバーターの入力に加
えられる。ランプ電圧を生成するための様々な技法が当
分野において知られている。例えば、高度に線型のラン
プ電圧を生成する一つの技法は、集積回路上に精密比電
荷再分配コンデンサー アレイＤ／Ａコンバーター（Ｄ
ＡＣ）を含む方法である。このＤＡＣに対する二進入力
は単調的な０から２n −１へのシーケンスである。この
シーケンスがＡ／Ｄ変換器に対して同期される。
【０００９】このＡ／Ｄコンバーターが逐次近似タイプ
である場合は、これは上に述べられた精密ＤＡＣをその
構造の一部として既に含む。この場合、ＤＡＣは、二つ
の異なるモード”Ａ”及び”Ｂ”を取ることができる。
モードＡにおいては、ＤＡＣが２n 個の可能なＤＣ電圧
の一つを生成するために使用される。この電圧が次にサ
ンプリングされ、保持される。ＤＡＣが次に、正規のモ
ードであるモードＢにスイッチされ、こうして、サンプ
リングされ、保持されたＤＣ電圧が、Ａ／Ｄコンバータ
ーによって変換される。これに加えて、モードＡにおい
て生成されたＤＣ電圧の分解能がＤＡＣを１／２、１／
４、１／８等の最下位ビット（ＬＳＢ）ステップを生成
し、これによって、テスト下のＡ／Ｄコンバーターへの
２n+1 、２n+2 、２n+3 等の離散入力電圧信号を生成す
るように構成することによって向上される。
である場合は、これは上に述べられた精密ＤＡＣをその
構造の一部として既に含む。この場合、ＤＡＣは、二つ
の異なるモード”Ａ”及び”Ｂ”を取ることができる。
モードＡにおいては、ＤＡＣが２n 個の可能なＤＣ電圧
の一つを生成するために使用される。この電圧が次にサ
ンプリングされ、保持される。ＤＡＣが次に、正規のモ
ードであるモードＢにスイッチされ、こうして、サンプ
リングされ、保持されたＤＣ電圧が、Ａ／Ｄコンバータ
ーによって変換される。これに加えて、モードＡにおい
て生成されたＤＣ電圧の分解能がＤＡＣを１／２、１／
４、１／８等の最下位ビット（ＬＳＢ）ステップを生成
し、これによって、テスト下のＡ／Ｄコンバーターへの
２n+1 、２n+2 、２n+3 等の離散入力電圧信号を生成す
るように構成することによって向上される。
【００１０】もう一つの方法は、単純なスイッチ コン
デンサー チャージ ポンプ（switched-capacitor cha
rge pump）を提供する方法である。このケースにおいて
は、小さなオン チップ コンデンサーが一定の基準電
圧にチャージされる。このチャージが次に個々のＡ／Ｄ
変換サイクルにおいて、増分にて、より大きなオフチッ
プ保持コンデンサーにスイッチされる。このスイッチン
グがＡ／Ｄ変換サイクルに同期される。従って、個々の
逐次変換サイクルにおいて、追加のチャージがオフ チ
ップ コンデンサー上に累積される。オフ チップ コ
ンデンサー上の結果としての電圧は、従って、時間とと
もに、オフ チツプ コンデンサー値に対するオン チ
ップ コンデンサー値の比によって支配される速度にて
増加する。更に別のランプ生成技法も可能である。高度
に線型のランプ電圧は、ここに説明の全てのテストに対
して必要という訳ではないが、ランプ電圧は、一例の実
施態様においては、単調であること、つまり、時間とと
もに連続的に増加することが要求される。単調的に減少
するランプ電圧も同等に使用することができ、この場合
は、ここに示されるデジタル出力コードが生成されるシ
ーケンスの逆が行なわれる。
デンサー チャージ ポンプ（switched-capacitor cha
rge pump）を提供する方法である。このケースにおいて
は、小さなオン チップ コンデンサーが一定の基準電
圧にチャージされる。このチャージが次に個々のＡ／Ｄ
変換サイクルにおいて、増分にて、より大きなオフチッ
プ保持コンデンサーにスイッチされる。このスイッチン
グがＡ／Ｄ変換サイクルに同期される。従って、個々の
逐次変換サイクルにおいて、追加のチャージがオフ チ
ップ コンデンサー上に累積される。オフ チップ コ
ンデンサー上の結果としての電圧は、従って、時間とと
もに、オフ チツプ コンデンサー値に対するオン チ
ップ コンデンサー値の比によって支配される速度にて
増加する。更に別のランプ生成技法も可能である。高度
に線型のランプ電圧は、ここに説明の全てのテストに対
して必要という訳ではないが、ランプ電圧は、一例の実
施態様においては、単調であること、つまり、時間とと
もに連続的に増加することが要求される。単調的に減少
するランプ電圧も同等に使用することができ、この場合
は、ここに示されるデジタル出力コードが生成されるシ
ーケンスの逆が行なわれる。
【００１１】この集積回路上には、また、ＢＩＳＴ論理
回路が含まれるが、これは、この一例としてのケースに
おいては、“単調有限状態マシーン”（１０４）、及び
“オール コード有限状態マシーン”（１０５）を含
む。当業者においては理解できるように、有限状態マシ
ーン（finite state machine，ＦＳＭ）は、その入力の
現在及び前の値の両方に依存する出力を生成する回路で
ある。これら回路の機能が以下により詳細に説明され
る。
回路が含まれるが、これは、この一例としてのケースに
おいては、“単調有限状態マシーン”（１０４）、及び
“オール コード有限状態マシーン”（１０５）を含
む。当業者においては理解できるように、有限状態マシ
ーン（finite state machine，ＦＳＭ）は、その入力の
現在及び前の値の両方に依存する出力を生成する回路で
ある。これら回路の機能が以下により詳細に説明され
る。
【００１２】図２には、一例としてのテスト サイクル
が示される。出力コードが入力電圧の関数として示され
るが、この入力電圧は、テストの際に生成される線型ラ
ンプ電圧ＶR である。入力電圧が、この一例としてのケ
ースにおいては、クロックによって決定される時間期間
Ｔ０．．．Ｔ６４においてサンプリング及び変換され
る。テストはＦＳＭ回路が初期化されるＴ０から開始さ
れ、ＦＳＭの出力が調べられるＴ６４において終了す
る。Ｔ０からＴ４までの完全なセットのサンプルが示さ
れ、他のサンプル ポイントは、簡素化のために、図２
には示されない。”理想”の出力コードが図２に０００
０から１１１１のレンジを持つように示されるが、これ
らは０から１５のレンジの二進表現である。つまり、２
n ＝１６個の二進出力コードがｎ−ビット コンバータ
ーに対して生成される。ここで、この一例としての４−
ビットのケースにおいては、ｎ＝４である。示されるこ
の理想のケースにおいては、出力コードが出力コードが
変化する度に１ＬＳＢだけ増加することに注意する。こ
の出力コードは、入力電圧の関数としてのみ増加する
（減少しない）ために、この出力コードは、単調的に増
加する、或いは、単に、”単調的”であると言われる。
が示される。出力コードが入力電圧の関数として示され
るが、この入力電圧は、テストの際に生成される線型ラ
ンプ電圧ＶR である。入力電圧が、この一例としてのケ
ースにおいては、クロックによって決定される時間期間
Ｔ０．．．Ｔ６４においてサンプリング及び変換され
る。テストはＦＳＭ回路が初期化されるＴ０から開始さ
れ、ＦＳＭの出力が調べられるＴ６４において終了す
る。Ｔ０からＴ４までの完全なセットのサンプルが示さ
れ、他のサンプル ポイントは、簡素化のために、図２
には示されない。”理想”の出力コードが図２に０００
０から１１１１のレンジを持つように示されるが、これ
らは０から１５のレンジの二進表現である。つまり、２
n ＝１６個の二進出力コードがｎ−ビット コンバータ
ーに対して生成される。ここで、この一例としての４−
ビットのケースにおいては、ｎ＝４である。示されるこ
の理想のケースにおいては、出力コードが出力コードが
変化する度に１ＬＳＢだけ増加することに注意する。こ
の出力コードは、入力電圧の関数としてのみ増加する
（減少しない）ために、この出力コードは、単調的に増
加する、或いは、単に、”単調的”であると言われる。
【００１３】図２にはまた組込みテスト サイクルを経
る非単調Ａ／Ｄコンバーターの二つのケースが示され
る。エラー ケース１においては、出力コードは、サン
プルＴ０からＴ１６の変換に対して、００００から０１
００間で単調的に増加する。但し、出力コードは、その
後、サンプルＴ２０の時間までに、００１０へと逆に減
少する。これは、２ＬＳＢの減少により、エラーである
とみなされる。エラーケース２においては、エラーが出
力コードが０００１から００１１にジャンプしたとき発
生し、これは、サンプルＴ４とＴ８の間の２ＬＳＢの増
加による。本発明においては、一連のコード間の２或い
はそれ以上のＬＳＢの変化（増加或いは減少）が起こる
と単調ＦＳＭからエラー指標が生成される。換言すれ
ば、１ＬＳＢより大きな変化はこのエラーを生成する。
単調テストの失敗が発生すると、テスト時間を節約する
ために、テスト サイクルが終端される。
る非単調Ａ／Ｄコンバーターの二つのケースが示され
る。エラー ケース１においては、出力コードは、サン
プルＴ０からＴ１６の変換に対して、００００から０１
００間で単調的に増加する。但し、出力コードは、その
後、サンプルＴ２０の時間までに、００１０へと逆に減
少する。これは、２ＬＳＢの減少により、エラーである
とみなされる。エラーケース２においては、エラーが出
力コードが０００１から００１１にジャンプしたとき発
生し、これは、サンプルＴ４とＴ８の間の２ＬＳＢの増
加による。本発明においては、一連のコード間の２或い
はそれ以上のＬＳＢの変化（増加或いは減少）が起こる
と単調ＦＳＭからエラー指標が生成される。換言すれ
ば、１ＬＳＢより大きな変化はこのエラーを生成する。
単調テストの失敗が発生すると、テスト時間を節約する
ために、テスト サイクルが終端される。
【００１４】単調テスト基準の実現においては、典型的
には、量子化ノイズの結果としてのＡ／Ｄコンバーター
内のジッターを考慮するために、一連の出力コード間の
１ＬＳＢの減少を考慮することが必要となる。従って、
一つの好ましい実施態様においては、出力コードは、
（１）全てのその後の変換において、任意のコードから
１ＬＳＢ以上減少せず、また（２）これらが隣接するコ
ード間において１ＬＳＢ以上変化（増加或いは減少）し
ない場合に、単調であると見なされる。これら基準が図
３により明らかに示されるが、ここには、“単調ＦＳ
Ｍ”によって実現されるアルゴリズムが示される。これ
ら基準は、増加するランプ入力電圧を想定することに注
意する。減少する入力電圧の場合は、基準（１）は、コ
ードが全てのその後の変換において、任意のコードから
１ＬＳＢ以上増加しないことである。一般的には、基準
（１）は、単に、任意のコードからその前のコードにコ
ードが１ＬＳＢ以上逆戻りしないことと記述することが
できる。
には、量子化ノイズの結果としてのＡ／Ｄコンバーター
内のジッターを考慮するために、一連の出力コード間の
１ＬＳＢの減少を考慮することが必要となる。従って、
一つの好ましい実施態様においては、出力コードは、
（１）全てのその後の変換において、任意のコードから
１ＬＳＢ以上減少せず、また（２）これらが隣接するコ
ード間において１ＬＳＢ以上変化（増加或いは減少）し
ない場合に、単調であると見なされる。これら基準が図
３により明らかに示されるが、ここには、“単調ＦＳ
Ｍ”によって実現されるアルゴリズムが示される。これ
ら基準は、増加するランプ入力電圧を想定することに注
意する。減少する入力電圧の場合は、基準（１）は、コ
ードが全てのその後の変換において、任意のコードから
１ＬＳＢ以上増加しないことである。一般的には、基準
（１）は、単に、任意のコードからその前のコードにコ
ードが１ＬＳＢ以上逆戻りしないことと記述することが
できる。
【００１５】図３に示されるコードは、図５に示される
ような有限状態マシーンによって実現することができ
る。信号クロック１−クロック３、ＢＩＳＴコントロー
ル、及びＡ／Ｄワードが示される入力に送られる。出力
ＩＮＣ及びＦＡＩＬは、夫々、オール コードＦＳＭに
対するコントロール、及びエラー指標を提供する。この
一例としての実現においては、現在及び直前の出力コー
ド語が、夫々、現コードレジスタ（５０１）及び前コー
ド レジスタ（５０２）内に格納され、これらのラニン
グ差が個々のＡ／Ｄ変換サイクルの終点において、比較
器（５０３）によって評価される。こうして、新たなコ
ードが受信される度に、比較器は、四つの出力、ＥＱＵ
ＡＬ、ＰＬＵＳ１、ＭＩＮＵＳ１、及びＵＰＤＯＷＮ２
の一つを論理高値にする。一方、これら出力は、制御論
理（５０４）を駆動して、ＩＮＣ及びＦＡＩＬ出力を生
成する。一連のＡ／Ｄコード語が単調基準に従う場合
は、ＩＮＣ出力が高値にされる。そうでないときは、Ｆ
ＡＩＬ出力が高値にされ、エラー指標が与えられる。
ような有限状態マシーンによって実現することができ
る。信号クロック１−クロック３、ＢＩＳＴコントロー
ル、及びＡ／Ｄワードが示される入力に送られる。出力
ＩＮＣ及びＦＡＩＬは、夫々、オール コードＦＳＭに
対するコントロール、及びエラー指標を提供する。この
一例としての実現においては、現在及び直前の出力コー
ド語が、夫々、現コードレジスタ（５０１）及び前コー
ド レジスタ（５０２）内に格納され、これらのラニン
グ差が個々のＡ／Ｄ変換サイクルの終点において、比較
器（５０３）によって評価される。こうして、新たなコ
ードが受信される度に、比較器は、四つの出力、ＥＱＵ
ＡＬ、ＰＬＵＳ１、ＭＩＮＵＳ１、及びＵＰＤＯＷＮ２
の一つを論理高値にする。一方、これら出力は、制御論
理（５０４）を駆動して、ＩＮＣ及びＦＡＩＬ出力を生
成する。一連のＡ／Ｄコード語が単調基準に従う場合
は、ＩＮＣ出力が高値にされる。そうでないときは、Ｆ
ＡＩＬ出力が高値にされ、エラー指標が与えられる。
【００１６】図３に実現されるものに加えて、或いはこ
の代わりに、他の基準を設けることもできる。例えば、
量子化ノイズに起因するジッターによってそれがコード
当り一回以上起こることは考え難いために、あるコード
と隣接するより低いコードとの間で前後にジャンプでき
る回数に制限をおく必要も生じる。但し、この追加の基
準は、非常に信頼性の高いテストのために現時点では必
要でないことが知られており、これを省略することによ
り、テストの実現が簡素化される。図２に戻り、“オー
ル コード（all codes ）”テストの例も示される。
“理想オール コード”ＦＳＭの出力は、（１０進表現
の）０から１５のレンジを持つことに注意する。このオ
ール コードＦＳＭ回路は、テストの開始において、０
に初期化される。この出力は、そのテストの際に生成さ
れた任意の前の出力コードと異なる新たな出力コードが
起こる度に１ＬＳＢだけ増加される。従って、出力コー
ドの１５個の全てが生成されると、オール コードＦＳ
Ｍは、テストの終端において、１５の出力値を生成す
る。但し、テストの際に、任意の出力コードが生成され
なかった場合は、オール コードＦＳＭは、テストの終
端において、１５より小さな出力を持ち、この状態はエ
ラー指標を生成する。例えば、図２の“オール コード
エラー”欄は、出力コードが１１１１の最終の値に達
しないケースを示す。これは、１００１の値の回りのエ
ラーに起因し、ここでは、出力コードがサンプルＴ３６
からＴ４０までの変換の範囲を通じて増加しない。従っ
て、オール コードＦＳＭは、この一例としてのエラー
ケースの場合、１４までのみカウントする。
の代わりに、他の基準を設けることもできる。例えば、
量子化ノイズに起因するジッターによってそれがコード
当り一回以上起こることは考え難いために、あるコード
と隣接するより低いコードとの間で前後にジャンプでき
る回数に制限をおく必要も生じる。但し、この追加の基
準は、非常に信頼性の高いテストのために現時点では必
要でないことが知られており、これを省略することによ
り、テストの実現が簡素化される。図２に戻り、“オー
ル コード（all codes ）”テストの例も示される。
“理想オール コード”ＦＳＭの出力は、（１０進表現
の）０から１５のレンジを持つことに注意する。このオ
ール コードＦＳＭ回路は、テストの開始において、０
に初期化される。この出力は、そのテストの際に生成さ
れた任意の前の出力コードと異なる新たな出力コードが
起こる度に１ＬＳＢだけ増加される。従って、出力コー
ドの１５個の全てが生成されると、オール コードＦＳ
Ｍは、テストの終端において、１５の出力値を生成す
る。但し、テストの際に、任意の出力コードが生成され
なかった場合は、オール コードＦＳＭは、テストの終
端において、１５より小さな出力を持ち、この状態はエ
ラー指標を生成する。例えば、図２の“オール コード
エラー”欄は、出力コードが１１１１の最終の値に達
しないケースを示す。これは、１００１の値の回りのエ
ラーに起因し、ここでは、出力コードがサンプルＴ３６
からＴ４０までの変換の範囲を通じて増加しない。従っ
て、オール コードＦＳＭは、この一例としてのエラー
ケースの場合、１４までのみカウントする。
【００１７】図６は、単調ＦＳＭ及びオン チップ ラ
ンプ発生器（図１）に結合されたオール コードＦＳＭ
の実現を示す。信号“クロック１”から“クロック３”
がタイミング入力を与えるが、これは、典型的には、オ
ン チップ クロック発生器から派生される。“ＢＩＳ
Ｔコントロール”は、テスト起動入力を与え、“Ａ／Ｄ
ワード”は、テスト下のＡ／Ｄコンバーターからの出力
コード語であるデータ入力を与える。現及び直前の出力
コード語がこうして、夫々、現コード レジスタ（６０
１）及び前コード レジスタ（６０２）内に格納され、
これらのランニグ差が個々のＡ／Ｄ変換サイクルの終端
において比較器１（６０３）によって評価される。こう
して新たなコード語が受信される度に、比較器１がこの
差を評価し、カウンター（６０４）に、その差が＋１で
あるときは、１ユニット増分し、差が０或いは−１であ
るときは、そのカウントを凍結するように指示する。他
の全てのケースにおいては、エラーが直ちに示され、テ
スト サイクルが終端される。このようにして終端され
ないときは、図２のランプ信号ＶR の終端によって示さ
れるテスト サイクルの終端までこの比較が継続され
る。このカウンターの出力が比較器２（６０５）によっ
て期待値と比較される。ＤＯＮＥ信号が、カウンターが
ランプ信号ＶR がその最大値（図２）に到達するまでに
その最大カウントまで到達したときには高値にされる。
この時間までにＤＯＮＥが高値にされないときは、ＤＯ
ＮＥ信号とランプＶR 信号の終端との論理結合によって
エラー指標が生成される。このケースにおいては、期待
値は１５（二進の）１１１１）であり、従って、この値
がカウンターによって生成されないときは、エラー信号
が生成される。
ンプ発生器（図１）に結合されたオール コードＦＳＭ
の実現を示す。信号“クロック１”から“クロック３”
がタイミング入力を与えるが、これは、典型的には、オ
ン チップ クロック発生器から派生される。“ＢＩＳ
Ｔコントロール”は、テスト起動入力を与え、“Ａ／Ｄ
ワード”は、テスト下のＡ／Ｄコンバーターからの出力
コード語であるデータ入力を与える。現及び直前の出力
コード語がこうして、夫々、現コード レジスタ（６０
１）及び前コード レジスタ（６０２）内に格納され、
これらのランニグ差が個々のＡ／Ｄ変換サイクルの終端
において比較器１（６０３）によって評価される。こう
して新たなコード語が受信される度に、比較器１がこの
差を評価し、カウンター（６０４）に、その差が＋１で
あるときは、１ユニット増分し、差が０或いは−１であ
るときは、そのカウントを凍結するように指示する。他
の全てのケースにおいては、エラーが直ちに示され、テ
スト サイクルが終端される。このようにして終端され
ないときは、図２のランプ信号ＶR の終端によって示さ
れるテスト サイクルの終端までこの比較が継続され
る。このカウンターの出力が比較器２（６０５）によっ
て期待値と比較される。ＤＯＮＥ信号が、カウンターが
ランプ信号ＶR がその最大値（図２）に到達するまでに
その最大カウントまで到達したときには高値にされる。
この時間までにＤＯＮＥが高値にされないときは、ＤＯ
ＮＥ信号とランプＶR 信号の終端との論理結合によって
エラー指標が生成される。このケースにおいては、期待
値は１５（二進の）１１１１）であり、従って、この値
がカウンターによって生成されないときは、エラー信号
が生成される。
【００１８】更に他のテストをオプション的に実現する
こともできる。例えば、“線型性”テストを出力コード
当りの変換の数をカウントすることによって簡単に実現
することができる。コード当りの変換の平均数は、Ａ／
Ｄコンバーターのレンジ内の全コードに関しての変換の
総数から決定することができる。特定のコードに関する
“微分線型性”は、そのコードに関して得られた変換の
数の変換の平均数に対する比によって与えられる。“積
分線型性”は、ｎ−ビットＡ／Ｄコンバーターに対する
コード０からコード２n −１までの個々の微分線型性の
ラニング総和として定義される。これら線型性の定義
は、コードのエンド ポイント サンプリングに基づ
く。但し、別の方法として、線型性のこれら測定コード
のミッド ポイント サンプリングに基づいて定義する
こともできる。これら或いはその他の線型性の定義に基
づいて、線型性テストの合格或いは不合格指標を与える
ための基準を確立することができる。
こともできる。例えば、“線型性”テストを出力コード
当りの変換の数をカウントすることによって簡単に実現
することができる。コード当りの変換の平均数は、Ａ／
Ｄコンバーターのレンジ内の全コードに関しての変換の
総数から決定することができる。特定のコードに関する
“微分線型性”は、そのコードに関して得られた変換の
数の変換の平均数に対する比によって与えられる。“積
分線型性”は、ｎ−ビットＡ／Ｄコンバーターに対する
コード０からコード２n −１までの個々の微分線型性の
ラニング総和として定義される。これら線型性の定義
は、コードのエンド ポイント サンプリングに基づ
く。但し、別の方法として、線型性のこれら測定コード
のミッド ポイント サンプリングに基づいて定義する
こともできる。これら或いはその他の線型性の定義に基
づいて、線型性テストの合格或いは不合格指標を与える
ための基準を確立することができる。
【００１９】これら様々なテストの出力は、個々に集積
回路の他の部分に供給することも、或いは、外部の集積
回路に供給することもできる。例えば、内部に供給され
る場合は、冗長技術が実現され、ここでは、同一集積回
路上の第二のＡ／Ｄが一つ或いは複数のテストに合格し
なかったコンバーターの代替として使用される。これ
は、例えば、複数のＡ／Ｄコンバーターを使用するウエ
ーハ スケールの集積の実現を可能とし、使用可能なウ
エーハの収率の向上をもたらす。別の例においては、動
作中に自体を修復することができる非常に信頼性の高い
集積回路を実現できる。テストの結果が外部に、例え
ば、境界走査テスト（例えば、図４）のために供給され
る場合は、これらは、典型的には、単一の合格／不合格
指標に結合される。つまり、オール コードＦＳＭと単
調ＦＳＭの出力が（例えば、ＯＲゲートにて）論理的に
結合され、いずれかのテストに不合格の場合は、ＢＩＳ
Ｔ出力標識が“不合格”を示す論理値にセットされ、そ
うでないときは、“合格”を示す反対の論理値にセット
される。このＢＩＳＴ出力標識は、この目的のために専
用に使用される別個の集積回路端子に供給することも、
或いは他の目的にも使用される端子上に多重化すること
もできる。テスト結果の更に他の使用方法も可能であ
り、ここに含まれる。
回路の他の部分に供給することも、或いは、外部の集積
回路に供給することもできる。例えば、内部に供給され
る場合は、冗長技術が実現され、ここでは、同一集積回
路上の第二のＡ／Ｄが一つ或いは複数のテストに合格し
なかったコンバーターの代替として使用される。これ
は、例えば、複数のＡ／Ｄコンバーターを使用するウエ
ーハ スケールの集積の実現を可能とし、使用可能なウ
エーハの収率の向上をもたらす。別の例においては、動
作中に自体を修復することができる非常に信頼性の高い
集積回路を実現できる。テストの結果が外部に、例え
ば、境界走査テスト（例えば、図４）のために供給され
る場合は、これらは、典型的には、単一の合格／不合格
指標に結合される。つまり、オール コードＦＳＭと単
調ＦＳＭの出力が（例えば、ＯＲゲートにて）論理的に
結合され、いずれかのテストに不合格の場合は、ＢＩＳ
Ｔ出力標識が“不合格”を示す論理値にセットされ、そ
うでないときは、“合格”を示す反対の論理値にセット
される。このＢＩＳＴ出力標識は、この目的のために専
用に使用される別個の集積回路端子に供給することも、
或いは他の目的にも使用される端子上に多重化すること
もできる。テスト結果の更に他の使用方法も可能であ
り、ここに含まれる。
【図１】本発明の一つの実施態様のブロック図。
【図２】線型ランプ電圧がそのアナログ入力に加えられ
たときのＡ／Ｄコンバーターの一例としてのデジタル出
力コードを示す図。
たときのＡ／Ｄコンバーターの一例としてのデジタル出
力コードを示す図。
【図３】単調性を決定するために使用されるアルゴリズ
ムを示す図。
ムを示す図。
【図４】回路基板上のＩＣの境界走査テストを示す図。
【図５】単調性ＦＳＭのブロック図。
【図６】オール コードＦＳＭのブロック図。
１００ 集積回路 １０１ Ａ／Ｄコア １０２ オン チップ ランプ発生器 １０３ ＢＩＳＴ入力 １０４ 単調性有限状態マシーン １０５ オール コード有限状態マシーン
フロントページの続き (72)発明者 マイケル アール．デウィット アメリカ合衆国 19540 ペンシルヴァニ ア，モートン，ウエスト サミット スト リート 324 (72)発明者 ジョージ エフ．グロス，ジュニヤ アメリカ合衆国 19604 ペンシルヴァニ ア，リーディング，リザーヴォイアー ロ ード 2011 (72)発明者 アール．ラマチャンドラン アメリカ合衆国 19406 ペンシルヴァニ ア，キング オブ プルーシア，チャンプ レイン ドライヴ 747
Claims (18)
- 【請求項１】 アナログ信号をｎ−ビット デジタル出
力コードに変換するためのＡ／Ｄコンバーター（１０
１）を含む集積回路において、 該集積回路が更に自己テスト手段を含み、該自己テスト
手段が：テストの際にランプ電圧入力信号を提供するた
めの手段（１０２）；及び該テストの際に一連のデジタ
ル出力コードが前の値と所定の値以上変化しないか決定
するための単調性手段（１０４）を含み、該単調性手段
（１０４）が有限状態マシーンであり：該有限状態マシ
ーンが：任意のｎ−ビット出力コードを格納するための
現コード レジスタ（５０１）；該任意の出力コードの
前のｎ−ビット出力コードを格納するための前コードレ
ジスタ（５０２）；及び該現コード レジスタと前コー
ド レジスタの内容を比較するための比較器手段（５０
３）を含むことを特徴とする集積回路。 - 【請求項２】 該単調性手段（１０４）が任意のコード
の直後のコードが該任意のコードと１最下位ビット以上
異なるか決定し、異なる場合は、不合格信号を生成する
ことを特徴とする請求項１の集積回路。 - 【請求項３】 該単調性手段（１０４）が更に該任意の
コードが１ＬＳＢ以上前のコードに逆戻りしないか決定
し、逆戻りする場合は、不合格信号を生成することを特
徴とする請求項２の集積回路。 - 【請求項４】 該自己テスト手段が更に該テストの際に
該コンバーターによって全ての２n 個のデジタル出力コ
ードが生成されたか決定するためのオールコード手段
（１０５）を含むことを特徴とする請求項１の集積回
路。 - 【請求項５】 該オール コード手段が有限状態マシー
ンであり、該有限状態マシーンが：任意のｎ−ビット出
力コードを格納するための現コード レジスタ（６０
１）；該任意の出力コードの前のｎ−ビット出力コード
を格納するための前コードレジスタ（６０２）；該現コ
ード レジスタと前コード レジスタの内容を比較する
ための第一の比較器手段（６０３）；該第一の比較器手
段によって出力コードの発生を記録するために増分され
るカウンター手段（６０４）；及び該カウンターの内容
を期待カウントと比較するための第二の比較器手段（６
０５）を含むことを特徴とする請求項１の集積回路。 - 【請求項６】 該自己テスト手段が更に個々のコードに
対して変換の数をカウントし、少なくとも一つのコード
に対する変換の数が要求される限界を外れたときは、不
合格信号を送るための線型性手段を含むことを特徴とす
る請求項１の集積回路。 - 【請求項７】 アナログ信号をｎ−ビット デジタル出
力コードに変換するＡ／Ｄコンバーター（１０１）を含
む集積回路において、 該集積回路が更に自己テスト手段を含み、該自己テスト
手段が：テストの際にランプ電圧入力信号を提供するた
めの手段（１０２）；及び該テストの際に該コンバータ
ーによって全ての２n 個のデジタル出力コードが生成さ
れたか決定するためのオール コード手段（１０５）を
含み、該オールコード手段が有限状態マシーンであり、
該有限状態マシーンが：任意のｎ−ビット出力コードを
格納するための現コード レジスタ（６０１）；該任意
の出力コードの前のｎ−ビット出力コードを格納するた
めの前コードレジスタ（６０２）；該現コード レジス
タと前コード レジスタの内容を比較し、差が任意の符
号を持つ１最下位ビットであるときにのみ任意の出力信
号を生成するための第一の比較器手段（６０３）、及び
更に該任意の出力信号が期待される回数だけ生成された
か決定するための期待値手段を含むことを特徴とする集
積回路。 - 【請求項８】 該期待値手段が該任意の出力信号によっ
て増分されるカウンター手段（６０４）及び該カウンタ
ー（６０４）の出力と期待値とを比較するための第二の
比較器手段（６０５）を含むことを特徴とする請求項７
の集積回路。 - 【請求項９】 該自己テスト手段が更に個々のコードに
対して変換の数をカウントし、少なくとも一つのコード
に対する変換の数が要求される限界を外れるときは、不
合格信号を生成するための線型性手段を含むことを特徴
とする請求項７の集積回路。 - 【請求項１０】 少なくとも幾つかが組込み自己テスト
手段を持つ複数の集積回路（ＩＣ１−ＩＣ４）から成る
電子システムにおいて、該システムが該組込み自己テス
ト手段を起動するための手段（ＴＭＳ）及び該組込み自
己テスト手段によって生成されるテスト結果を受信する
ための手段（ＲＥＧＩＳＴＥＲ１−４）を含み、該集積
回路の少なくとも一つがアナログ信号をｎ−ビット デ
ジタル出力コードに変換するＡ／Ｄコンバーター（１０
１）を含み、 該任意の集積回路が自己テスト手段を含み、該自己テス
ト手段が：テストの際にランプ電圧入力信号を提供する
ための手段（１０２）；及び該テストの際に該コンバー
ターによって全ての２n 個のデジタル出力コードが生成
されたか決定するためのオール コード手段（１０５）
を含み、該オールコード手段が有限状態マシーンであ
り、該有限状態マシーンが：任意のｎ−ビット出力コー
ドを格納するための現コード レジスタ（６０１）；該
任意の出力コードの前のｎ−ビット出力コードを格納す
るための前コードレジスタ（６０２）；該現コード レ
ジスタと前コード レジスタの内容を比較し、差が任意
の符号を持つ１最下位ビットであるときにのみ任意の出
力信号を生成するための第一の比較器手段（６０３）、
及び更に該任意の出力信号が期待される回数だけ生成さ
れたか決定するための期待値手段を含むことを特徴とす
る電子システム。 - 【請求項１１】 該任意の集積回路が更に該オール コ
ード手段と該単調性手段の結果を該任意の集積回路の外
側に供給される単一の合格／不合格標識に結合するため
の論理手段を含むことを特徴とする請求項１０の電子シ
ステム。 - 【請求項１２】 該任意の集積回路が境界走査テストが
実現される回路基板上に位置することを特徴とする請求
項１０の電子システム。 - 【請求項１３】 該回路基板が該境界走査テストを実現
するためのＪＴＡＧテスト アクセス ポート（ＴＣ
Ｋ、ＴＭＳ、ＴＤＩ、ＴＤＯ）を含むことを特徴とする
請求項１２の電子システム。 - 【請求項１４】 該期待値手段が該任意の出力信号によ
って増分されるカウンター手段（６０４）、及び更に該
カウンター手段（６０４）の出力と期待値とを比較する
ための第二の比較器手段（６０５）を含むことを特徴と
する請求項１０の電子システム。 - 【請求項１５】 該自己テスト手段が更に個々のコード
に対して変換の数をカウントし、少なくとも一つのコー
ドに対する変換の数が要求される限界から外れるとき不
合格信号を与えるための線型性手段を含むことを特徴と
する請求項１０の電子システム。 - 【請求項１６】 該自己テスト手段がさらに該テストの
際に一連のデジタル出力コードが前の値と所定の量以上
異ならないか決定するための単調性手段（１０４）を含
み、該単調性手段が有限状態マシーンであり、該有限状
態マシーンが：任意の出力コードを格納するための現コ
ード レジスタ（５０１）；該任意の出力コードの前の
出力コードを格納するための前コード レジスタ（５０
２）；及び該現コード レジスタと前コード レジスタ
の内容を比較するための比較器手段（５０３）を含むこ
とを特徴とする請求項１０の電子システム。 - 【請求項１７】 該単調性手段（１０４）が任意のコー
ドの直後のコードが１最下位ビット異なるか否か決定
し、異なる場合は、不合格信号を生成することを特徴と
する請求項１６の電子システム。 - 【請求項１８】 該単調性手段（１０４）が該コードの
任意の一つが前のコードに１最下位ビット以上逆戻りす
るか決定し、逆戻りする場合、不合格信号を生成するこ
とを特徴とする請求項１７の電子システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49407090A | 1990-03-15 | 1990-03-15 | |
| US494,070 | 1990-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291952A true JPH05291952A (ja) | 1993-11-05 |
| JP2619988B2 JP2619988B2 (ja) | 1997-06-11 |
Family
ID=23962905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050073A Expired - Lifetime JP2619988B2 (ja) | 1990-03-15 | 1991-03-15 | アナログ−デジタル変換器と自己テスト手段を含む集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132685A (ja) |
| EP (1) | EP0447117B1 (ja) |
| JP (1) | JP2619988B2 (ja) |
| DE (1) | DE69124709T2 (ja) |
| HK (1) | HK118497A (ja) |
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| WO2010128541A1 (ja) * | 2009-05-07 | 2010-11-11 | パナソニック株式会社 | 逐次比較型ａ／ｄ変換装置 |
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