KR0157903B1 - 아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법 - Google Patents

아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법 Download PDF

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Abstract

본 발명은 아날로그/디지탈 변환기(Analog Digital Converter)의 동적인 변환 특성을 테스트 하는 것으로서, 특히 싸인파와 같은 동적인 안날로그신호가 입력될 때 하드웨이적인 처리에 의하여 상기 아날로그/디지탈 변환기에 출력되는 디지타데이타를 포착하고 분석하여 디엔엘(Differential Non-Linearity:DNL)에러와 아이엔엘(Integral Non-Linearity:INL)에러 및 아날로그/디지탈 변환기의 변환특성을 테스트하는 회로와 그 방법에 관한 것이다.

Description

아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법
제1도는 종래 안날로그/디지탈 변환기의 변환특성 테스트회로의 블록도.
제2도는 본 발명에 의한 아날로그/디지탈 변환기의 변환특성 테스트회로의 블록도.
제3도는 제2도에 있어서 데이터검출부의 상세도.
제4도는 제2도에 있어서 디엔엘(DNL) 에러데이타 검출부와 아이엔엘(INL)에러데이타 검출부 및 에러분석부의 상세도.
제5도는 아날로그/디지탈 변환기에서 데이터의 샘플링을 보인 예시도.
제6도는 아날로그/디지탈 변환기의 데이터출력을 나타낸 테이블표.
제7도는 제2도에 있어서 아날로그/디지탈 변환기의 이상적인 변환데이타와 에러데이타를 비교한 테이블표.
제8도의 (a)는 제4도에 있어서 제1비교부의 상세도.
제8도의 (b)는 제4도에 있어서 제2비교부의 상세도.
* 도면의 주요부분에 대한 부호의 설명
100 : 아날로그신호 발생기 200 : 아날로그/디지탈 변환기
300 : 출력 테스트부 301 : 테스트신호 발생부
302 : 데이터검출부
303 : 디엔엘(DNL) 에러데이타 검출부
304 : 아이엔엘(INL)에러데이타 검출부 305 : 에러 분석부
312 : 멀티플렉서 313 : 제1메모리
314 : 제1가산기 315 : 제1플리플롭
316 : 데이터전손부 317 : 제2메모리
318 : 감산기 319 : 제1비교부
320 : 제2간산기 321 : 제2플리플롭
322 : 제2비교부 323 : 제3플리플롭
324 : 제4플리플롭 325 : 오아게이트
326 : 분주기 327 : 제5플리플롭
350 : 제1비교기 351 : 제2비교기
352,355 : X-OR게이트 353 : 제3비교기
354 : 제4비교기 IN1, IN2 : 인버터
본 발명은 아날로그/디지탈 변환기의 동적 변환특성을 테스트회로에 관한 것으로서, 특히 싸인파와 같은 아나로그신호가 입력될 때 하드웨어적인 처리에 의하여 상기 아날로그/디지탈 변환기에 출력되는 디지털데이타를 포착하고 분석하여, 디엔엘(Differntial Non-Linearity:DNL)에러와 아이엔엘(Intergral Non-Linearity:INL)에러 및 아날로그/디지탈 변환기의 동작변환특성을 테스트하는 회로와 그 방법에 관한 것이다.
종래의 아날로그/디지탈 변환기의 변환특성 테스트회로는 제1도에 도시된 바와같이, 칩(70)에 입력되는 제어신호에 따라 램프전압을 발생하는 램프발생기(10)와, 칩(70)의 클럭발생기(미도시)에서 출력되는 클럭신호(CLK)에 따라 상기 램프 전압을 디지털 코드로 변환하여 출력하는 아날로그/디지탈 변환기(20)와, 그 아날로그/디지탈 변환기(20)로부터 디지털 코드를 입력받아 클럭신호(CLK) 및 테스트 제어신호에 따라 디지털 코드를 분석하여 아날로그/디지탈 변환기(20)의 변환특성을 테스트하는 변환특성 테스트부(30)로 구성된다.
상기 변환특성 테스트부(30)는 상기 클럭신호(CLK)에 따라 아날로그/디지탈 변환기(20)에서 출력되는 디지털 코드를 저장하고, 외부에서 입력되는 테스트 제어신호에 따라 상기 저장된 디지털코드를 출력하는 제1레지스터(31)와, 상기 클럭 신호(CLK)에 따라 상기 아날로그/디지탈 변환기(20)의 출력 디지털코드가 제1레지스터(31)에 저장되기 전에 그 제1레지스터(31)에 이미 저장되어 있는 디지털코드를 입력받아 저장하고, 외부에는 입력되는 테스트제어시호에 따라 저장된 디지털 코드를 출력하는 제2레지스터(32)와, 상기 테스트 제어신호에 따라 제1레지스터(31)에서 출력된 디지털 코드와 제2레지스터(32)에서 출력된 디지털 코드를 입력받아 비교하는 비교기(33)와, 상기 테스트 제어신호에 따라 상기 비교기(33)의 출력을 입력받아 아날로그/디지탈 변환기(20)가 정상적으로 동작되는지 판단하는 제어로직(34)으로 구성된다.
이와같이 구성된 아날로그/디지탈 변환기(20)의 변환특성 테스트회로에 동작을 설명하면 다음과 같다.
먼저, 칩(70)의 외부에는 제어신호가 입력되면, 램프발생기(10)는 가장 낮은 전압부터 가장 높은 전압까지의 순차적인 램프전압을 아날로그/디지탈 변환기(20)로 출력하며, 아날로그/디지탈 변환기(20)는 상기 램프신호발생기(10)에서 순차적인 램프전압을 입력받아 클럭신호(CLK)에 따라 가장 낮은 코드(00...0)에서 가장 높은 코드(11...1)까지의 디지털코드로 순차변환하여 제1레지스터(31)로 출력한다.
이어서, 제1레지스터(31)는 클럭신호(CLK)에 따라 상기 아날로그/디지탈 변환기(20)에서 출력되는 디지털코드를 순차 저장하고, 제2레지스터(32)는 상기 클럭신호(CLK)에 따라 상기 아날로그/디지탈 변환기(20)에서 출력된 디지털코드가 제1레지스터(31)에 저장되기 전에 그 제1레지스터(31)에 기저장된 디지털코드를 입력받아 순차 저장한다.
이후, 외부에는 테스트 제어신호가 입력되면, 제1레지스터(31)와 제2레지스터(32)는 상기 테스트 제어신호에 따라 저장된 데이터를 비교기(33)로 출력하고, 비교기(33)는 상기 테스트 제어신호에 따라 상기 제1레지스터(31)와 제2레지스터(32)에서 출력된 데이터를 비교하여 출력한다.
그런데, 아날로그/디지탈 변환기(20)는 상기 램프전압을 입력받아 가장 낮은 코드(00...0)에서 가장 높은 코드(11...1)까지의 디지털코드로 변환하여 순차 출력하기 때문에, 아날로그/디지탈 변환기(20)의 변환구간의 변환노이즈에 의하여 -1이 되는 경우도 있지만 일반적으로 아날로그/디지탈 변환기(20)에서 출력되는 디지털코드는 +1씩 증가되어 출력된다.
따라서, 비교기(33)는 상기 테스트 제어신호에 따라 제1레지스터(31)의 출력 데이터와 제2레지스터(32)의 출력데이타를 비교하여 0, 1, -1 또는 ±2이상의 신호를 제어로직(34)으로 출력하며, 제어로직(34)은 상기 비교기(33)의 출력을 입력받아 입력이 0, 1, -1인 경우는 아날로그/디지탈 변환기(20)가 정상적으로 동작되는 것으로 판단하여 패스(Pass)신호를 출력하고, ±2이상의 신호가 입력되면 아날로그/디지탈 변환기(20)에서 아날로그/디지탈 변환이 비정삭적으로 이루어지는 것으로 판단하여 훼일(Fail)신호를 출력한다.
그러나, 종래의 아날로그/디지탈 변환기의 변환특성 테스트회로는 변환특성 테스트를 단순히 아날로그/디지탈 변환기의 출력이 +1씩 증가되는지를 조사하여 수행하기 때문에 아날로그/디지탈 변환기의 입력으로 싸인파와 같은 아날로그신호가 입력되어 주기적으로 샘플링되는 경우는 디지털코드가 순차적으로 +1씩 증가되지 않고 랜덤하게 출력되어 아날로그/디지탈 변환기의 변환특성을 테스트 할 수 없는 문제점이 있고, 테스트회로가 소프트웨어적으로 구성되어 장비의 설치가 고가이고 테스트방법이 복잡하여 시간을 요하는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 아날로그/디지탈 변환기에 싸인파와 같은 아나로그 신호가 입력될 때 하드웨어적인 처리에 의하여 아날로그/디지탈 변환기에서 출력되는 랜덤한 디지털코드를 포착하고 분석하여 디엔엘(DNL)에러와 아이엔엘(INL)에러 및 아날로그/디지탈 변환기의 동적변환특성을 테스트할 수 있는 아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 아날로그/디지탈 변환기에서 랜덤하게 출력되는 디지털코드를 포착하는 데이터검출부와, 외부에서 입력되는 테스트 클럭신호에 따라 순차적인 테스트신호를 발생하는 테스트신호 발생부와, 그 테스트신호에 따라 상기 데이터검출부에서 데이터를 입력받아 저장하고 있던 아날로그/디지탈 변환기의 이상적인 코드별 데이터와 감산하여 디엔엘(DNL) 에러데이타를 구하는 디엔엘(DNL)에러데이타 검출부와, 테스트클럭신호에 따라 상기 디엔엘(DNL)에러데이타 검출부의 출력을 누적가산하여 아이엔엘(INL) 에러데이타를 구하는 아이엔엘(INL) 에러데이타 검출부와, 상기 디엔엘(DNL) 에러데이타 검출부와 아이엔엘(INL) 에러데이타 검출부의 출력을 각각 입력받아 디엔엘(DNL)에러와 아이엔엘(INL)에러를 검출하고 테스트클럭신호에 따라 상기 아날로그/디지탈 변환기의 동작상태를 판별하는 동작판단부를 포함하는 것을 특징으로 한다.
그리고, 상기과 같은 목적을 달성하기 위하여 본 발명은 입력 싸인파가 아날로그/디지탈 변환기에서 소정의 주기동안 클럭신호의 주파수간격의 샘플링되어 복수개의 디지털 코드로 출력될 때, 상기 복수개의 디지털 코드를 포착하는 제1과정과, 그 포착된 디지털 코드의 데이터를 아날로그/디지탈 변환기가 이상적으로 동작될 대 출력되는 디지털 코드의 데이터와 감산하여 디엔엘(DNL) 에러데이타를 구하는 제2과정과, 상기 제2과정에서 감산하여 출력된 디엔엘(DNL) 에러데이타를 누적가선하여 아이엔엘(INL)에러데이타를 구하는 제3과정과, 제2과정에서 출력된 디엔엘(DNL)에러데이타와 제3과정에서 출력된 아이엔엘(INL) 에러데이타를 각각 입력받아 디엔엘(DNL)스펙과 아이엔엘(INL)스펙의 최대/최소치와 각각 비교하여 디엔엘(DNL)에러와 아이엔엘(INL)에러를 구하고 아날로그/디지탈 변환기의 변환특성을 판별하는 제4과정을 포함하는 것을 특징으로 한다.
본 발명의 기술에 의한 아날로그/디지탈 변환기의 변환특성 테스트회로는 제2도에 도시된 바와같이, 칩(500)으로 입력되는 제어신호에 따라 싸인파와 같은 아날로그 신호를 생성하는 아날로그신호 발생기(100)와, 칩(500)의 클럭발생기(미도시)에서 발생되는 클럭신호에 따라 상기 아날로그신호 발생기(100)에서 출력되는 싸인파를 샘플링하여 랜덤한 디지털 코드를 출력하는 n 비트 아날로그/디지탈 변환기(200)와, 외부에서 입력되는 테스트 제어신호와 클럭발생기(미도시)에서 출력되는 클럭신호 및 테스트클럭신호에 따라 상기 아날로그/디지탈 변환기(200)에서 출력되는 랜덤한 디지털코드를 포착하고, 그 포착된 디지털코드의 데이터에서 디엔엘(Differential Non-Linearity:이하 DNL이라 약칭)에러와 아이엔엘(Integral Non-linearity:이하 INL이라 약칭)에러 및 아날로그/디지탈 변환기(200)의 동적변환특성을 테스트하는 출력테스트부(300)로 구성된다.
상기 출력 테스트부(300)는 n 비트의 카운터로 구성되어 외부에는 입력되는 테스트 클럭신호에 따라 순차적인 테스트신호(40)를 발생하는 테스트신호 발생부(301)와, 외부에서 입력되는 클럭신호와 테스트제어신호 및 테스트신호(40)를 입력받아 상기 아날로그/디지탈 변환기(200)에서 출력되는 랜덤한 디지털코드를 포착하여 각 코드별 데이터(50)를 검출하는 데이터 검출부(302)와, 그 데이터검출부(302)에서 코드별 데이터(50)를 입력받고 테스트신호 발생부(301)에서 테스트신호(40)을 입력받아, 제어신호(60)에 따라 상기 아날로그/디지탈 변환기(200)의 각 코드별 이상적인 데이터와 비교하여 DNL에러데이타를 산출하는 DNL에러데이타 검출부(303)와, 그 DNL에러데이타 검출부(303)의 출력을 입력받아 상기 테스트 클럭신호에 따라 누적가산하여 INL에러데이타를 산출하는 INL에러데이타 검출부(304)와, 상기 DNL에러데이타 검출부(303)와 INL에러데이타 검출부(304)의 출력을 각각 입력받아 상기 테스트 클럭신호에 따라DNL에러와 INL에러를 검출하고 그 에러검출을 통하여 상기 아날로그/디지탈 변환기(200)의 동작상태를 판별하는 동작 판단부(305)로 구성된다.
데이터검출부(302)는 테스트제어신호에 따라 A 단자로 입력되는 테스트신호(40)와 B단자로 구성되는 디지털코드를 선택적으로 출력하는 멀티플렉서(312)와, 외부에서 입력되는 클럭신호신호의 처음 반주기동안은 상기 멀티플렉서(312)의 출력에 의해 어드레싱된 번지의 데이터를 출력하고 클럭신호의 후반 반주기동안은 +1증가되어 피드백되는 데이터를 입력받아 저장하는 제1메모리(313)와, 제1메모리(313)의 출력을 A 단자로 입력받고 m 개의 입력중 최하위 비트(LSB; Least Sigificant Bit)인 D1 만 하이레벨의 입력을 받고 m-1개의 입력은 접지된 B단자로 구성되어 제1메모리(313)의 출력을 +1씩증가시켜 출력하는 제1간산기(314)와, 그 제1가산기(314)의 출력을 입력받아 테스트제어신호에 따라 인버터(IN1)를 통하여 입력되는 클럭신호에 따라 상기 제1메로리부(313)로 피드백시키는 제1플리플롭(315)과, 인버터(IN2)를 통하여 입력되는 테스트제어신호(60)에 따라 상기 제1메모리의 데이터(50)를 입력받아 출력하는 데이터전송부(316)로 구성된다.
DNL에러데이타 검출부(303)는 아날로그/디지탈 변환기(200)가 이상적으로 동작될 때 출력되는 각 디지털코드별 데이터를 저장하고 있다가 반전된 테스트제어신호(60)에 의해 출력이 인에이블되어, 입력되는 순차적인 테스트신호(40)에 따라 그 테스트신호(40)에 해당하는 어드레스번지에 기저장된 각 디지털코드별 이상적인 데이터를 출력하는 제2메모리부(317)와, 제2메모리부(317)의 출력과 상기 데이터전송부의 출력(50)을 각각 입력받아 아날로그/디지탈 변환기(200)의 코드별 이상적인 데이터와 실제로 동작된 아날로그/디지탈 변환기(200)의 코드별 데이터를 감산하여 DNL에러데이타 검출하는 감산기(318)로 구성된다.
INL에러데이타 검출부(304)는 감산기(318)에서 DNL에러데이타를 입력받아 그 데이터를 누적 가산하여 출력하는 제2가산기(320)와, 외부에서 입력되는 테스트클럭신호에 따라 제2가산기(320)의 출력을 입력받아 제2가산기로 피드백시키는 제2플리플롭(321)으로 구성된다.
동작판단부(305)는 상기 감산시(318)의 출력을 입력받아 자체에 설정된 DNL스펙의 최대치 및 최소치와 비교하여 출력하는 제1비교부(319)와, 그 제1비교부(319)의 출력을 입력받아 DNL에러를 출력하는 제3플리플롭(323)과, 상기 제2플리플롭(321)의 출력을 입력받아 자체에 설정된 INL스펙의 최대치 및 최소치와 비교하여 출력하는 제2비교부(322)와, 그 제2비교부(322)의 출력을 입력받아 INL에러를 출력하는 제4플리플롭(324)과, 상기 제3플리플롭(323)의 출력과 제4플리플롭의 출력(324)을 입력받아 논리곱하여 출력하는 오아게이트(325)와, 외부에서 입력되는 테스트클럭신호에 따라 분주된 신호를 출력하는 분주기(326)와, 그 분주기(326)의 출력신호에 따라 상기 오아게이트(325)의 출력에서 아날로그/디지탈 변환기(200)의 동작상태를 판단하는 제5플리플롭(327)으로 구성된다.
제1비교부(319)는 감산기(318)의 출력을 A단자로 입력받고 DNL스펙의 최대치를 B단자로 입력받아 비교하여 출력하는 제1비교기(350)와, 상기 감산기(319)의 출력을 B단자로 입력받고 DNL스펙의 최소치를 A 단자로 입력받아 비교하여 출력하는 제2비교기(351)와, 상기 제1비교기(350)와 제2비교기(351)의 출력을 각각 입력받아 배타적 논리곱하여 출력하는 오아게이트(352)로 구성된다.
제2비교부(322)는 제2가산기(320)의 출력을 A단자로 입력받고 INL스펙의 최대치를 B단자로 입력받아 비교하여 출력하는 제3비교기(353)와, 상기 제2가산기(320)의 출력을 B단자로 입력받고 INL스펙의 최소치를 A단자로 입력받아 비교하여 출력하는 제4비교기(354)와, 상기 제3비고기(353)와 제4비교기(354)의 출력을 각각 입력받아 배타적 논리곱하여 출력하는 오아게이트(355)로 구성된다.
이와같이 구성된 아날로그/디지탈 변환기의 변환특성 테스트회로의 동작을 제2도 내지 제8도를 참조하여 설명하면 다음과 같다.
먼저, 아날로그/디지탈 변환기(200)는 4비트, DNL스펙과 INL스펙은 각각 ±0.5LSB, 아날로그/디지탈 변환을 위한 클럭주파수는 8㎑, 그리고, 테스트모드의 동작을 위하여 테스트 클럭은 10㎑로 설정한다.
이어서, 제2도에 도시된 바와 같이 칩(500)의 외부에서 제어신호가 입력되면 아날로그신호 발생기(100)는 1㎑정도의 싸인파를 발생하여 4비트의 아날로그/디지탈 변환기(200)로 출력하며, 아날로그/디지탈 변환기(200)는 칩(500)의 클럭발생기(미도시)에서 출력되는 8㎑의 클럭 주파수에 따라 상기 싸인파를 샘플링하여 출력한다.
이때, 4비트 아날로그/디지탈 변환기(200)에 입력되는 테스트주파수(싸인파의 주파수)와 샘플링 주파수(클럭주파수)사이에는 제5도에 도시된 바와같이 다음과 같은 관계를 갖는다.
(여기서 ft는 테스트 주파수이고, fs는 샘플링 주파수이고, M은 싸인파의 주기수이며 N은 샘플링수이다)
따라서, 테스트주파수로서 1㎑의 싸인파가 입력되고, 샘플링주파수로서 8㎑의 클럭주파수가 아날로그/디지탈 변환기(200)에 입력될 때, 소정의 주기를 선택하여 그 주기 동안 샘플링을 하면 식(1)에 의하여 다음과 같은 정수개의 샘플링 데이터가 얻어진다.
즉, 아날로그/디지탈 변환기(200)는 1020㎐(980.39㎲)인 싸인파를 8㎑(125㎲)의 클럭주파수마다 샘플링 포인트를 잡아 상기 싸인파의 51주기(50mS)동안 400개의 샘플링 포인트를 잡아 400개의 디지털 코드를 0000~1111까지의 4비트, 16코드로 하여 출력테스트부(300)로 출력한다. (여기서 50m는 980.39㎲ × 51주기, 125㎲ × 400샘플링이다.)
이어서, 상기 아날로그/디지탈 변환기(200)에서 출력되는 0000~1111까지의 디지털 코드를 포착하기 위하여 출력테스트부(300)의 데이터검출부(302)에 칩(500)의 외부로부터 “로우”상태의 테스트제어신호가 입력되면, 테스트제어신호는 제3도에 도시된 바와 같이 상기 데이터검출부(302)의 멀티플렉서(312)의 선택단자(Select)와, 인버터(IN1)를 통하여 데이터전송부(316)의 출력인에이블 단자(OE)에 입력되며, 클럭신호는 제1메모리(313)의 읽기/쓰기단자(R/W)와 인버터(IN1)를 통하여 제1플리플롭(315)으로 입력된다.
따라서, 데이터검출부(302)의 멀티플렉서(312)는 제3도에 도시된 바와 같이, 선택단자(Select)로 입력되는 “로우”상태의 테스트제어신호에 따라 A단자로 입력되는 상기 디지털 코드(0000~1111)를 순차적으로 제1메로리(313)의 어드레스 입력으로 출력하며, 제1메모리(313)는 입력되는 클럭신호의 처음반주기 동안은 읽기모드가 되어 상기 멀티플렉서(312)에서 출력되는 0000~1111까지의 4비트, 16코드의 디지털코드를 입력받아 그 디지털코드에 의해 어드레싱된 어드레스번지의 데이터를 제1가산기에(314)의 A입력으로 출력하고, 클럭신호의 후반 반주지동안은 쓰기모드가 되어 제1가산기의(314)에서 +1증가된 후 플리플롭(315)을 통하여 출력되는 데이터를 상기 어드레싱된 어드레스번지에 기록한다.
이렇게, 0000~1111까지의 4비트의 디지털코드가 제1메모리(313)에 어드레싱될 때 마다 +1씩 증가된 데이터가 제1메모리(313)에 저장되며, 이때 임의의 어드레스번지의 데이터값을 조사하면 해당 어드레스가 몇번 어드레싱되었는지를 알 수 있다.
이때, 데이터 전송부(316)는 인버터(IN2)를 통하여 입력되는 테스트제어신호(60)에 따라 출력이 디스에이블되어, 제1플리플롭(315)에서 입력받은 데이터를 출력하지 않게 된다.
그리고, 제6도는 싸인파가 입력될 때 아날로그/디지탈 변환기(200)의 출력을 나타낸 예시도로서, 아날로그/디지탈 변환기(200)가 이상적으로 동작될 때, 디지털코드가 1111은 80회, 1110, 0010은 각각 24회, 1101, 1100, 0100, 0011은 각각 20회, 1011, 1010, 1001, 1000, 0111, 0110, 0101은 각각 16회, 0001은 36회, 0000은 44회가 출력된다.
따라서, 제1메모리부(313)의 어드레스 0000번지에는 데이터 44가, 0001번지에 데이터 36이, 0010번지에 데이터 24가, 0011, 0100번지에 데이터 20이 0101, 0110, 0111, 1000, 1001, 1010, 1011번지에 데이터 16이, 1100, 1101번지에는 데이터 20이 1110번지에 데이터 24가, 1111번지에 데이터 80이 각각 저장된다.
그러나, 아날로그/디지탈 변환이 이상적으로 동작되지 않고 에러를 갖는 경우는 상기의 데이터와는 다른 데이터가 아날로그/디지탈 변환기(200)에서 출력되어 제1메모리(313)에 저장된다.
즉, 상기 아날로그/디지탈 변환기(200)에서 아날로그/디지탈 변환이 이상적으로 동작되지 않고 에러를 갖는 데이터가 출력되어 제1메모리부(313)의 어드레스 0000번지에 데이타 45, 0001번지에 데이타 35, 0010번지에 데이터 30, 0011번지에 데이터 28, 0100번지에 데이터 27, 0101번지에 데이터 25, 0110번지에 데이터 20, 0111번지에 데이터 16, 1000번지에 데이터 15, 1001, 1010, 1011, 1100번지에 각각 데이터 10, 1101번지에 데이터 15, 1110번지에 데이터 20, 1111번지에 데이터 84가 각각 저장되었다고 가정한다.
이어서, 상기 아날로그/디지탈 변환기(200)의 변환특성을 테스트하기 위하여 테스트제어신호를 “하이”레벨로 입력하고, 10㎑의 테스트클럭신호를 입력하면 테스트클럭신호는 테스트신호 발생부(301)와 INL에러데니타 검출부(304) 및 에러분석부(305)로 입력된다.
이어서, 테스트신호 발생부(301)의 n비트카운터는 입력되는 테스트클럭신호를 카운트하여 0000~1111까지의 순차적인 테스트신호(40)를 데이터검출부(302)로 출력한다.
이어서, 테스트신호 발생부(301)에서 출력된 테스트신호(40)는 데이멀티플렉서(312)의 B단자로 입력되고, 인버터(IN1)의 출력이 상기 하이레벨의 테스트제어 신호에 따라 디스에이블됨에 따라 제1플리플롭(315)은 클럭신호가 입력되지 않게 되어 동작하지 않고, 인버터(IN2)에서 반전된 로우레벨의 테스트제어신호(60)는 데이터전송부(316)의 출력인에이블단자(OE)와 제4도의 제2메모리(317)의 출력 인에이블단자(OE)에 입력된다. 이때 클럭신호는“하이”레벨을 유지한다.
따라서, 데이터검출부(302)의 멀티플렉서(312)는 상기 하이레벨의 테스트제어 신호에 따라 B 단자로 입력되는 0000~1111까지의 순차적인 테스트신호(40)를 제1메모리(313)로 출력하며, 제1메모리(313)는 상기 하이레벨의 클럭신호에 따라 읽기모드가 되어, 상기 멀티플렉서(312)에서 출력되는 0000~1111까지의 순차적인 테스트신호(40)를 입력받아 그 테스트신호(40)에 의해 어드레싱된 번지에 기 저장된 상기 에러데이타를 순차적으로 데이터 전송부(316)를 통하여 출력하며, 데이터 전송부(316)는 상기 에러데이타(50)를 입력받아 전송한다.
그리고, DNL에러데이타 검출부(303)의 제2메모리(317)는 상기 제어신호(60)에 출력이 인에이블되어, 0000~1111까지의 순차적인 테스트신호(40)를 입력받아 그 테스트신호(40)가 어드레싱하는 번지에 기 저장된 이상적인 데이터를 상기 감산기(318)의 A단자로 출력하며, 데이터 전송부(316)를 통하여 전송된 제1메모리(313)의 에러데이타(50)는 DNL에러데이타 검출부(303)의 감산기(318)의 B단자로 입력된다.
따라서, 감산기(318)는 상기 A단자로 입력되는 아날로그/디지탈 변환기(200)의 코드별 이상적인 데이터와 B단자로 입력되는 에러데이타(50)와의 차이를 계산하여 에러분석부(305)의 제1비교부(319)와 INL에러데이타 검출부(304)의 제2가산기(320)로 출력한다.
이때, 어드레스(0000, 1111)의 데이터는 아날로그/디지탈 변환기(200)의 오프셋(Offset)와 게인 에러(Gain Error)에 해결되므로 계산에서 제외된다.
그리고, 제2가산기(320)는 B 단자로 입력되는 상기 감산기(318)의 출력을 가산하여 제2플리플롭(321)으로 출력하고, 제2플리플롭(321)은 테스트클럭신호에 따라 입력되는 제2가산기(320)의 출력을 제2가산기(320)의 A입력단자와 에러분석부(305)의 제2비교부(322)로 출력한다.
이와같이, 제2가산기는 B단자로 입력되는 상기 감산기(318)의 출력과 A단자로 피드백되는 제2플리플롭(321)의 출력을 누적가산하여 제2플리플롭(321)을 통하여 제2비교부(322)로 순차 출력한다.
제7도는 순차적인 테스트신호(40)에 따라 제1메모리(313)와 제2메모리(317)에서 출력되는 데이터값과 그에 따른 감산기(318)와 가산기(320)의 출력값을 나타낸다.
이후, 에러분석부(305)는 상기 감산기 (318)의 출력과 상기 제2가산기(320)의 출력을 입력받아 아날로그/디지탈 변환기(200)의 변환특성을 분석하게 되는데, 제1비교부(319)는 감산기(318)의 출력을 입력받아 DNL스펙의 최대/최소치와 비교하고, 제2비교부(322)는 제2가산기(320)의 출력을 입력받아 INL스펙의 최대/최소치와 비교한다.
제1비교부(319)는 제8도의 (a)에 도시된 바와같이 입력되는 감산기(318)의 출력, 즉 제7도의 │(A)-(B)│를 제1비교기(350)의 A 단자와 제2비교기(351)의 B단자로 각각 입력받고, 제1비교기(350)의 B단자에는 앞에서 설정된 DNL스펙의 최대치(+0.5LSB)가 입력되고 제2비교기(351)의 A 입력단자에는 DNL스펙의 최소치(-O.5LSB)가 입력된다.
또한, 제1비교기(350)와 제2비교기(351)의 출력은 다음과 같은 관계를 갖는다.
따라서, 제1비교기(350)와 제2비교기(351)는 식(3)과 식(4)에 따라 상기 순차적으로 입력되는 감산기(318)의 출력을 DNL스펙의 최대/최소치와 비교하여 출력하고, 배타적오아게이트(X-OR)(352)는 상기 제1비교기(350)와 제2비교기(351)의 출력신호를 입력받아 배타적 논리곱하여 출력한다.
이때, 감산기(319)의 출력이 DNL스펙의 최대치(+0.5)와 DNL스펙의 최소치(-0.5)사이에 존재하면 “로우”레벨의 신호를 출력하고, 상기 범위를 벗어나면 “하이”레벨의 신호를 출력한다. 따라서, 제1비교부(319)에서 한번이라도 “하이”레벨의 신호가 출력되는 어드레스가 있으면, 아날로그/디지탈 변환기(200)가 상기 어드레스에 해당하는 디지털코드 변환시 DNL에러가 발생었음을 의미한다.
그리고, 제1비교부(319)에서 한번이라도 “하이”레벨의 신호가 출력되면 즉, DNL에러가 발생되면 제3플리플롭(232)의 입력단자(D)가 “하이”세트되어 제3플리플롭(323)은 “하이”레벨의 신호를 오아게이트(325)의 일측 입력단자로 출력하며, 제3플리플롭(323)의 출력은 INL에러신호 출력으로 사용된다.
제2비교부(322)는 제8도의 (b)에 도시된 바와같이 제2플리플롭(321)을 통하여 입력되는 제2가산기(320)의 출력을 제3비교기(353)의 A 단자와 제4비교기(354)의 B 단자로 각각 입력받고, 제33비교기(353)의 B 단자에는 압에서 설정된 INL스펙의 최대치(+0.5LSB)가 입력되고 제4비교기(354)의 A입력단자에는 INL스펙의 최소치(-0.5LSB)가 각각 입력된다.
따라서, 제2비교기(322)의 제3비교기(353)와 제4비교기(354)는 식(3)과 식(4)에 따라 제2플리플롭(321)을 통하여 순차적으로 입력되는 제2가산기(320)의 출력을 INL스펙의 최대/최소치와 비교하여 출력하고, 배타적 오아게이트(X-OR)(355)는 상기 제3비교기(353)와 제4비교기(354)의 출력신호를 입력받아 배타적 논리곱하여 출력한다.
그리고, 제2비교부(322)에서 한번이라도 “하이”레벨의 신호가 출력되면 즉, INL에러가 발생되면 제4플리플롭(324)의 입력단자(D)가 “하이”로 세트되어 제4플리플롭(324)은 “하이”레벨의 신호를 오아게이트(325)의 타측 입력단자로 출력하며, 제4플리플롭(324)의 출력은 INL에러신호 출력으로 사용된다.
이어서, 상기 오아게이트(325)는 제3플리플롭(323)과 제4플리플롭(324)에서 출력되는 출력을 논리합하여 제5플리플롭의 입력단자로 출력하며, 분주기(326)는 입력되는 테스트클럭신호를 16개의 클럭신호로 분주하여 제5플리플롭(327)의 클럭단자로 출력하고, 16개의 클럭신호의 출력이 완료되면 종료신호로 작용되어 제5 플리플롭(327)의 클럭단자로 입력된다.
따라서, 제5플리플롭(327)은 분주기(326)에서 종료신호가 입력되면, 입력단자(D)의 상태에 따라, 즉 입력단자(D)가 “하이”로 세트되어 있으면, 아날로그/디지탈 변환기(200)의 변환특성을 테스트한 결과 변환이 비정상적으로 (훼일:Fail)이루어 졌음을 의미하는“하이”레벨의 신호를 출력하며, 분주기(326)에서 종료신호가 입력 될 때까지 입력단자(D)가“로우”로 세트되어 있으면 아날로그/디지탈 변환기(200)의 변환이 정상적으로(패스:Pass)되었음으로 의미하는“로우”레벨의 신호를 출력한다.
상기에서 상세히 설명한 바와같이 본 발명은 사인파와 같은 아날로그신호가 아날로그/디지탈 변환기에 입력되어 랜덤한 디지털코드로 출력될 때, 하드웨어적인 처리에 의하여 상기 출력된 디지털코드를 포착하고 분석하여 아날로그/디지탈 변환기의 동적변환특성을 테스트함으로써, 저가의 비용으로 빠른 시간에 손쉽게 아날로그/디지탈 변환기의 변환특성을 테스트할 수 있음은 물론 아날로그/디지탈 변환기에따른 DNL에러와 INL에러를 정확히 테스트할 수 있는 효과가 있다.

Claims (18)

  1. 아날로그/디지탈 변환기에서 랜덤하게 출력되는 디지털코드를 포착하는 데이터검출부와, 외부에서 입력되는 테스트 클럭신호에 따라 순차적인 테스트신호를 발생하는 테스트신호 발생부와, 그 테스트신호에 따라 상기 데이터검출부에서 데이터를 입력받아 저장하고 있던 아날로그/디지탈 변환기의 이상적인 코드별 데이터와 감산하여 디엔엘(DNL) 에러데이타를 구하는 디엔엘(DNL) 에러데이타 검출부와, 테스트클럭신호에 따라 상기 디엔엘(DNL) 에러데이타 검출부의 출력을 누적가산하여 아이엔엘(INL) 에러데이타를 구하는 아이엔엘(INL) 에러데이타 검출부와, 상기 디엔엘(DNL) 에러데이타 검출부와 아이엔엘(INL) 에러데이타 검출부의 출력을 각각 입력받아 디엔엘(DNL) 에러와 아이엔엘(INL) 에러를 검출하고 테스트클럭 신호에 따라 상기 아날로그/디지탈 변환기의 동작상태를 판별하는 동작판단부로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  2. 제1항에 있어서, 테스트신호 발생부는 n비트의 카운터로 구성되어 2n개의 순차적인 테스트신호를 출력하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  3. 제1항에 있어서, 데이터검출부는 테스트제어신호에 따라 A단자의 입력과 B단자의 입력을 선택하여 출력하는 멀티플렉서와, 외부에서 입력되는 클럭신호에 따라 저장된 데이터를 출력하고 피드백되는 데이터를 저장하는 제1메모리와, 제1메모리에서 출력되는 데이터를 +1씩증가시켜 출력하는 제1가산기와, 인버터(IN1)를 통하여 입력되는 클럭신호에 따라 제1가산기의 출력을 입력받아 상기 제1메모리로 피드백시키는 제1플리플롭과, 인버터(IN2)를 통하여 입력되는 테스트제어신호에 따라 출력이 인에이블되어 상기 제1메모리의 데이터를 입력받아 전송하는 데이터전송부로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  4. 제3항에 있어서, 멀티플레서는 테스트제어신호가 하이레벨일때는 B단자로 입력되는 데이터를 출력하고 테스트제어신호가 로우레벨일때는 A단자로 입력되는 데이터를 출력하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  5. 제4항에 있어서, A 단자에는 아날로그/디지탈 변환기에서 출력된 디지털코드가 입력되고 B단자에는 테스트신호가 입력되는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  6. 제3항에 있어서, 제1메모리는 클럭신호가 하이레벨 일 때, 클럭신호의 처음 반주기동안은 멀티플렉서의 출력에 의해 어드레싱된 번지의 데이터를 출력하고 클럭신호의 후반 반주기 동안은 피드백되는 데이터를 저장하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  7. 제3항에 있어서, 제1가산기는 제1메모리 출력을 입력받은 A단자와 m개의 입력중 최하위 비트인 D1만 하이레벨의 입력을 받고 m-1개의 입력은 접지된 B단자로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  8. 제1항에 있어서, 디엔엘(DNL) 에러데이타 검출부는 아날로그/디지탈 변환기가 이상적으로 동작될 때 출력되는 각 디지털코드별 이상적인 데이터를 저장하고 있다가 입력되는 순차적인 테스트신호에 따라 그 트세트신호에 해당하는 어드레스번지에 기 저장된 이상적인 데이터를 출력하는 제2메모리부와, 제2메모리부의 출력과 상기 데이터전송부에서 출력된 데이터를 각각 입력받아 아날로그/디지탈 변환기의 코드별 이상적인 데이터와 실제로 동작된 아날로그/디지탈 변환기의 코드별 데이터를 감산하여 디엔엘(DNL) 에러데이타 검출하는 감산기로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기 변환기 변환특성 테스트회로.
  9. 제1항에 있어서, 아이엔엘(INL) 에러데이타 검출부는 감산기의 출력을 입력받아누적 가산하여 출력하는 제2가산기와, 테스트클럭신호에 따라 제2가산기의 출력을 입력받아 제2가산기로 피드백시키는 제2플리플롭으로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  10. 제1항에 있어서, 동작판단부는 상기 감산기의 출력을 입력받아 자체에 설정된 디엔엘(DNL) 스펙의 최대치 및 최소치와 비교하여 출력하는 제1비교부와, 그 제1 비교부의 출력을 입력받아 디엔엘(DNL) 에러를 출력하는 제3플리플롭과, 상기 제2 플리플롭의 출력을 입력받아 자체에 설정된 아이엔엘(INL) 스펙의 최대치 및 최소치와 비교하여 출력하는 제2비교부와, 그 제2비교부의 출력을 입력받아 아이엔엘(INL)에러를 출력하는 제4플리플롭과, 상기 제3플리플롭의 출력과 제4플리플롭의 출력을 입력받아 논리곱하여 출력하는 오아게이트와, 테스트클럭신호를 입력받아 분주하여 출력하는 분주기와, 상기 오아게이트의 출력을 입력받아 상기 분주기에서 출력되는 신호에 따라 아날로그/디지탈 변환기의 동작상태를 판단하는 제5플리플롭으로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트 회로.
  11. 제10항에 있어서, 제1비교부와 제2비교부는 입력되는 데이터가 각각 디엔엘(DNL) 스펙의 최대치 및 최소치와 아이엔일(INL) 스펙의 최대치 및 최소치사이에 존재하면 로우레벨의 신호를 출력하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  12. 제10항에 있어서, 제1비교부는 감산기의 출력을 A단자로 입력받고 디엔엘(DNL) 스펙의 최대치를 B단자로 입력받아 비교하여 출력하는 제1비교기과, 상기 감산기의 출력을 B단자로 입력받고 디엔엘(DNL) 스펙의 최소치를 B단자로 입력받아 비교하여 출력하는 제2비교기와, 상기 제1비교기와 제2비교기의 출력을 각각 입력받아 배타적 논리합하여 출력하는 배타적 오아게이트로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  13. 제10항에 있어서, 제2비교부는 제2가산기는 출력을 A 단자로 입력받고 아이엔엘(INL) 스펙의 최대치를 B단자로 입력받아 비교하여 출력하는 제3비교기와, 상기 제2가산기의 출력을 B단자로 입력받고 아이엔엘(INL) 스펙의 최소치를 B 단자로 입력받아 비교하여 출력하는 제4비교기과, 상기 제3비교기와 제4비교기의 출력을 각각 입력받아 배타적 논리합하여 출력하는 오아게이트로 구성된 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  14. 제12항에 있어서, 제1비교기와 제2비교기는 A단자로 입력되는 데이터의 크기가 B 단자로 입력되는 데이터의 크기보다 클 때 하이레벨의 신호를 출력하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트회로.
  15. 입력 싸인파가 아날로그/디지탈 변환기에서 소정의 주기동안 클럭신호의 주파수간격으로 샘플링되어 복수개의 디지털 코드로 출력될 때, 상기 복수개의 디지털 코드를 포착하는 제1과정과, 그 포착된 디지털 코드의 데이타를 아날로그/디지탈 변환기가 이상적으로 동작될 때 출력되는 디지탈 코드의 데이터와 감산하여 디엔엘(DNL) 에러데이타를 구하는 제2과정과, 상기 제2과정에서 출력된 디엔엘(DNL) 에러데이타를 누적가산하여 아이엔엘(INL) 에러데이타를 구하는 제3과정과, 제2과정에서 출력된 디엔엘(DNL) 에러데이타와 제3과정에서 출력된 아이엔엘(INL) 에러데이타를 각각 입력받아 디엔엘(DNL) 스펙 및 아이엔엘(INL) 스펙의 최대/최소치와 비교하여 디엔엘(DNL)에러와 아이엔엘(INL)에러를 구하고 아날로그/디지탈 변환기의 변환특성을 판별하는 제4과정으로 이루어진 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트방법.
  16. 제15항에 있어서, 제1과정에서 사인파를 샘플링할 때 입력되는 싸인파의 주파수 샘플링수를 곱한값은 기본클럭주파수에 싸인파의 주기수와 일치하도록 주기와 샘플링수를 결정하는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트 방법.
  17. 제15항에 있어서, 제1과정은 테스트제어신호가 로우상태일 때 수행되는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트방법.
  18. 제15항에 있어서, 제2과정과 제3과정은 테스트제어신호가 하이상태일 때 수행되는 것을 특징으로 하는 아날로그/디지탈 변환기의 변환특성 테스트방법.
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