JP2002031670A

JP2002031670A - Ａ／ｄ変換器試験用の効率的データ転送を含む装置及び方法

Info

Publication number: JP2002031670A
Application number: JP2001121372A
Authority: JP
Inventors: Pramodchandran Variyam; バリヤムプラモドチャンドラン; Sumant Bapat; バパトスマント
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-04-19
Filing date: 2001-04-19
Publication date: 2002-01-31
Also published as: US6531972B2; US20010035834A1

Abstract

(57)【要約】【課題】半導体装置の生産試験時間を低減する試験シ
ステム及び方法を提供する。【解決手段】ワークステーション１１８のユーザは試
験本体１２０に制御信号を送信して、ｎビットコードワ
ード毎にｍビットパケットを送る。試験メインフレーム
１１０は通信チャンネル１１６によって試験メインフレ
ームに同時に転送できるｍビットパケットの数を計算す
る。試験メインフレームが一旦データを捕獲すると、試
験メインフレームは各ｍビットパケットに加えて合計が
最初のｎビットのコードワードの値になるオフセット値
を決定することによって、このｍビットのパケット化デ
ータから元のｎビットのコードワードを再生する。試験
メインフレームはｎビットコードワードを更に処理し
て、装置が操作性の所定の判定基準に及第するか否かを
決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＡ／Ｄ変換器の試
験に関し、より詳細には、効率的データ転送体系（ｓｃ
ｈｅｍｅ）を有する装置及び方法に関する。

【０００２】

【従来の技術】生産の際、Ａ／Ｄ変換器（ＡＤＣ：ａｎ
ａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅ
ｒ）は試験状態にあるＡＤＣ、即ち装置の種々の性能パ
ラメータがそれぞれの仕様を満たしているか否かを調べ
ることによって試験される。生産試験の際のＡＤＣの２
つの共通に測定される性能パラメータは、微分非線形性
（ＤＮＬ：ｄｉｆｆｅｒｅｎｔｉａｌｎｏｎｌｉｎｉ
ｅａｒｉｔｙ）及び積分非線形性（ＩＮＬ：ｉｎｔｅｇ
ｒａｌｎｏｎｌｉｎｉｅａｒｉｔｙ）である。これら
の性能パラメータを測定する種々の方法は、参照によっ
て本願に組み込まれるティー・キューエル（Ｔ．Ｋｕｙ
ｅｌ）による「Ａ／Ｄ変換器の線形性試験の論点（Ｌｉ
ｎｅａｒｉｔｙｔｅｓｔｉｎｇｉｓｓｕｅｓｏｆ
ａｎａｌｏｇｔｏｄｉｇｉｔａｌｃｏｎｖｅｒ
ｔｅｒ）」、アイトリプルイー（ＩＥＥＥ）国際試験会
議（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｓｔＣｏｎｆ
ｅｒｅｎｃｅ）、第７４７頁から第７５６頁（１９９９
年）に説明されている。

【０００３】組込み型Ａ／Ｄ変換器（ＡＤＣ）を試験す
る最も速い既知の方法は、コードステップ当り多数のデ
ータ点を収集すると共に、ＩＮＬ、ＤＮＬ及びコード遷
移を計算する方法に言及するヒストグラム試験方法であ
る。この方法は参照によって本願に組み込まれるエム・
マホニー（Ｍ．Ｍａｈｏｎｅｙ）による「アナログ及び
混合信号回路の教本ＤＳＰベース試験（Ｔｕｔｏｒｉａ
ｌＤＳＰ−ＢａｓｅｄＴｅｓｔｉｎｇｏｆＡｎ
ａｌｏｇａｎｄＭｉｘｅｄ−ｓｉｇｎａｌＣｉｒｃ
ｕｉｔｓ）」（１９８７年）に述べられている。

【０００４】代表的な試験の流れはＡＤＣ入力に対して
強制されるアナログレベルを含んでいる。入力信号、即
ち、所定の最小値から所定の最大値まで時間と共に線形
的に増大する電圧が加えられる。ＡＤＣは所定の瞬間に
入力信号のサンプルを取り出して、このサンプルを変換
器の出力上のコードワードに変換する。２つの連続した
サンプル間で経過する時間△ｔは、どの程度頻繁にＡＤ
Ｃが標本化周波数ｆ_sa _mple＝１／△ｔに従って入力信号
のサンプルを取るかを決定する。ＤＮＬ及びＩＮＬにつ
いてＡＤＣの正確な試験を達成するために、コードワー
ド当りのサンプル数は十分に大きくなければならない。
実用的サンプルは４００ｋＨｚの標本化周波数ｆ_sample
を用いた１２ビットＡＤＣの試験を含み、テスタはコー
ドワード当り６４サンプルを取り出すように配置されて
いる。一般に、ＡＤＣの各出力は個別のステップで時間
と共に線形的に増加する信号を発生し、入力信号に追従
する。各個別のステップはデジタルコードワードを生
む。

【０００５】ＡＤＣの不完全性に起因して、出力信号は
理想的な出力信号から逸脱する。テスタによる信号の測
定は、ＡＤＣの品質の特徴付けを提供する。各ステップ
の幅はＡＤＣの関連するＤＮＬの尺度である。更なるパ
ラメータ、即ちＩＮＬは期待された各出力の遷移点と実
際の遷移点との間の差分を表す。所定の点に対するＩＮ
Ｌは、関連する点までステップ当りのＤＮＬの個々の値
を合算することによって決定することもできる。この測
定はまた、零より大きな第１のコードワードを変換器が
出力するときの電圧を決定することにより、第１のステ
ップ、即ち、ステップ０００の幅を測定することによっ
てＡＤＣのオフセットを決定するのに好適である。

【０００６】半導体を試験する従来の自動試験システム
は、ワークステーション、ハンドリング装置、試験本体
及び試験メインフレームを備えている。試験メインフレ
ームは、少なくとも１つのシーケンサー制御モジュー
ル、及びデジタルパターンメモリを有するデジタルメイ
ンフレームボードを備えている。ハンドリング装置はワ
ークステーションに接続されている。ワークステーショ
ンにおいて、ユーザはデジタルパターンメモリに記憶さ
れるべきパターンファイルを提供することができる。デ
ジタルパターンメモリ及び刻時情報と結合したシーケン
サー制御モジュールは、試験状態にある装置に加えられ
るベクトル列を制御する試験本体に各制御信号を提供す
る。また、このモジュールは、試験状態にある装置を誘
導して試験本体に位置する試験プローブと直接接触させ
るハンドリング装置によって受信される各制御信号をも
たらす。Ａ／Ｄ変換器等の試験状態にある装置はベクト
ル列に応答して試験信号毎にｎビットのコードワード出
力を発生する。これらのコードワードは試験本体に位置
するデジタル収集メモリに記憶される。通信チャンネル
は各制御信号及びデータを転送するために、ワークステ
ーション、ハンドリング装置、試験本体及び試験メイン
フレームを共にリンクさせる。試験メインフレームは試
験本体に制御信号を送信して、各試験信号サンプルに対
応するｎビットのコードワードを送信する。データは試
験メインフレームにあるデジタル信号プロセッサで処理
されて、ヒストグラムを構築すると共に、試験状態にあ
る装置に対してＤＮＬ及びＩＮＬの双方を計算するよう
になっている。この全プロセスは数千回の変換に対して
繰り返される。各変換から蓄積されたデータは、試験状
態にある装置が機能性に対する所定の判定基準を満たし
たか否かを決定するのに使用される。

【０００７】多くの商業的テスタにおいて、デジタル収
集メモリからテスタメモリにデータを転送することは非
常に遅いプロセスである。更に、ヒストグラム試験方法
は、数百のコード及び数千の変換を収集してかなり正確
な結果を得ることを要求するが、このことはメモリ転送
問題を更に悪化させる。しばしばメモリ転送がＤＮＬ及
びＩＮＬ試験時間のうちの５０％以上を占める。例え
ば、毎秒４００Ｋのサンプルの変換速度で１２ビットＡ
ＤＣのＤＮＬ及びＩＮＬを推定するのには、９５，００
０サンプルをデジタル収集メモリからテスタメモリに転
送しなければならない。９５，０００サンプルに対する
メモリ転送時間は、テラダイン（ＴＥＲＡＤＹＮＥ：商
標名）社によって販売されているモデルＡ５８０等の高
度混合信号試験システム（ＡｄｖａｎｃｅｄＭｉｘｅ
ｄ−ＳｉｇｎａｌＴｅｓｔＳｙｓｔｅｍ）について
は１９８ｍｓである。ＩＮＬ及びＤＮＬ試験が３つの異
なる供給電圧で実行されるべきであれば、全メモリ転送
時間は５９４ｍｓとなろう。毎秒の試験コストを５セン
トと仮定すれば、このことは装置当り略３セントの試験
コストになる。単にデータを転送することに対するこの
種の高いコストは、大量の生産試験に対しては受け入れ
ることはできない。

【０００８】また、ＡＤＣの分解能に関するレベルが増
大することによって、測定すべき遷移レベルの数が増大
し、ＩＮＬ及びＤＮＬのこれらの測定の精度により大き
な要求を課することとなる。このレベルの精度を達成す
るのに要求される測定時間は、付加的ビット毎に４倍増
大することとなる。この結果、ＡＤＣを徹底的に試験す
るのに要求される総合時間は、分解能の付加的ビット毎
に８倍増大することとなる。

【０００９】ハードウェア・ヒストグラム化として知ら
れる代替アプローチにおいて、フィールドプログラミン
グ・ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄｐｒｏｇｒ
ａｍｍｉｎｇｇａｔｅａｒｒａｙ）が装置インター
フェースボード（ＤＩＢ：ｄｅｖｉｃｅｉｎｔｅｒｆ
ａｃｅｂｏａｒｄ）に固着される。このＦＰＧＡはヒ
ストグラムを発生すべくプログラムされる。ヒストグラ
ムデータはＤＩＢ上のスタテックＲＡＭ（ＳＲＡＭ：ｓ
ｔａｔｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒ
ｙ）等のメモリチップに記憶される。ヒストグラムデー
タはＡＤＣ出力データと比較してはるかに少ない。従っ
て、このデータはテスタメモリに非常に高速に転送する
ことができる。この技術はデータ転送時間を低減するも
のの、幾つかの欠点を有する。第１に、ＦＰＧＡ、ＳＲ
ＡＭ等のような全ての付加したハードウェア構成要素を
テスタ及び試験状態にある装置と同期させることは困難
な作業である。この種の技術を現在の生産試験に組み込
むことは広範なエンジニアリング時間を要求することと
なる。第２に、試験回路群に付加された付加的ハードウ
ェア構成要素は故障し易い。従って、付加的試験コード
は、付加された試験ハードウェアの機能性を確かめるた
めに書き込んでかつ頻繁に実行しなければならない。

【００１０】別のアプローチは、参照によって本願に組
み込まれる、デ・ベリーズ（ＤｅＶｅｒｉｅｓ）他によ
る１９９６年１０月４日付けで出願された米国特許第
５，８５４，５９８号に規定されている。教示されるこ
の方法は関連するコードワードの最下位ビットの数及び
関連するコードワードに対応する試験信号の値に基づい
て関連するコードワードを再構成する段階を含んでい
る。しかしながら、この方法及び装置は低域フィルタの
付加を必要とすることによって、最下位ビットの信号を
この低域フィルタに通してシステムに固有のノイズに起
因するこの最下位ビットのトグリングを除去している。
この解法は試験シーケンスに遅延を付加するが、このこ
とは望ましくない。更に重要なことに、このポストフィ
ルタリング解法は、最下位ビットのトグリングがノイズ
によって生じる領域での関連するコードワードの不正確
な変換をもたらす。こうして、このアプローチによる再
構成されたコードワードを使用して計算したＤＮＬ及び
ＩＮＬは、ノイズの存在において不正確となろう。この
アプローチは、大規模システム内の組込み型ＡＤＣに関
するおおよその評価に対して十分に正確なＤＮＬ及びＩ
ＮＬを与え得るが、独立型（ｓｔａｎｄ−ａｌｏｎｅ）
ＡＤＣに関する生産試験に対しては使用することができ
ない。カタログ製品として販売されているＡＤＣ等の独
立型ＡＤＣは、生産試験の際にＤＮＬ及びＩＮＬの正確
な測定を必要とする。

【００１１】

【発明が解決しようとする課題】前述の理由のために、
デジタル収集メモリからテスタメモリへのデータ転送速
度を増大させるＡＤＣ試験のための効率的なメモリ転送
技術の開発が緊急を要している。しかしながら、この新
しい技術は既存の試験フローに対する広範な変更を要求
すべきではなく、この結果、変更を実施する際のエンジ
ニアリングコストが最小限度となる。

【００１２】

【課題を解決するための手段】本願で説明する試験シス
テム及び方法は、Ａ／Ｄ変換器（ＡＤＣ：ａｎａｌｏｇ
−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）の生産
試験時間を低減する。詳述すると、本発明による装置及
び方法は、試験本体に位置するデジタル収集メモリ及び
試験メインフレームに位置するテスタメモリの間のデー
タ転送時間を低減する。試験システムはワークステーシ
ョン、ハンドリング装置、試験本体及び試験メインフレ
ームを備えている。このハンドリング装置はワークステ
ーション及び試験メインフレームに結合している。ユー
ザはワークステーションを介して入力を供給して試験メ
インフレームをトリガし、試験本体に各制御信号をもた
らして、ベクトル列が試験状態にある装置に加えられる
ようにすることができる。また、各制御信号は、試験状
態にある装置を誘導して試験本体上に位置する試験プロ
ーブと直接接触させるようにするハンドリング装置に送
信することができる。試験状態にある装置、特にＡ／Ｄ
変換器は、ベクトル列に応答して、試験信号毎にｎビッ
トのコードワード出力を発生する。

【００１３】通信チャンネルは各制御信号及びデータを
転送するために、ワークステーション、ハンドリング装
置、試験本体及び試験メインフレームを共にリンクして
いる。試験メインフレームは試験本体に各制御信号を送
信して、ｎビットのコードワード毎に最下位ビットのｍ
ビットパケット（ｍはｎよりも小さい）を送信するよう
になっている。代替例において、ワークステーションの
ユーザはシーケンサー制御モジュールを付勢して、試験
本体に各制御信号を送信し、ｎビットのコードワード毎
にｍビットパケット（ｍは最下位ビットによるシステム
に固有のノイズ振幅に比例する）を送信することができ
る。試験メインフレームは通信チャンネルによってこの
試験メインフレームに同時に送信することができるｍビ
ットパケットの数を計算する。一旦、試験メインフレー
ムが試験メモリにてこのデータを捕獲すると、試験メイ
ンフレームは各ｍビットパケットに加えて合計が元のｎ
ビットコードワードの値になるオフセット値を決定する
ことによって、このｍビットパケット化したデータから
元のｎビットコードワードを再生する。試験メインフレ
ームはｎビットコードワードをさらに処理して、装置が
操作性の所定の判定基準に及第するか否かを決定する。

【００１４】

【発明の実施の形態】本発明は図１に示す既知の自動試
験システムと比較することによってより良好に理解する
ことができる、この自動試験システム１００は試験状態
にある半導体または装置（図示せず）を試験する。従来
の自動試験システムは一般に、テスタメモリ１１２及び
処理装置１１４を有する試験メインフレーム１１０と、
通信チャンネル１１６と、コンピュータ化ワークステー
ション１１８と、試験本体１２０と、ハンドリング装置
１２２とを備えている。試験メインフレーム１１０は少
なくとも１つのシーケンサー制御モジュール１１１と、
デジタルパターンメモリ１１５を有するデジタルメイン
フレームボード１１３とを備えている。ハンドリング装
置１２２はワークステーション１１８に結合している。
ワークステーション１１８では、ユーザはデジタルパタ
ーンメモリ１１５に記憶すべきパターンファイルを提供
することができる。デジタルパターンメモリ１１５及び
刻時情報と結合しているシーケンサー制御モジュール１
１１は、試験状態にある装置（図示せず）に加えられる
ベクトル列を制御する試験本体に各制御信号をもたら
す。また、シーケンサー制御モジュール１１１は、試験
状態にある装置を操作して試験本体１２０上に位置する
試験プローブ１２４と直接接触するようにするハンドリ
ング装置１２２に転送される各制御信号をもたらす。

【００１５】各制御信号は通常、通信チャンネル１１６
によって送信されるデジタル値である。これらの制御信
号は試験本体１２０内のハードウェアを構成して、試験
に要求される測定を行うようになっている。試験本体１
２０内のハードウェアは各制御信号に従って刺激（ｓｔ
ｉｍｕｌｕｓ）を与えると共に、試験状態にある装置か
らの各応答を測定する。各制御信号はまた試験本体１２
０のハードウェアを構成して、適切なビットを試験メイ
ンフレーム１１０に送信する。通信チャンネル１１６は
ワークステーション１１８、ハンドリング装置１２２、
試験本体１２０及び試験メインフレーム１１０を接続し
ている。

【００１６】Ａ／Ｄ変換器等の試験状態にある装置はベ
クトル列に応答して、試験本体１２０に位置しているデ
ジタル収集メモリ１２１に記憶されている試験信号毎に
ｎビットのコードワード出力を発生する。シーケンサー
制御モジュール１１１は各制御信号を試験本体１２０に
送信して、各試験信号サンプルに対応する各ｎビットの
コードワードを送信する。データは試験メモリ１１２に
記憶されると共に、試験メインフレーム１１０に存する
プロセッサ１１４で処理されて、ヒストグラムを作ると
共に、試験状態にある装置に対してＤＮＬ及びＩＮＬ双
方を計算する。この全プロセスは数千の変換に対して繰
り返される。各変換から蓄積されたデータは、試験状態
にある装置が機能性に対する所定の判定基準を満たした
か否かを決定するのに使用される。

【００１７】本発明による試験システムの実施例は、シ
ーケンサー制御モジュール１１１が各制御信号を試験本
体１２０に送信して、ｎビットの各コードワード毎に最
下位ビットのｍビットパケットをテスタメモリ１１２に
送信するようにして、デジタルパターンデータメモリ１
１５に記憶したパターンファイルを変更する。代替例で
は、ワークステーション１１８のユーザはシーケンサー
制御モジュール１１１を通して各制御信号を試験本体１
２０に送信して、各ｎビットコードワード毎にｍビット
パケットをテスタメモリ１１２に送信することができ
る。シーケンサー制御モジュール１１１は、通信チャン
ネル１１６によって試験メインフレーム１１０に同時に
送信することができるｍビットパケットの数を計算す
る。ｍビットパケットはテスタメモリ１１２に捕獲され
る。処理装置１１４はｍビットパケットを検索すると共
に、各ｍビットパケットに加えて合計が元のｎビットコ
ードワードの値になるオフセット値を決定することによ
って各ｍビットパケットから元のｎビットコードワード
を再生する。処理装置１１４は更にデータを処理して、
装置が操作性の所定の判定基準に及第するか否かを決定
する。

【００１８】本発明による試験システムの別の実施例
は、テスタ中央処理装置１２６及びデジタル信号プロセ
ッサ（ＤＳＰ：ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏ
ｃｅｓｓｏｒ）１２８を備えた処理装置１１４を含むこ
とができる。テスタ中央処理装置１２６は、各ｍビット
パケットに加えて合計が最初のｎビットコードワードの
値になるオフセット値を決定するための命令のセットを
含むことができる。代替例においては、ＤＳＰ１２８は
各ｍビットパケットに加えて合計が元のｎビットコード
ワードの値になるようにするオフセット値を決定する機
能性を備えることができる。ＤＳＰ１２８は一般に、中
央処理装置１２６に比例してはるかに高速処理であると
共に、１秒当りより多くのコードの命令を処理すること
ができるので、単にＤＳＰ１２８を備えた処理装置は最
も速い解法を提示することとなろう。

【００１９】本発明によるデータ転送シーケンスプロセ
スを示すために、既知のサンプリング技術を図２及び図
３を用いて再吟味する。図２はサンプル入力信号２００
及び得られた理想的なｎビットＡＤＣのコードワード２
１０を示している。代表的な試験フローはＡＤＣ入力に
強制されたアナログレベルを含んでいる。入力信号２０
０、即ち、所定の最小値から所定の最大値まで時間と共
に線形的に増大する電圧が加えられる。図３に示すよう
に、ＡＤＣは矢印で表される所定の各瞬間に入力信号の
サンプルを取ると共に、このサンプルを変換器の出力上
のコード・ワードに変換する。２つの連続したサンプル
間で経過する時間△ｔは、標本化周波数ｆ_sample＝１／
△ｔに従ってどれ程頻繁にＡＤＣが入力信号のサンプル
を取るのかを決定する。従来技術で説明したように、Ｄ
ＮＬ及びＩＮＬに関してＡＤＣの正確な試験を達成する
ために、コードワード当りのサンプル数は十分に大きく
なければならない。実用的な例は４００ｋＨｚの標本化
周波数ｆ_sampleを用いた１２ビットＡＤＣの試験を含ん
でおり、この際、テスタはコードワード当り６４のサン
プルを取るように配置されている。一般に、ＡＤＣの各
出力は個別ステップで時間と共に線形に増大する信号を
発生し入力信号に従う。各個別ステップはデジタルコー
ドワードを生む。ＡＤＣが線形であれば、全てのコード
のステップサイズは等しくなり、かつ各コードはＡＤＣ
出力に等しい回数存在することとなる。

【００２０】従来の試験システムに対立するものとし
て、本発明によるプロセスでは、データ転送は３段階で
実行される。第１の段階はｎビットＡＤＣ出力のｍ個の
最下位ビット（ＬＳＢ：ｌｅａｓｔｓｉｇｎｉｆｉｃ
ａｎｔｂｉｔ）のみを捕獲することを含む。第２の段
階はｋ個のコードの最下位ビットをパックする（ｐａｃ
ｋｉｎｇ）と共に、これらをｂビット幅のバスによって
テスタメモリに移動させること（ｋ＝で、は最も近い整数への切捨てを表している）を含んでい
る。例えば、バスが１６ビット幅でｍ＝３であれば、５
個のコードが１つの周期でテスタメモリに送信され、メ
モリ転送時間は１／５に低減される。第３の段階は図６
のフローチャート（本明細書にて後で更に詳細に説明す
ることとする）によって表される方法を使用してＡＤＣ
のｍ個のＬＳＢから実際のｎビットのＡＤＣコードを再
生することを含んでいる。再生手順の計算のオーバーヘ
ッドは最小限度であり、このことはＡＤＣの生産試験時
間の大きな節約につながる。

【００２１】本発明に従ってデータ転送技術を実施する
のに必要な各段階の誘導は明瞭化のために次のように提
示される。元のｎビットのＡＤＣの出力コードワードｌ
は２つの整数の和として表すことができる。

【００２２】

【数１】第１の整数ｌ_mLSBはテスタメモリ１１２に転送した最下
位ビット（ＬＳＢ）のｍビットパケットによって表され
る整数である。第２の整数ｌ_offsetはｎビットＡＤＣ出
力コードワードを得るために第１の整数ｌ_mLSBに加算さ
れなければならないオフセット値である。このオフセッ
ト値ｌ_offsetは、０，１ｘ２^m，２ｘ２^m，．．．．，
（２^n-m−１）ｘ２^mによって与えられるそのようなオフ
セットが２^n- ^m個あることを認めることによって決定さ
れる。もし最後のオフセット値（２^n-m−１）ｘ２^mが２
^m−１に加えられれば、ｎビットＡＤＣの最高コード２ⁿ
−１が得られる。ランプ（ｒａｍｐ）が試験信号に使用
されると仮定すれば、本発明による方法は、オフセット
値ｌ_offsetを発生させて、各ｍビットＬＳＢパケットか
ら各ｎビットＡＤＣ出力コードワードを再生させるとい
う上述のデータの前記特性を利点として有する。

【００２３】図４はランプ入力信号によって刺激（ｅｘ
ｃｉｔｅｄ）された８ビットＡＤＣ（ｍ＝８）用のテス
タメモリに送信した最後の３つのＬＳＢ（ｍ＝３）の例
である。ランプの傾斜を調整して、平均して８サンプル
／コードを得るようになっている。こうして、合計で２
⁸ｘ８＝２，０４８個の出力サンプルがある。図４にお
いては、１００及び３００の間の各サンプルのＬＳＢの
みを示している。ＡＤＣ回路に発生する不規則ノイズを
モデル化するために、３σ＝４ＬＳＢを有する通常分布
しているノイズ信号がランプ入力に加えられる。ビット
Ｄ２（第３のビット）に対して、不規則ノイズは遷移の
エッジでのみ作用し、一方、他のビットはノイズによっ
て完全に崩れている。ｍ番目のビットにおいてノイズに
影響されない相当数のサンプルを得るために、ノイズレ
ベルより上の少なくとも１つ以上のビットを図１のテス
タメモリに送信しなければならない。こうして、ＬＳＢ
の数ｍは次の等式によって得られる。

【００２４】

【数２】式中、記号は次の整数へ丸めること（ｒｏｕｎｄｉｎｇｄｏｗ
ｎ）を表している。８ビットＡＤＣの例に対して、ＬＳ
Ｂの数ｍはｍ＞２＋１＝３である。本発明によるプロセ
スを使用して１２ビットＡＤＣ上で行った実験は、テス
タメモリに４ビットを送信すること（ｍ＝４）で正確な
ＩＮＬ及びＤＮＬ値が与えられたことを示している。

【００２５】図４に示すように、第１及び第２の領域、
即ち、Ｒｅｇｉｏｎ１及びＲｅｇｉｏｎ０はＡＤＣ出力
サンプルによってそれぞれ識別される。これらの領域、
即ちＲｅｇｉｏｎ１及びＲｅｇｉｏｎ０はＡＤＣのｍ番
目のビットを調べることによって識別される。Ｒｅｇｉ
ｏｎ１では、ＡＤＣの（ｍ＋１）番目のビットは切り替
わらず、このためｌ_offsetは一定のままである。しかし
ながら、Ｒｅｇｉｏｎ０では、（ｍ＋１）番目のビット
が“０”から“１”の値に或いは“１”から“０”の値
に切り替わる。こうして、オフセット値ｌ_offsetは２つ
の異なる値を有することができる。しかしながら、適切
なオフセット値ｌ_offsetはこの領域、即ち、Ｒｅｇｉｏ
ｎ０をモニタすることによって識別することができる。

【００２６】図５に図示するように、この例のｍ番目の
ビットまたは第３のビットが示されている。Ｒｅｇｉｏ
ｎ０でのサンプルに対してｍ番目のビットが“１”であ
れば、このサンプルに対するオフセット値ｌ_offsetはＲ
ｅｇｉｏｎ１と同一である。Ｒｅｇｉｏｎ０でのサンプ
ルに対してｍ番目のビットが“０”であれば、オフセッ
ト値はｌ_offset＋２^mと等価である。各領域、即ち、Ｒ
ｅｇｉｏｎ１及びＲｅｇｉｏｎ０は、ＡＤＣ出力のｍ番
目のビットについてＲ個の連続した“１”または“０”
の発生によって規定される。Ｒの値はｎビットＡＤＣコ
ードを再生するのに使用され、次の等式に基づいて選択
しなければならない。

【００２７】

【数３】

【００２８】図６に示すように、ｍビットパケットに加
えるべき適切なオフセット値を識別するために、本発明
による方法はオフセット値ｌ_offsetを零に初期化する。
状態０の場合、ｍ番目のビットに応じて、オフセット値
がｍビットパケットに加えられる。ｍ番目のビットが
“１”であれば、ｌ_offset−２^mのオフセット値がｍビ
ットパケットに加えられる。ｍ番目のビットが“０”で
あれば、ｌ_offsetのオフセット値がｍビットパケットに
加えられる。ｍ番目のビットの連続した“０”の数がカ
ウントされる。カウントが所定の最大カウントＲを超え
ていれば、状態は状態１に変化し、連続した値の数のカ
ウントは零に初期化し直される。状態１における場合、
オフセット値ｌ_offsetは常にｍビットパケットに加えら
れる。ｍ番目のビットが“１”であれば、連続した値の
カウントは１だけ増分される。ｍ番目のビットが“０”
であれば、連続した値のカウントは零に初期化し直され
る。ｍ番目のビットの連続した“１”の数がカウントさ
れる。カウントが所定の最大カウントＲを超えていれ
ば、状態は状態０に変化し、連続した値の数のカウント
は零に初期化し直される。また、この結果、オフセット
値ｌ_offsetは２^mだけ増分される。

【００２９】本発明による前述した方法は、試験時間の
低減及びシステムコストの節約を含む長所を有する。テ
キサス・インスツルメンツ（商標名：ＴｅｘａｓＩｎ
ｓｔｒｕｍｅｎｔｓ）社によって販売されているモデル
ＴＬＶ２５４１等の１２ビットＡＤＣ及びテラダイン
（商標名：ＴＥＲＡＤＹＮＥ）社によって販売されてい
るモデルＡ５８０等の高度混合信号試験システム（Ａｄ
ｖａｎｃｅｄＭｉｘｅｄ−ＳｉｇｎａｌＴｅｓｔ
Ｓｙｓｔｅｍ）を使用して、ＡＤＣのＩＮＬ及びＤＮＬ
が３通りの異なる供給電圧条件に対して計算され、略３
３９．６５ｍｓの試験時間の節約をもたらした。３１７
回の試験に渡って平均化した全試験時間の節約は、従来
方法は１９６．２８ｍｓｅｃ持続するが、一方、本発明
による方法は試験時間で１１３．２２ｍｓｅｃの推定し
た節約を有する８３．０６ｍｓｅｃ持続することを明ら
かにした。試験が仮に３通りの異なる供給電圧条件で行
われたならば、各節約は３３９．６５ｍｓｅｃである。
また、コード当り３２個のサンプルが収集されれば、各
節約は４６８．６ｍｓｅｃである。最後に、１４ビット
変換器に対する推定節約は１．８７５ｓｅｃである。

【００３０】コード当り３２個のサンプルを有するラン
プ入力に基づくＩＮＬ及びＤＮＬに対する予測した試験
時間の各節約に基づいたコスト節約の諸例は、４９６ｍ
ｓの時間節約を有する１２ビットＡＤＣに対する試験コ
ストの節約が、１秒当り５セントと仮定して、１回の試
験当り２．４８セントであることを示している。１００
万個の装置に対して推定される総合試験コスト節約は、
２９７，６００円（２４，８００ドル：１ドル＝１２４
円で換算）である。１４ビットＡＤＣに対して、試験時
間の各節約は略１．８７６ｓであり、このことは装置当
り９．９２セントの試験コストの節約に言い換えられ
る。こうして、百万個の装置に対して推定される総合試
験コスト節約は、１２，３００，８００円（９９，２０
０ドル）に近い。更に、１６ビットＡＤＣに対して、試
験時間の節約は略７．５０４ｓであり、このことは装置
当り３９．６８セントの試験コストの節約に言い換えら
れる。百万個の装置に対して推定される総合試験コスト
節約は、４９，２０３，２００円（３９６，８００ド
ル）の実質的節約である。

【００３１】図７（ａ）及び図７（ａ）は本発明による
方法によって得たＤＮＬ値対従来方法によって得たＤＮ
Ｌ値をそれぞれ図示している。図示のように、仮にある
としても、ＤＮＬの計算した各値は僅かな変化であり、
このことは本発明による方法及び装置を使用して精度は
失われていないことを明らかにしている。

【００３２】前述の明細書で用いた用語及び表現は本願
では説明上の用語として使用されているものであり限定
的なものではなく、また図示し説明した特徴の等価物ま
たはその一部分を排除するこの種の用語及び表現の使用
を意図するものではなく、この発明の範囲は特許請求の
範囲によってのみ定義され制約されることが了知され
る。

【００３３】以上の説明に関して更に以下の項を開示す
る。

【００３４】（１）Ａ／Ｄ変換器を試験して該Ａ／Ｄ変
換器の特性パラメータを発生するシステムにおいて、
（ａ）前記Ａ／Ｄ変換器を載置するためのハンドリング
装置と、（ｂ）前記ハンドリング装置に結合した通信チ
ャンネルと、（ｃ）複数の試験プローブを有し、ベクト
ル列を前記Ａ／Ｄ変換器に加え、前記通信チャンネルに
結合した試験本体と、（ｄ）前記通信チャンネルに結合
し、ユーザ入力に応答するコンピュータ化ワークステー
ションと、（ｅ）前記通信チャンネルに結合して、複数
のｎビットのコードワードを処理する試験メインフレー
ムと、を具備し、（ｆ）前記ハンドリング装置が前記試
験メインフレームに応答して、試験状態にある装置を位
置決めして、前記試験本体の前記複数の試験プローブに
接触し、（ｇ）前記試験本体が前記試験メインフレーム
に応答して、試験状態にある前記装置に複数の試験信号
を加え、前記Ａ／Ｄ変換器が前記複数の試験信号に応答
して、各試験信号毎にｎビットのコードワードを発生
し、（ｈ）前記試験メインフレームが前記コンピュータ
化ワークステーションのユーザ入力に応答して、複数の
制御信号を発生して、各ｎビットコードワード毎に最下
位ビットのｍビットパケットを前記試験メインフレーム
へ送信し（値ｍは前記システムに固有のノイズに比例
し、かつｍはｎ未満であり）、前記試験メインフレーム
は最下位ビットの各ｍビットパケットに応答して、各ｍ
ビットパケットに加わるオフセット値を決定することに
よって前記複数のｎビットのコードワードを再生し、前
記試験メインフレームは前記再生した複数のｎビットの
コードワード及び操作性の所定の判定基準に応答して、
前記Ａ／Ｄ変換器が機能性のレベルに及第するか否かを
決定してなることを特徴とする前記システム。

【００３５】（２）第１項記載のシステムにおいて、前
記試験メインフレームが、（ａ）前記試験本体から前記
試験メインフレームに転送する前記複数のｍ個の最下位
ビットを決定するプロセスを確立するサブシステムと、
（ｂ）前記試験本体から送信された前記複数のｍビット
パケットに応答するテスタ記憶装置と、（ｃ）前記通信
チャンネルを通して前記試験本体から前記テスタ記憶装
置に同時に転送する前記ｍビットパケットの複数のｋ個
のコードワードを決定するプロセスを確立する（ｋはｍ
で除した前記通信チャンネルの幅の商で、この商は最も
近い整数に丸められる）サブシステムと、（ｄ）前記テ
スタ記憶装置に記憶した前記複数のｋ個のコードワード
に応答して、各ｍビットパケットに加えるオフセット値
を決定することによって各ｍビットパケットから複数の
ｎビットコードワードを再生する処理装置であって、該
再生したｎビットコードワードに応答し、前記装置の特
性パラメータを発生して、前記装置が操作性の所定の判
定基準に及第するか否かを決定する前記処理装置と、を
備えたことを特徴とする前記システム。

【００３６】（３）第２項記載のシステムにおいて、前
記処理装置が、（ａ）テスタ中央処理装置と、（ｂ）前
記テスタ中央処理装置によって実行可能な各命令のプロ
グラムを有形（ｔａｎｇｉｂｌｙ）に実施し、各コード
ワード毎に前記複数のｍ個の最下位ビットに加えるオフ
セット値を決定して再生したｎビットデジタルコードワ
ードを得ることによって、各ｍビットコードワードから
前記ｎビットの変換したデジタルコードワードを再生す
るプログラム可能な記憶装置と、を備えたことを特徴と
する前記システム。

【００３７】（４）第２項記載のシステムにおいて、前
記処理装置が、（ａ）オフセット値ｌ_offset、サンプル
数を表すカウントｓ、及び状態値Ｓを零に初期化する初
期化装置と、（ｂ）前記状態値を決定する状態決定装置
であって、前記コードワードのｍ番目のビットが１であ
るときの第１の状態では、前記カウントｓが０に設定さ
れると共に、前記ｍビットパケットがｌ_offset−２^mの
オフセット値に加えられ、前記コードワードのｍ番目の
ビットが０であるときの第１の状態では、前記カウント
ｓが１だけ増分されると共に、前記ｍビットパケットが
現在の値ｌ_offsetに設定した前記オフセット値に加えら
れ、ｍ番目のビットが１であるときの第２の状態では、
前記カウントｓが１だけ増分されると共に、前記ｍビッ
トパケットが現在の値ｌ_offsetに設定した前記オフセッ
ト値に加えられ、ｍ番目のビットが０であるときの第２
の状態では、前記カウントｓが０に設定されると共に、
前記ｍビットパケットが現在の値ｌ_offsetに設定した前
記オフセット値に加えられてなる前記状態決定装置と、
（ｃ）最大サンプルカウントＲを前記カウントｓと比較
するカウント最大決定装置であって、ｓがＲに等しいと
きの前記第１の状態では、前記カウントｓが０にリセッ
トされると共に、前記状態が前記第２の状態に設定さ
れ、ｓがＲに等しいときの前記第２の状態では、前記状
態が前記第１の状態に設定され、前記カウントｓが０に
リセットされ、かつ前記オフセット値が２^mだけ増分さ
れてなる前記カウント最大決定装置と、（ｄ）サンプル
のカウントｃを増分するサンプルカウント増分器と、
（ｅ）前記サンプルのカウントｃをサンプルの全数Ｃと
比較する比較器と、を備えたことを特徴とする前記シス
テム。

【００３８】（５）試験状態にある装置が適正に機能し
ているか否かを決定する試験システムの方法において、
（ａ）試験状態にある前記装置に試験信号を供給する段
階であって、前記試験信号は、おのおのが複数のｎビッ
トを含む一連の連続したコードワードをＡ／Ｄ変換器の
各出力上に形成するために時間と共に変化すると共に、
所定の電圧範囲をカバーしてなる前記段階と、（ｂ）前
記システムに固有のノイズの値に比例する複数の最下位
ビットを示すｍの値を決定する段階と、（ｃ）前記値ｍ
を記憶装置に記憶する段階と、（ｄ）試験状態にある前
記装置から発生した前記複数のｎ個のデジタルビットの
複数のｍ個の最下位ビット（ｍ個の最下位ビットはコー
ドワードを構成する）を捕獲する段階と、（ｅ）複数の
ｋ個のコードワードをｂビットのバス幅を有するバスに
沿って試験メモリに転送する段階であって、この際、ｋ
が最も近い整数に丸めた最下位ビットｍの数によって除
算した前記バスのビット幅の商に等しくてなる前記段階
と、（ｆ）前記複数のｋ個のコードワードを復号化し
て、ｎビットデジタルコードワードを再生する段階と、
（ｇ）前記複数のｎビットコードワードからパラメータ
変数を計算して、試験状態にある前記装置が操作性の所
定の判定基準に及第しているか否かを決定する段階と、
を具備したことを特徴とする前記方法。

【００３９】（６）第５項記載の方法において、前記復
号化段階が、（ａ）ユーザ入力装置から理想的Ａ／Ｄ変
換器に対するコード当りのサンプル平均数を示す値ｒを
捕獲する段階と、（ｂ）記憶装置に前記値ｒを記憶する
段階と、（ｃ）標本化領域当りのサンプル数の値Ｒを次
式に基づいて計算する段階と、（ｄ）オフセット値ｌ_offsetに対する値を０に、サンプ
ル数ｓに対する値を０に、かつ状態数に対する数を０に
それぞれ初期化する段階と、（ｅ）前記状態数が０でｍ
番目のビットが１のときにのみ、カウントｃの値を０に
設定し、前記オフセット値ｌ_offsetをｌ_offset−２^mに
設定し、かつ前記オフセット値ｌ_offsetをｍビットコー
ドワードに加える段階と、（ｆ）前記状態数が０でｍ番
目のビットが０のときにのみ、カウントｃの値を１だけ
増分し、かつ前記オフセット値ｌ_offsetをｍビットコー
ドワードに加える段階と、（ｇ）前記状態数が１でｍ番
目のビットが１のときにのみ、カウントｃの値を１だけ
増分し、かつ前記オフセット値ｌ_offsetをｍビットコー
ドワードに加える段階と、（ｈ）前記状態数が１でｍ番
目のビットが０のときにのみ、カウントｃの値を０に設
定し、かつ前記オフセット値ｌ_offsetをｍビットコード
ワードに加える段階と、（ｉ）前記状態数が０に等し
く、前記カウントが前記値Ｒに等しいときにのみ、前記
状態数を１に設定し、かつ前記カウントを０に等しく設
定する段階と、（ｊ）前記状態数が０に等しく、前記カ
ウントが前記値Ｒに等しいときにのみ、前記状態数を０
に設定し、前記カウントを０に等しく設定し、かつ前記
オフセット値ｌ_offsetをｌ_offset＋２^mに等しく設定す
る段階と、（ｋ）サンプル数ｓを１だけ増分する段階
と、（ｌ）前記サンプル数ｓがサンプルの総数Ｓ未満で
あるときにのみ、段階（ａ）から段階（ｋ）を繰り返す
段階と、を備えたことを特徴とする前記方法。

【００４０】（７）第５項記載の方法において、転送す
る最下位ビットの前記値ｍを決定する前記段階は、ユー
ザ入力装置から前記値ｍを捕獲する段階を含むことを特
徴とする前記方法。

【００４１】（８）第５項記載の方法において、転送す
る最下位ビットの前記値ｍを決定する前記段階は、次式
に基づいて前記値ｍを計算する段階を含むことを特徴と
する前記方法。

【００４２】（９）試験システムのテスタメモリによっ
て読み出し可能なプログラム可能記憶装置を有し、テス
タ制御装置によって実行可能な各命令のプログラムを有
形に実施して、前記試験システムの試験本体から前記テ
スタメモリにデータを転送する段階と、試験状態にある
装置によって生成されるｎビットのコードワードを再生
して更なる処理を実行して、試験状態にある前記装置が
操作性の所定のレベルを満たすか否かを決定するための
パラメータを計算する段階とを含む方法を実行してなる
前記試験システムにおいて、前記方法が、（ａ）Ａ／Ｄ
変換器の入力に、おのおのが複数のｎビットを含む一連
の連続したコードワードを前記Ａ／Ｄ変換器の各出力上
に形成するために時間と共に変化すると共に、所定の電
圧範囲をカバーする試験信号を供給する段階と、（ｂ）
前記試験システムに固有のノイズに比例した複数の最下
位ビットを示す数ｍの値を捕獲する段階と、（ｃ）前記
値ｍを記憶装置に記憶する段階と、（ｄ）前記Ａ／Ｄ変
換器から発生した前記複数のｎデジタルビットのうちの
複数のｍ個の最下位ビット（ｍ個の最下位ビットはコー
ドワードを構成する）を捕獲する段階と、（ｅ）複数の
ｋ個のコードワードをｂビットのバス幅を有するバスに
沿って試験メモリに転送する（ｋは最も近い整数に丸め
られた最下位ビットの値ｍによって除される前記バスの
ビット幅の商に等しい）段階と、（ｆ）前記複数のｋ個
のコードワードを前記複数のｎビットのコードワードに
復号化する段階と、（ｇ）前記複数のｎビットコードワ
ードから各パラメータの変数を計算して、試験状態にあ
る前記装置が操作性の所定の判定基準に及第するか否か
を決定する段階と、を具備したことを特徴とする前記方
法。

【００４３】（１０）第９項記載の方法において、転送
する最下位ビットの前記値ｍを決定する前記段階は、ユ
ーザ入力装置から前記値ｍを捕獲する段階を含むことを
特徴とする前記方法。

【００４４】（１１）第９項記載の方法において、転送
する最下位ビットの前記値ｍを決定する前記段階は、次
式に基づいて前記値ｍを計算することを特徴とする前記
方法。

【００４５】（１２）第９項記載の方法において、前記
復号化段階が、（ａ）ユーザ入力装置から理想的Ａ／Ｄ
変換器に対するコード当りのサンプルの平均数を示す値
ｒを捕獲する段階と、（ｂ）前記値ｒを記憶装置に記憶
する段階と、（ｃ）標本化領域当りのサンプル数の値Ｒ
を次式に基づいて計算する段階と、（ｄ）オフセット値ｌ_offsetの値を０に、サンプル数Ｓ
に対する値を０に、かつ状態数に対する値を０にそれぞ
れ初期化する段階と、（ｅ）前記状態数が０でｍ番目の
ビットが１であるときにのみ、カウントの値ｃを０に設
定し、前記オフセット値ｌ_offsetの値をｌ_offset−２^m
に設定し、かつ前記オフセット値ｌ_offsetをｍビットの
コードワードに加える段階と、（ｆ）前記状態数が０で
前記ｍ番目のビットが０であるときにのみ、カウントの
前記値ｃを１だけ増分すると共に、前記オフセット値ｌ
_offsetを前記ｍビットのコードワードに加える段階と、
（ｇ）前記状態数が１で前記ｍ番目のビットが１である
ときにのみ、カウントの前記値ｃを１だけ増分すると共
に、前記オフセット値ｌ_offsetを前記ｍビットのコード
ワードに加える段階と、（ｈ）前記状態数が１で前記ｍ
番目のビットが０であるときにのみ、カウントの前記値
ｃを０に設定すると共に、前記オフセット値ｌ_offsetを
前記ｍビットのコードワードに加える段階と、（ｉ）前
記状態数が０に等しく前記カウントｃが前記値Ｒに等し
いときにのみ、前記状態数を１に等しく設定すると共
に、前記カウントを０に等しく設定する段階と、（ｊ）
前記状態数が１に等しく前記カウントｃが前記値Ｒに等
しいときにのみ、前記状態数を０に設定し、前記カウン
トを０に設定し、かつ前記オフセット値ｌ_offsetをｌ
_offset＋２^mに等しく設定する段階と、（ｋ）前記サン
プル数ｓを１だけ増分する段階と、（ｌ）前記サンプル
数ｓがサンプルの総数Ｓ未満であるときにのみ、前記段
階（ａ）から（ｋ）を繰り返す段階と、を備えたことを
特徴とする前記方法。

【００４６】（１３）プロセッサによって実行されると
き、前記プロセッサに第９項記載の前記各段階を実行さ
せる命令のシーケンスを記憶したコンピュータ読出し可
能媒体。

【００４７】（１４）集積回路を製造する方法におい
て、（ａ）試験システム上の複数の試験信号サンプル
で、試験状態にある装置を刺激する（ｅｘｃｉｔｉｎ
ｇ）段階と、（ｂ）前記複数の試験信号サンプルに応答
して、試験状態にある前記装置から各サンプル毎にｎビ
ット出力データコードワードを検索する段階と、（ｃ）
ｎビット幅の通信チャンネルによって各サンプル毎に複
数のｍ個の最下位ビットパケットを処理装置に転送する
（ｎ＞ｍで、かつｍは前記試験システムに固有のノイズ
に比例する）段階と、（ｄ）前記ｍビットパケットに加
えるオフセット値を決定することによって、最下位ビッ
トの各ｍビットパケットから各サンプル毎にｎビット出
力データコードワードを再生する段階と、（ｅ）各ｎビ
ット出力データコードワードから特性（ｃｈａｒａｃｔ
ｅｒｉｓｔｉｃ）パラメータを計算する段階と、（ｆ）
前記特性パラメータを操作性の所定の判定基準と比較す
ることによって、前記装置が操作性の前記所定の判定基
準に及第するか否かを決定する段階と、（ｇ）試験状態
にある前記装置をパッケージする段階と、を具備したこ
とを特徴とする前記方法。

【００４８】（１５）本願で説明する試験システム及び
方法は半導体装置の生産試験時間を低減する。詳述する
と、本発明による装置及び方法は試験本体及び試験メイ
ンフレーム間のデータ転送時間を低減する。試験システ
ムはワークステーション、ハンドリング装置、試験本体
及び試験メインフレームを含む。通信チャンネルは各制
御信号及びデータを転送するために、ワークステーショ
ン、ハンドリング装置、試験本体及び試験メインフレー
ムを共にリンクする。試験メインフレームはｎビットコ
ードワード毎にｍビットパケットの最下位ビットを送信
する（ｍは最下位ビットによるシステムに固有のノイズ
振幅に比例する）。代替例では、ワークステーションの
ユーザは試験本体に各制御信号を送信して、ｎビットコ
ードワード毎にｍビットパケットを送る。試験メインフ
レームは通信チャンネルによってこの試験メインフレー
ムに同時に転送できるｍビットパケットの数を計算す
る。試験メインフレームが一旦データを捕獲すると、試
験メインフレームは各ｍビットパケットに加えて合計が
最初のｎビットコードワードの値になるオフセット値を
決定することによって、このｍビットパケット化データ
から元のｎビットコードワードを再生する。試験メイン
フレームはｎビットコードワードを更に処理して、装置
が操作性の所定の判定基準に及第するか否かを決定す
る。

【００４９】

【図面の簡単な説明】

【図１】既知のヒストグラムベース試験セットアップを
示す概略図である。

【図２】Ａ／Ｄ変換器に対する入力信号及びそれに関連
する理想的応答を示す線図である。

【図３】Ａ／Ｄ変換器のサンプル化したコードワード値
を示す線図である。

【図４】５Ｖのダイナミックレンジを有するコード当り
８個のサンプルを含むランプ（ｒａｍｐ）で刺激された
４ＬＳＢノイズを有する８ビットＡＤＣの最後の３個の
最下位ビットのシミュレート化した出力の各線図（ｘ軸
はサンプル数を表し、ｙ軸はデジタル出力を表す）であ
る。

【図５】本発明による元のｎビットコードワードを再生
するのに必要な状態に対するオフセット値を図示する８
ビットＡＤＣの第３の最下位ビットのシミュレート化し
た出力の線図である。

【図６】本発明による適正なオフセットを付加する方法
を示すフローチャート図である。

【図７】ａ及びｂは本発明及び既知の方法によってそれ
ぞれ計算したＤＮＬを示す線図である。

【符号の説明】

１００自動試験システム１１０メインフレーム１１１シーケンーサー制御モジュール１１２テスタメモリ１１３デジタルメインフレームボード１１４処理装置１１５デジタルパターンメモリ１１６通信チャンネル１１８コンピュータ化ワークステーション１２０試験本体１２１デジタル収集メモリ１２２ハンドリング装置１２４試験プローブ１２６テスタ中央処理装置１２８デジタル信号プロセッサ

フロントページの続き (72)発明者スマントバパトアメリカ合衆国カリフォルニア、ウエストレイクビリッジ、ハンプシャーロード 611 Ｆターム(参考） 2G132 AA11 AB01 AE01 AE04 AE22 AL09 5J022 AA01 AC04 BA05 CD02

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換器を試験して該Ａ／Ｄ変換器
の特性パラメータを発生するシステムにおいて、（ａ）前記Ａ／Ｄ変換器を載置するためのハンドリング
装置と、（ｂ）前記ハンドリング装置に結合した通信チャンネル
と、（ｃ）複数の試験プローブを有し、ベクトル列を前記Ａ
／Ｄ変換器に加え、前記通信チャンネルに結合した試験
本体と、（ｄ）前記通信チャンネルに結合し、ユーザ入力に応答
するコンピュータ化ワークステーションと、（ｅ）前記通信チャンネルに結合して、複数のｎビット
のコードワードを処理する試験メインフレームと、を具
備し、（ｆ）前記ハンドリング装置が前記試験メインフレーム
に応答して、試験状態にある装置を位置決めして、前記
試験本体の前記複数の試験プローブに接触し、（ｇ）前記試験本体が前記試験メインフレームに応答し
て、試験状態にある前記装置に複数の試験信号を加え、
前記Ａ／Ｄ変換器が前記複数の試験信号に応答して、各
試験信号毎にｎビットのコードワードを発生し、（ｈ）前記試験メインフレームが前記コンピュータ化ワ
ークステーションのユーザ入力に応答して、複数の制御
信号を発生して、各ｎビットコードワード毎に最下位ビ
ットのｍビットパケットを前記試験メインフレームへ送
信し、但し値ｍは前記システムに固有のノイズに比例
し、かつｍはｎ未満であり、前記試験メインフレームは
最下位ビットの各ｍビットパケットに応答して、各ｍビ
ットパケットに加えるオフセット値を決定することによ
って前記複数のｎビットのコードワードを再生し、前記
試験メインフレームは前記再生した複数のｎビットのコ
ードワード及び操作性の所定の判定基準に応答して、前
記Ａ／Ｄ変換器が機能性のレベルに及第するか否かを決
定してなることを特徴とする前記システム。
【請求項２】試験状態にある装置が適正に機能してい
るか否かを決定する試験システムの方法において、（ａ）試験状態にある前記装置に試験信号を供給する段
階であって、前記試験信号は、おのおのが複数のｎビッ
トを含む一連の連続したコードワードをＡ／Ｄ変換器の
各出力上に形成するために時間と共に変化すると共に、
所定の電圧範囲をカバーしてなる前記段階と、（ｂ）前記システムに固有のノイズの値に比例する複数
の最下位ビットを示すｍの値を決定する段階と、（ｃ）前記値ｍを記憶装置に記憶する段階と、（ｄ）試験状態にある前記装置から発生した前記複数の
ｎ個のデジタルビットの複数のｍ個の最下位ビット（ｍ
個の最下位ビットはコードワードを構成する）を捕獲す
る段階と、（ｅ）複数のｋ個のコードワードをｂビットのバス幅を
有するバスに沿って試験メモリに転送する段階であっ
て、この際、ｋが最も近い整数に端数を切り捨てた最下
位ビットｍの数によって除算した前記バスのビット幅の
商に等しくてなる前記段階と、（ｆ）前記複数のｋ個のコードワードを復号化して、ｎ
ビットデジタルコードワードを再生する段階と、（ｇ）前記複数のｎビットコードワードからパラメータ
変数を計算して、試験状態にある前記装置が操作性の所
定の判定基準に及第しているか否かを決定する段階と、
を具備したことを特徴とする前記方法。