JPWO2007004655A1 - サンプリング回路 - Google Patents

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Abstract

本発明にかかるサンプリング回路は、被測定デバイスから出力されるデジタルデータ（Ｓ１）を入力とし、該デジタルデータ（Ｓ１）を一定周期でサンプリングするラッチ回路（１２）と、前記ラッチ回路（１２）によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段（１３ａ）と、前記加算出力手段（１３ａ）による加算出力処理を、前記ラッチ回路（１２）によるサンプリング処理と並行しておこなうように制御する制御ロジック部（１１）と、を備える。これにより、より検査時間を削減することができ、また、容量の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現することができる。

Description

本発明は、ＡＤコンバータ、あるいはＤＡコンバータのサンプリング回路に関するものである。
ＡＤコンバータ、あるいはＤＡコンバータから出力される波形を解析する場合は、波形に含まれるノイズを除去しなければ、正確な解析を行なうことができない。ノイズの発生源としては、デバイスの電源やＧＮＤから混入されるノイズ、ＬＳＩテスタや計測機器自身がもつノイズなどがある。
ノイズを除去するために、アナログ信号に対してはローパスフィルタを用い、デジタル信号に対してはフィルタを用いてフィルタ処理を行なうという方法がある。しかし、これらの方法では、ＡＤコンバータ、あるいはＤＡコンバータに合わせて適当なローパスフィルタやフィルタを選択する必要がある。また、１つの信号ラインに複数のＡＤコンバータ、あるいはＤＡコンバータの出力を切り換えて出力する場合には、ローパスフィルタやフィルタについても複数用意しなければならず、回路が複雑になるという問題がある。
ノイズ除去の別の方法として、サンプリングデータを平均化する方法がある。この方法は、サンプリングデータを平均化することにより、サンプリングしたデータに含まれるランダムなノイズが相殺され、精度のよい波形データを取得することが可能である。また、上述したローパスフィルタやフィルタなどのノイズ低減のためのノイズ除去回路を、削減または最小限にすることができるため、解析に必要な回路または装置を簡単化でき、解析装置全体の信頼性を向上させ、かつコストを削減させることができるという長所がある。
この従来の平均化によるノイズ除去方法について、図１３を用いて説明する。
図１３に示す従来のノイズ除去方法では、同一波形データを複数回出力させ、サンプリングを行っている。
例えば、図１３（ａ）に示すように、４サイクル分のデジタルデータをサンプリング回路に入力し、図１３（ｂ）に示すように、１／ｎサイクル単位で１回のサンプリングを行なう。そして、同一位相サンプリング点ごとに加算して１サイクル分のデータとしてメモリに格納する。すなわち、データａ１，ａ１’，ａ１’’，ａ１’’’を加算したものを第１の位相サンプリングデータとして、データａ２，ａ２’，ａ２’’，ａ２’’’を加算したものを第２の位相サンプリングデータとして、…、データａｎ，ａｎ’，ａｎ’’，ａｎ’’’を加算したものを第ｎの位相サンプリングデータとして格納する。そして、４サイクル分のデジタルデータのサンプリングが全て完了した後、各入力データに対応するサンプリングデータごとにソフト的に平均化する。これにより、４サイクル分の平均化されたデジタルデータを得ることができる。
また別の平均化によるノイズ除去の方法として、同一の波形データを複数回入力し、各波形データにおいてサンプリングするタイミングが同じである出力データを加算してメモリに格納していき、サンプリング完了後に演算器を用いて加算平均を出力させることにより、平均化処理のうち加算出力処理の部分をサンプリング時に行い、計算時間を削減する方法もある（例えば、特許文献１参照）。
特開平１−１５６６８２号公報（第８頁、第３図）
しかしながら、従来の平均化によるノイズを除去する方法では、サンプリング数が増えると、サンプリングデータを記憶するためのデータメモリの必要容量も大きくなり、結果、検査設備の価格が高価格になり、検査コストが増大するという課題がある。
また、サンプリングデータをメモリに格納する際に、サンプリング点アドレスを発生するためのアドレス発生器が必要であるため、回路規模を十分に抑えることができず、低コストの検査設備を実現することができないという問題があった。
また、サンプリング終了後に平均化などの演算処理を行なう必要があるため、その演算処理にかかる時間により検査時間が伸び、その結果、検査コストが増大する問題があった。
そこで、本発明は、上記問題点を解消するためになされたものであり、検査コストを低減することができるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路を提供することを目的とするものである。
上記課題を解決するために、本発明の請求項１にかかるサンプリング回路は、被測定デバイスから出力されるデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、前記加算出力手段による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する制御手段と、を備えた、ことを特徴とする。
これにより、サンプリング手段によるサンプリング処理と、加算出力手段による加算出力処理とを並行して行なうことが可能であるため、より検査時間を削減することができ、また、サンプリング処理が終了するまでサンプリングデータを格納するための容量の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現することができる。
また、本発明の請求項２にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段を有する、ことを特徴とする。
これにより、ＡＤコンバータの非直線性誤差等を検査する場合にＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号についてはサンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定デバイスを検査する際において、サンプリング回数を調整することにより、検査精度および検査コストを高効率化することができる。
また、本発明の請求項３にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記加算出力手段から出力される前記加算値を記憶し、該加算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前記制御手段は、前記データ記憶手段に記憶されている加算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、前記制御手段は、前記加算値を前記データ記憶手段に記憶するタイミング、および前記加算値を前記データ記憶手段から読み出すタイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、検査を行なうことができる。
また、本発明の請求項４にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段を有し、かつ、前記制御手段は、前記単数または複数の各加算回路による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、加算データ量が大きい場合にも対応することができるため、例えば、データ容量が小さいが高速にデータを処理可能な加算回路と、データ処理は低速であるがデータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を行なうことができる。
また、本発明の請求項５にかかるサンプリング回路は、請求項３に記載のサンプリング回路において、前記データ記憶手段から所定の読み出し数ごとに読み出された前記加算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことができ、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することができ、その結果、検査時間を短縮することができる。
また、本発明の請求項６にかかるサンプリング回路は、請求項５に記載のサンプリング回路において、前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項７にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、ＡＤ変換、サンプリング、演算、判定までの一連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項８にかかるサンプリング回路は、被測定デバイスから出力される１サイクル分のデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、前記加算出力手段から出力された加算値の各々を所定の除数で除算し、該除算値を出力する除算出力手段とを備え、前記制御手段は、前記加算出力手段による加算出力処理、および前記除算出力手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、複数サイクルのデジタルデータのサンプリングを行なう必要がないため、検査時間を削減することができ、また、サンプリング手段によるサンプリングと加算出力手段による加算出力処理と除算出力手段による除算出力処理とを並行して行なうことが可能であるため、より検査時間を削減することができ、さらに、サンプリングが終了するまでにサンプリングデータを格納するための容量の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現することができる。
また、本発明の請求項９にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段と、前記加算数設定手段により設定される加算数に基づいて、前記除数を、各入力データごとに個別に設定する除数設定手段とを有する、ことを特徴とする。
これにより、ＡＤコンバータの非直線性誤差等を検査する場合にＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号についてはサンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定デバイスを検査する際においても、サンプリング回数の調整を行なうことにより、検査精度と検査コストを高効率化することができる。
また、本発明の請求項１０にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記除算出力手段から出力される前記除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前記制御手段は、前記データ記憶手段に記憶されている除算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、前記制御手段は、前記除算値を前記データ記憶手段に記憶するタイミング、および前記除算値を前記データ記憶手段から読み出すタイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結果のみをデータ記憶手段に記憶するため、必要となるメモリ容量を大幅に削減することができる。
また、本発明の請求項１１にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段と、前記加算数設定手段により設定される加算数に基づいて、前記除数を各入力データごとに個別に設定する除数設定手段とを有し、かつ、前記制御手段は、前記単数または複数の各加算回路による加算出力処理、及び前記除算手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、加算データ量が大きい場合にも対応することができ、例えば、データ容量が小さいが高速にデータを処理可能な加算回路と、データ処理は低速であるがデータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を行なうことができる。
また、本発明の請求項１２にかかるサンプリング回路は、請求項１０に記載のサンプリング回路において、前記データ記憶手段から所定の読み出し数ごとに読み出された前記除算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことができ、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することができ、その結果、検査時間を短縮することができる。
また、本発明の請求項１３にかかるサンプリング回路は、請求項１２に記載のサンプリング回路において、前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項１４にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、ＡＤ変換、サンプリング、演算、判定までの一連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
本発明のサンプリング回路によれば、ＡＤコンバータ、あるいはＤＡコンバータの非直線性誤差などの検査においては、入力された１サイクル分のデジタルデータを一定周期でサンプリングする処理と、上記サンプリングしたデジタルデータを同一入力コードごとに加算し、順次出力する処理とを、並行して行なうようにしたので、演算時間を減少させることができ、検査時間を大幅に削減することができる。
また、本発明のサンプリング回路によれば、同一入力コードごとにサンプリングデータをそのままデータ記憶手段に格納するのでなく、平均化した結果のみを格納するようにしているため、サンプリングデータを格納するために必要なメモリ容量を大幅に削減することができる。
図１は、本発明の実施の形態１によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図２は、上記実施の形態１におけるサンプリング方式を示す図である。 図３は、本発明の実施の形態２によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図４は、上記実施の形態２におけるサンプリング方式を示す図である。 図５は、本発明の実施の形態３によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図６は、上記実施の形態３におけるサンプリング方式を示す図である。 図７は、本発明の実施の形態４によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図８は、本発明の実施の形態５によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図９は、本発明の実施の形態６によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図１０は、本発明の実施の形態７によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図１１は、上記実施の形態２のサンプリング回路の他の構成例を示す図である。 図１２は、図１１に示すサンプリング回路における、サンプリング方式を示す図である。 図１３は、従来のサンプリング方式を説明するための図である。
符号の説明
１０，２０，２１，３０，４０，５０，６０，７０ サンプリング回路
１１ 制御ロジック部
１２ ラッチ回路
１３，１４，２３，２４ 加算レジスタ
１５ 除算器
１６ デジタルメモリ
１７ 演算器
１８ 判定器
１９ ＡＤコンバータ
（実施の形態１）
以下、本発明の実施の形態１によるサンプリング回路について、図面を参照しながら説明する。
図１は、本実施の形態１によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路１０の構成を示す図である。
本実施の形態１のサンプリング回路１０は、制御ロジック部（制御手段）１１、ラッチ回路（サンプリング手段を構成する）１２、および加算出力手段１３ａを備えたものである。
ラッチ回路１２は、被測定デバイスから出力される１サイクル分のデジタル信号Ｓ１を入力とし、該デジタル信号Ｓ１を一定周期でサンプリングする。
加算出力手段１３ａは、加算レジスタ（加算回路）１３よりなり、ラッチ回路１２によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する。
制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）を有し、加算レジスタ１３による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
次に、本実施の形態１のサンプリング回路１０の動作について説明する。
図２に、本実施の形態１のサンプリング方式を説明するための図を示す。
図２（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１に対し、図２（ｂ）に示すように、一定周期のサンプリングを行なう。図２（ｂ）では、サンプリングされたデジタルデータを、ａ１，ａ２，ａ３，ａ４，…，ａｎ−２，ａｎ−１，ａｎとしている。また、サンプリングデータａ１，ａ２，ａ３，ａ４が同じコードのデータであり、サンプリングデータａ５，ａ６，ａ７，ａ８が同じコードのデータであり、ａｎ−３，ａｎ−２，ａｎ−１，ａｎが同じコードのデータであることを示している。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を順次出力する。図２（ｃ）では、加算レジスタ１３から出力される加算値をＸ１，Ｘ２，…，Ｘｍで表している。サンプリングデータａ１〜ａｎと加算値Ｘ１〜Ｘｍとの関係は、ａ１＋ａ２＋ａ３＋ａ４＝Ｘ１、ａ５＋ａ６＋ａ７＋ａ８＝Ｘ２、…、ａｎ−３＋ａｎ−２＋ａｎ−１＋ａｎ＝Ｘｍである。この加算値が、サンプリング回路１０から出力されるデジタル信号Ｓ２となる。つまり、サンプリング回路１０全体では、サンプリングしたデジタルデータを同一入力コードごとに所定の加算数ずつ加算した加算値を順次出力することになる。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理を、ラッチ回路１２による次のサンプリング処理、つまり、後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
このような実施の形態１のサンプリング回路１０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことより、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本実施の形態１のサンプリング回路では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
なお、本実施の形態１では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段を用いて、上記加算数を、各入力コードごとに個別に設定するようにしても良い。
例えば、ＡＤコンバータの非直線性誤差を検査する場合、ＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響を受けやすい入力信号についてはサンプリング回数を増やすことにより、平均化する母数を増やし、ノイズ除去精度を向上させることができる。一方、ノイズの影響を受けにくいことが予め分かっている入力信号に対しては、サンプリング回数を減らすことにより、必要最小限のサンプリング回数でノイズ除去を行なうことができる。このように、被測定デバイスを検査する際において、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態２）
以下、本発明の実施の形態２によるサンプリング回路について、図面を参照しながら説明する。
図３は、本実施の形態２によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路２０の構成を示す図である。図３において、図１と同一の構成要素については、同一符号を付している。
本実施の形態２のサンプリング回路２０は、制御ロジック部１１、ラッチ回路１２、及び加算出力手段１３ｂを備えたものである。
加算出力手段１３ｂは、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する、２つの加算回路、すなわち、加算レジスタ１３と加算レジスタ１４とよりなる。
加算レジスタ１４は、加算レジスタ１３から入力される加算値を所定の加算数ずつ加算し、該加算値を出力する。
なお、制御ロジック部１１は、各加算レジスタ１３、１４が加算する該各加算数を設定する加算数設定手段（図示せず）を有し、加算レジスタ１３による加算出力処理、および加算レジスタ１４による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
本実施の形態２では、１段目の加算レジスタ１３は、データ容量は小さいが、高速にデータを処理できるものであり、２段目の加算レジスタ１４は、データ処理は低速であるが、データ容量の大きいものである。
次に、本実施の形態２のサンプリング回路２０の動作について説明する。
図４に、本実施の形態２におけるのサンプリング方式を説明するための図を示す。
図４（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、図４（ｂ）に示すように、一定周期でサンプリングする。図４（ｂ）では、サンプリングされたデジタルデータをａ１，ａ２，ａ３，ａ４，…，ａｎ−２，ａｎ−１，ａｎとしている。また、サンプリングデータａ１，ａ２，ａ３，ａ４が同じコードのデータであり、サンプリングデータａ５，ａ６，ａ７，ａ８が同じコードのデータであり、ａｎ−３，ａｎ−２，ａｎ−１，ａｎが同じコードのデータであることを示している。
サンプリングされたデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに２データずつ加算し、該加算値を順次出力する。図４（ｃ）では、１段目の加算レジスタ１３から出力される加算値をＸ１，Ｘ２，…，Ｘｍで表している。サンプリングデータａ１〜ａｎと加算値Ｘ１〜Ｘｍとの関係は、ａ１＋ａ２＝Ｘ１、ａ３＋ａ４＝Ｘ２、…、ａｎ−３＋ａｎ−２＝Ｘｍ−１、ａｎ−１＋ａｎ＝Ｘｍである。
加算レジスタ１３から出力される加算値は、加算レジスタ１４に入力される。加算レジスタ１４では、加算レジスタ１３から出力された加算値を、同一入力コードごとに２データずつ加算し、該加算値を順次出力する。図４では、２段目の加算レジスタ１４から出力される加算値をＹ１，Ｙ２，…，Ｙｍ／２で表している。１段目の加算レジスタ１３から出力される加算値Ｘ１〜Ｘｍと２段目の加算レジスタ１４から出力される加算値Ｙ１〜Ｙｍ／２との関係は、Ｘ１＋Ｘ２＝Ｙ１、Ｘ３＋Ｘ４＝Ｙ２、…、Ｘｍ−１＋Ｘｍ＝Ｙｍ／２である。この加算レジスタ１４から出力される加算値が、サンプリング回路２０から出力されるデジタル信号Ｓ３となる。つまり、サンプリング回路２０全体では、サンプリングしたデジタルデータを同一入力コードごとに４データずつ加算した加算値を順次出力することになる。
上述した処理は、制御ロジック部１１により、加算出力手段１３ｂによる加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御されている。具体的には、加算レジスタ１３によるサンプリングデータａ１とサンプリングデータａ２の加算出力処理と、加算レジスタ１３によるサンプリングデータａ３とサンプリングデータａ４の加算出力処理と、加算レジスタ１４による加算値Ｘ１と加算値Ｘ２の加算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
このような本実施の形態２のサンプリング回路２０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに２データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を同一入力コードごとに２データずつ加算し、該加算値を順次出力する加算レジスタ１４と、加算レジスタ１３による加算出力処理、および加算レジスタ１４による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことにより、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本実施の形態２のサンプリング回路では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
また、本実施の形態２では、データ容量が小さいが高速にデータを処理する加算レジスタ１３と、データ処理は低速であるがデータ容量が大きい加算レジスタ１４とを組み合わるようにしたので、より効率良くデータ処理を行なうことができ、加算データ量が大きい場合でも対応することができる。
なお、本実施の形態２では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
また、本実施の形態２では、加算出力手段１３が２段構成となっている場合について示しているが、これは、３段以上の構成であってもよい。
また、本実施の形態２では、加算出力手段１３ｂが２段の加算レジスタ１３，１４を直列接続してなる場合について示しているが、これは、並列接続してなるものであっても良い。
ここで、加算出力手段を、２段の加算レジスタを並列接続して構成した場合のサンプリング回路について説明する。図１１に上記実施の形態２の他の構成例によるサンプリング回路を示す。
図１１に示すサンプリング回路２１は、制御ロジック１１、ラッチ回路１２、および、２段の加算レジスタ２３，２４を並列に接続してなる加算出力手段１３ｃを備えている。
このサンプリング回路２１のサンプリング方式を、図１２に示す。
図１２（ａ）に示すデジタル信号Ｓ１がサンプリング回路２１に入力されると、図１２（ｂ）に示すように、ラッチ回路２により同一入力コード毎に２データずつサンプリングされ、このサンプリングデータａ１〜ａｎは、２データずつ交互に加算レジスタ２３，２４に入力される。つまり、サンプリングデータａ１，ａ２は加算レジスタ２３に、次のサンプリングデータａ３，ａ４は加算レジスタ２４に、次のサンプリングデータａ５，ａ６は加算レジスタ２３に入力され、さらに後続のサンプリングデータａ７〜ａｎも同様に、２データずつ交互に各加算レジスタ２３，２４に入力される。
そして、同一入力データごとに各加算レジスタ２３，２４に入力されたサンプリングデータは、図１２（ｃ），図１２（ｄ）に示すように、各加算レジスタ２３，２４によりそれぞれ加算され、加算レジスタ２３の出力Ｘ１〜Ｘｍと加算レジスタ２４の出力Ｙ１〜Ｙｍは交互にデジタル信号Ｓ１０として出力される。
このように、加算出力手段を、２段の加算レジスタを並列接続して構成した場合にも、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本サンプリング回路２１では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
（実施の形態３）
以下、本発明の実施の形態３によるサンプリング回路について、図面を参照しながら説明する。
図５は、本実施の形態３によるサンプリング回路３０の構成を示す図である。図５において、図１と同一の構成要素については、同一符号を付している。
本実施の形態３のサンプリング回路３０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、および除算器（除算出力手段）１５を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
除算器１５は、加算レジスタ１３から出力された加算値を、各々所定の除数で除算し、該除算値を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）とを有し、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
次に、本実施の形態３によるサンプリング回路３０の動作について説明する。
図６に、本実施の形態３におけるサンプリング方式を説明するための図を示す。
図６（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、図６（ｂ）に示すように、一定周期でサンプリングする。図６（ｂ）では、サンプリングされたデジタルデータをａ１，ａ２，ａ３，ａ４，…，ａｎ−２，ａｎ−１，ａｎとしている。また、サンプリングデータａ１，ａ２，ａ３，ａ４が同じコードのデータであり、サンプリングデータａ５，ａ６，ａ７，ａ８が同じコードのデータであり、ａｎ−３，ａｎ−２，ａｎ−１，ａｎが同じコードのデータであることを示している。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を順次出力する。図６（ｃ）では、加算レジスタ１３から出力される加算値をＸ１，Ｘ２，…，Ｘｍで表している。サンプリングデータａ１〜ａｎと加算値Ｘ１〜Ｘｍとの関係は、ａ１＋ａ２＋ａ３＋ａ４＝Ｘ１、ａ５＋ａ６＋ａ７＋ａ８＝Ｘ２…、ａｎ−３＋ａｎ−２＋ａｎ−１＋ａｎ＝Ｘｍである。
加算レジスタ１３の出力データは、除算器１５に入力される。除算器１５では、加算レジスタ１３から出力された加算値を、所定の除数、ここでは“４”で除算し、該除算値を出力する。図６（ｄ）では、除算器１５から出力される除算値をＺ１、Ｚ２、…、Ｚｍで表している。加算値Ｘ１〜Ｘｍと除算値Ｚ１〜Ｚｍとの関係は、Ｘ１／４＝Ｚ１、Ｘ２／４＝Ｚ２、…、Ｘｍ／４＝Ｚｍである。この除算器１５から出力される除算値が、サンプリング回路３０から出力されるデジタル信号Ｓ４となる。つまり、サンプリング回路３０全体では、サンプリングしたデジタルデータを同一入力コードごとに平均化した値を出力することになる。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理と、除算器１５による加算値Ｘ１の除算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
このような実施の形態３のサンプリング回路３０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことより、サンプリング時にサンプリングデータの平均化を行なうことができ、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態３のサンプリング回路３０では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
なお、本実施の形態３では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態４）
以下、本発明の実施の形態４によるサンプリング回路について、図面を参照しながら説明する。
図７は、本実施の形態４によるサンプリング回路４０の構成を示す図である。図７において、図５と同一の構成要素については、同一符号を付している。
本実施の形態４のサンプリング回路４０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ（データ記憶手段）１６を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
デジタルメモリ１６は、除算器１５から出力される除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値を記憶するタイミング、およびデジタルメモリ１６から記憶した除算値を出力するタイミングを制御する。
次に、本実施の形態４のサンプリング回路４０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理と、除算器１５による加算値Ｘ１の除算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に入力される。デジタルメモリ１６では、入力された除算値を記憶し、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに記憶した除算値を出力する。このデジタルメモリ１６から所定の読み出し数ごとに出力される除算値が、サンプリング回路４０から出力されるデジタル信号Ｓ５となる。
このような実施の形態４のサンプリング回路４０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力される加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力するデジタルメモリ１６と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数を制御する制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態４のサンプリング回路４０では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
さらに、この実施の形態４のサンプリング回路４０は、内部にデジタルメモリ１６を備えているため、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結果のみをデジタルメモリ１６に記憶させるため、必要となるメモリ容量を削減することができる。
なお、本実施の形態４では、デジタルメモリ１６に入力されるデジタルデータは、除算器１５から出力されたデジタルデータとなっているが、加算レジスタ１３から出力されるデジタルデータを入力としてもよい。
また、本実施の形態４では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態５）
以下、本発明の実施の形態５によるサンプリング回路について、図面を参照しながら説明する。
図８は、本実施の形態５によるサンプリング回路５０の構成を示す図である。図８において、図７と同一構成要素については、同一符号を付している。
本実施の形態５のサンプリング回路５０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、および演算器（演算手段）１７を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
演算器１７は、デジタルメモリ１６から出力される所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、予め設定されている任意のアルゴリズムに従って所定の非直線性誤差等の演算処理を行い、演算結果であるデジタル信号Ｓ６を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から前記記憶した除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
次に、本実施の形態５のサンプリング回路５０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理と、除算器１５による加算値Ｘ１の除算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。この演算結果が、サンプリング回路５０の出力Ｓ６となる。
このような実施の形態５のサンプリング回路５０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態５のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
また、この実施の形態５のサンプリング回路５０は、回路内に、デジタルメモリ１６、および演算部１７を備えているため、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を持たなくても、検査を行なうことができる。さらに、サンプリング回路内の演算部１７が、サンプリング回路外部の演算手段よりも高速に演算処理を行える場合、演算時間を短縮することができ、これにより、検査時間を短縮することができる。
なお、本実施の形態５では、図８において、デジタルメモリ１６に入力されるデジタルデータは、除算器１５から出力されたデジタルデータとなっているが、加算レジスタ１３から出力されるデジタルデータを入力としてもよい。その場合には、演算器１７は、制御ロジック部１１から各デジタルデータを除算する除数を受け取り、その除数でデジタルデータを除算できるものとする。
また、本実施の形態５では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態６）
以下、本発明の実施の形態６によるサンプリング回路について、図面を参照しながら説明する。
図９は、本実施の形態６によるサンプリング回路６０の構成を示す図である。図９において、図８と同一構成要素については、同一符号を付している。
本実施の形態６のサンプリング回路６０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、演算器１７、および判定器（判定手段）１８を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
判定器１８は、演算器９から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果であるデジタル信号Ｓ７を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されている加算値の読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から前記記憶した除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
また、制御ロジック部１１は、判定器１８による判定のタイミング、および判定結果の出力タイミングを制御する。
次に、本実施の形態６のサンプリング回路６０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理と、除算器１５による加算値Ｘ１の除算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。
判定器１８では、演算器１７から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリング回路６０の出力Ｓ７となる。
このような実施の形態６のサンプリング回路では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、演算部１７による演算結果を所定の判断基準で判定する判定器１８と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御と、判定器１８による判定処理タイミング、および判定結果出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を削減できる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態６のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。さらに、この実施の形態６のサンプリング回路では、サンプリング時に、サンプリングデータの平均化、演算、判定までの処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
なお、本実施の形態６では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１が有する加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態７）
以下、本発明の実施の形態７によるサンプリング回路について、図面を参照しながら説明する。
図１０は、本実施の形態７のによるサンプリング回路７０の構成を示す図である。図１０において、図９と同一構成要素については、同一符号を付している。
本実施の形態７のサンプリング回路７０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、演算器１７、判定器１８、およびＡＤコンバータ（デジタル変換手段）１９を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
ＡＤコンバータ１９は、被測定デバイスからサンプリング回路１０に入力されるアナログ信号Ｓ８に対し、ＡＤ変換処理を実施し、デジタルデータＳ１をラッチ回路１２に出力する。
なお、制御ロジック部１１は、ＡＤコンバータ１９によるＡＤ変換のタイミング、およびダイナミックレンジを制御する。
また、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
さらに、制御ロジック部１１は、判定器１８による判定のタイミング、および判定結果の出力タイミングを制御する。
次に、本実施の形態７のサンプリング回路７０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のアナログ信号Ｓ８が、ＡＤコンバータ１９に入力される。ＡＤコンバータ１９では、入力されたアナログ信号Ｓ８に対しＡＤ変換を実施し、デジタル信号Ｓ１として出力する。
ＡＤコンバータ１９から出力されたデジタル信号Ｓ１は、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ１，ａ２，ａ３，ａ４の加算出力処理と、除算器１５による加算値Ｘ１の除算出力処理とを、ラッチ回路１２による後続のａ５，ａ６，ａ７，ａ８のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。
判定器１８では、演算器１７から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリング回路７０の出力Ｓ９となる。
このような実施の形態７のサンプリング回路では、被測定デバイスから出力された１サイクル分のアナログ信号をデジタル信号に変換するＡＤコンバータ１９と、ＡＤコンバータ１９の出力信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、演算部１７による演算結果を所定の判断基準で判定する判定器１８と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、ＡＤコンバータ１９による変換タイミング、およびダイナミックレンジの制御と、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御と、判定器１８による判定処理タイミング、および判定結果出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、サンプリング時にサンプリングデータの平均化を行なうことができ、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態７のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。さらに、この実施の形態７のサンプリング回路では、ＡＤ変換、サンプリング、サンプリングデータの平均化、演算、判定までの処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
なお、本実施の形態７では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１が有する加算数設定手段により、上記加算数を、各入力データごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
また、上記実施の形態１〜７で説明した本発明のサンプリング回路は、ＬＳＩテスターなどの計測器等、被測定デバイス内部、または検査ボード等の測定冶具のどれかに実装されていればよい。
本発明にかかるＡＤコンバータ・ＤＡコンバータのサンプリング回路は、検査設備または検査治具のコスト削減、および検査時間の短縮といった効果を有し、特に高精度なＡＤコンバータ・ＤＡコンバータを搭載したデバイスの検査コストを削減させる方法として有用である。
本発明は、ＡＤコンバータ、あるいはＤＡコンバータのサンプリング回路に関するものである。
ＡＤコンバータ、あるいはＤＡコンバータから出力される波形を解析する場合は、波形に含まれるノイズを除去しなければ、正確な解析を行なうことができない。ノイズの発生源としては、デバイスの電源やＧＮＤから混入されるノイズ、ＬＳＩテスタや計測機器自身がもつノイズなどがある。
ノイズを除去するために、アナログ信号に対してはローパスフィルタを用い、デジタル信号に対してはフィルタを用いてフィルタ処理を行なうという方法がある。しかし、これらの方法では、ＡＤコンバータ、あるいはＤＡコンバータに合わせて適当なローパスフィルタやフィルタを選択する必要がある。また、１つの信号ラインに複数のＡＤコンバータ、あるいはＤＡコンバータの出力を切り換えて出力する場合には、ローパスフィルタやフィルタについても複数用意しなければならず、回路が複雑になるという問題がある。
ノイズ除去の別の方法として、サンプリングデータを平均化する方法がある。この方法は、サンプリングデータを平均化することにより、サンプリングしたデータに含まれるランダムなノイズが相殺され、精度のよい波形データを取得することが可能である。また、上述したローパスフィルタやフィルタなどのノイズ低減のためのノイズ除去回路を、削減または最小限にすることができるため、解析に必要な回路または装置を簡単化でき、解析装置全体の信頼性を向上させ、かつコストを削減させることができるという長所がある。
この従来の平均化によるノイズ除去方法について、図１３を用いて説明する。
図１３に示す従来のノイズ除去方法では、同一波形データを複数回出力させ、サンプリングを行っている。
例えば、図１３（ａ）に示すように、４サイクル分のデジタルデータをサンプリング回路に入力し、図１３（ｂ）に示すように、１／ｎサイクル単位で１回のサンプリングを行なう。そして、同一位相サンプリング点ごとに加算して１サイクル分のデータとしてメモリに格納する。すなわち、データａ1，ａ1’，ａ1’’，ａ1’’’を加算したものを第１の位相サンプリングデータとして、データａ2，ａ2’，ａ2’’，ａ2’’’を加算したものを第２の位相サンプリングデータとして、…、データａn，ａn’，ａn’’，ａn’’’を加算したものを第ｎの位相サンプリングデータとして格納する。そして、４サイクル分のデジタルデータのサンプリングが全て完了した後、各入力データに対応するサンプリングデータごとにソフト的に平均化する。これにより、４サイクル分の平均化されたデジタルデータを得ることができる。
また別の平均化によるノイズ除去の方法として、同一の波形データを複数回入力し、各波形データにおいてサンプリングするタイミングが同じである出力データを加算してメモリに格納していき、サンプリング完了後に演算器を用いて加算平均を出力させることにより、平均化処理のうち加算出力処理の部分をサンプリング時に行い、計算時間を削減する方法もある（例えば、特許文献１参照）。
特開平１−１５６６８２号公報（第８頁、第３図）
しかしながら、従来の平均化によるノイズを除去する方法では、サンプリング数が増えると、サンプリングデータを記憶するためのデータメモリの必要容量も大きくなり、結果、検査設備の価格が高価格になり、検査コストが増大するという課題がある。
また、サンプリングデータをメモリに格納する際に、サンプリング点アドレスを発生するためのアドレス発生器が必要であるため、回路規模を十分に抑えることができず、低コストの検査設備を実現することができないという問題があった。
また、サンプリング終了後に平均化などの演算処理を行なう必要があるため、その演算処理にかかる時間により検査時間が伸び、その結果、検査コストが増大する問題があった。
そこで、本発明は、上記問題点を解消するためになされたものであり、検査コストを低減することができるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路を提供することを目的とするものである。
上記課題を解決するために、本発明の請求項１にかかるサンプリング回路は、被測定デバイスから出力されるデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、前記加算出力手段による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する制御手段と、を備えた、ことを特徴とする。
これにより、サンプリング手段によるサンプリング処理と、加算出力手段による加算出力処理とを並行して行なうことが可能であるため、より検査時間を削減することができ、また、サンプリング処理が終了するまでサンプリングデータを格納するための容量の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現することができる。
また、本発明の請求項２にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段を有する、ことを特徴とする。
これにより、ＡＤコンバータの非直線性誤差等を検査する場合にＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号についてはサンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定デバイスを検査する際において、サンプリング回数を調整することにより、検査精度および検査コストを高効率化することができる。
また、本発明の請求項３にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記加算出力手段から出力される前記加算値を記憶し、該加算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前記制御手段は、前記データ記憶手段に記憶されている加算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、前記制御手段は、前記加算値を前記データ記憶手段に記憶するタイミング、および前記加算値を前記データ記憶手段から読み出すタイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、検査を行なうことができる。
また、本発明の請求項４にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段を有し、かつ、前記制御手段は、前記単数または複数の各加算回路による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、加算データ量が大きい場合にも対応することができるため、例えば、データ容量が小さいが高速にデータを処理可能な加算回路と、データ処理は低速であるがデータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を行なうことができる。
また、本発明の請求項５にかかるサンプリング回路は、請求項３に記載のサンプリング回路において、前記データ記憶手段から所定の読み出し数ごとに読み出された前記加算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことができ、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することができ、その結果、検査時間を短縮することができる。
また、本発明の請求項６にかかるサンプリング回路は、請求項５に記載のサンプリング回路において、前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項７にかかるサンプリング回路は、請求項１に記載のサンプリング回路において、被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、ＡＤ変換、サンプリング、演算、判定までの一連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項８にかかるサンプリング回路は、被測定デバイスから出力される１サイクル分のデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、前記加算出力手段から出力された加算値の各々を所定の除数で除算し、該除算値を出力する除算出力手段とを備え、前記制御手段は、前記加算出力手段による加算出力処理、および前記除算出力手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、複数サイクルのデジタルデータのサンプリングを行なう必要がないため、検査時間を削減することができ、また、サンプリング手段によるサンプリングと加算出力手段による加算出力処理と除算出力手段による除算出力処理とを並行して行なうことが可能であるため、より検査時間を削減することができ、さらに、サンプリングが終了するまでにサンプリングデータを格納するための容量の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現することができる。
また、本発明の請求項９にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段と、前記加算数設定手段により設定される加算数に基づいて、前記除数を、各入力データごとに個別に設定する除数設定手段とを有する、ことを特徴とする。
これにより、ＡＤコンバータの非直線性誤差等を検査する場合にＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号についてはサンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定デバイスを検査する際においても、サンプリング回数の調整を行なうことにより、検査精度と検査コストを高効率化することができる。
また、本発明の請求項１０にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記除算出力手段から出力される前記除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前記制御手段は、前記データ記憶手段に記憶されている除算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、前記制御手段は、前記除算値を前記データ記憶手段に記憶するタイミング、および前記除算値を前記データ記憶手段から読み出すタイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結果のみをデータ記憶手段に記憶するため、必要となるメモリ容量を大幅に削減することができる。
また、本発明の請求項１１にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段と、前記加算数設定手段により設定される加算数に基づいて、前記除数を各入力データごとに個別に設定する除数設定手段とを有し、かつ、前記制御手段は、前記単数または複数の各加算回路による加算出力処理、及び前記除算手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、ことを特徴とする。
これにより、加算データ量が大きい場合にも対応することができ、例えば、データ容量が小さいが高速にデータを処理可能な加算回路と、データ処理は低速であるがデータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を行なうことができる。
また、本発明の請求項１２にかかるサンプリング回路は、請求項１０に記載のサンプリング回路において、前記データ記憶手段から所定の読み出し数ごとに読み出された前記除算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、ことを特徴とする。
これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことができ、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することができ、その結果、検査時間を短縮することができる。
また、本発明の請求項１３にかかるサンプリング回路は、請求項１２に記載のサンプリング回路において、前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
また、本発明の請求項１４にかかるサンプリング回路は、請求項８に記載のサンプリング回路において、被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、ことを特徴とする。
これにより、本サンプリング回路内で、ＡＤ変換、サンプリング、演算、判定までの一連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
本発明のサンプリング回路によれば、ＡＤコンバータ、あるいはＤＡコンバータの非直線性誤差などの検査においては、入力された１サイクル分のデジタルデータを一定周期でサンプリングする処理と、上記サンプリングしたデジタルデータを同一入力コードごとに加算し、順次出力する処理とを、並行して行なうようにしたので、演算時間を減少させることができ、検査時間を大幅に削減することができる。
また、本発明のサンプリング回路によれば、同一入力コードごとにサンプリングデータをそのままデータ記憶手段に格納するのでなく、平均化した結果のみを格納するようにしているため、サンプリングデータを格納するために必要なメモリ容量を大幅に削減することができる。
（実施の形態１）
以下、本発明の実施の形態１によるサンプリング回路について、図面を参照しながら説明する。
図１は、本実施の形態１によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路１０の構成を示す図である。
本実施の形態１のサンプリング回路１０は、制御ロジック部（制御手段）１１、ラッチ回路（サンプリング手段を構成する）１２、および加算出力手段１３ａを備えたものである。
ラッチ回路１２は、被測定デバイスから出力される１サイクル分のデジタル信号Ｓ１を入力とし、該デジタル信号Ｓ１を一定周期でサンプリングする。
加算出力手段１３ａは、加算レジスタ（加算回路）１３よりなり、ラッチ回路１２によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する。
制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）を有し、加算レジスタ１３による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
次に、本実施の形態１のサンプリング回路１０の動作について説明する。
図２に、本実施の形態１のサンプリング方式を説明するための図を示す。
図２（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１に対し、図２（ｂ）に示すように、一定周期のサンプリングを行なう。図２（ｂ）では、サンプリングされたデジタルデータを、ａ1，ａ2，ａ3，ａ4，…，ａn-2，ａn-1，ａnとしている。また、サンプリングデータａ1，ａ2，ａ3，ａ4が同じコードのデータであり、サンプリングデータａ5，ａ6，ａ7，ａ8が同じコードのデータであり、ａn-3，ａn-2，ａn-1，ａnが同じコードのデータであることを示している。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を順次出力する。図２（ｃ）では、加算レジスタ１３から出力される加算値をＸ1，Ｘ2，…，Ｘmで表している。サンプリングデータａ1〜ａnと加算値Ｘ1〜Ｘmとの関係は、ａ1＋ａ2＋ａ3＋ａ4＝Ｘ1、ａ5＋ａ6＋ａ7＋ａ8＝Ｘ2、…、ａn-3＋ａn-2＋ａn-1＋ａn＝Ｘmである。この加算値が、サンプリング回路１０から出力されるデジタル信号Ｓ２となる。つまり、サンプリング回路１０全体では、サンプリングしたデジタルデータを同一入力コードごとに所定の加算数ずつ加算した加算値を順次出力することになる。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理を、ラッチ回路１２による次のサンプリング処理、つまり、後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
このような実施の形態１のサンプリング回路１０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことより、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本実施の形態１のサンプリング回路では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
なお、本実施の形態１では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段を用いて、上記加算数を、各入力コードごとに個別に設定するようにしても良い。
例えば、ＡＤコンバータの非直線性誤差を検査する場合、ＡＤコンバータから出力されるデジタルデータのうち、ノイズの影響を受けやすい入力信号についてはサンプリング回数を増やすことにより、平均化する母数を増やし、ノイズ除去精度を向上させることができる。一方、ノイズの影響を受けにくいことが予め分かっている入力信号に対しては、サンプリング回数を減らすことにより、必要最小限のサンプリング回数でノイズ除去を行なうことができる。このように、被測定デバイスを検査する際において、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態２）
以下、本発明の実施の形態２によるサンプリング回路について、図面を参照しながら説明する。
図３は、本実施の形態２によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路２０の構成を示す図である。図３において、図１と同一の構成要素については、同一符号を付している。
本実施の形態２のサンプリング回路２０は、制御ロジック部１１、ラッチ回路１２、及び加算出力手段１３ｂを備えたものである。
加算出力手段１３ｂは、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する、２つの加算回路、すなわち、加算レジスタ１３と加算レジスタ１４とよりなる。
加算レジスタ１４は、加算レジスタ１３から入力される加算値を所定の加算数ずつ加算し、該加算値を出力する。
なお、制御ロジック部１１は、各加算レジスタ１３、１４が加算する該各加算数を設定する加算数設定手段（図示せず）を有し、加算レジスタ１３による加算出力処理、および加算レジスタ１４による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
本実施の形態２では、１段目の加算レジスタ１３は、データ容量は小さいが、高速にデータを処理できるものであり、２段目の加算レジスタ１４は、データ処理は低速であるが、データ容量の大きいものである。
次に、本実施の形態２のサンプリング回路２０の動作について説明する。
図４に、本実施の形態２におけるのサンプリング方式を説明するための図を示す。
図４（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、図４（ｂ）に示すように、一定周期でサンプリングする。図４（ｂ）では、サンプリングされたデジタルデータをａ1，ａ2，ａ3,ａ4，…，ａn-2，ａn-1，ａnとしている。また、サンプリングデータａ1，ａ2，ａ3，ａ4が同じコードのデータであり、サンプリングデータａ5,ａ6,ａ7,ａ8が同じコードのデータであり、ａn-3，ａn-2，ａn-1，ａnが同じコードのデータであることを示している。
サンプリングされたデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに２データずつ加算し、該加算値を順次出力する。図４（ｃ）では、１段目の加算レジスタ１３から出力される加算値をＸ1，Ｘ2，…，Ｘmで表している。サンプリングデータａ1〜ａnと加算値Ｘ1〜Ｘmとの関係は、ａ1＋ａ2＝Ｘ1、ａ3＋ａ4＝Ｘ2、…、ａn-3＋ａn-2＝Ｘm-1、ａn-1＋ａn＝Ｘmである。
加算レジスタ１３から出力される加算値は、加算レジスタ１４に入力される。加算レジスタ１４では、加算レジスタ１３から出力された加算値を、同一入力コードごとに２データずつ加算し、該加算値を順次出力する。図４では、２段目の加算レジスタ１４から出力される加算値をＹ1，Ｙ2，…，Ｙm/2で表している。１段目の加算レジスタ１３から出力される加算値Ｘ1〜Ｘmと２段目の加算レジスタ１４から出力される加算値Ｙ1〜Ｙm/2との関係は、Ｘ1＋Ｘ2＝Ｙ1、Ｘ3＋Ｘ4＝Ｙ2、…、Ｘm-1＋Ｘm＝Ｙm/2である。この加算レジスタ１４から出力される加算値が、サンプリング回路２０から出力されるデジタル信号Ｓ３となる。つまり、サンプリング回路２０全体では、サンプリングしたデジタルデータを同一入力コードごとに４データずつ加算した加算値を順次出力することになる。
上述した処理は、制御ロジック部１１により、加算出力手段１３ｂによる加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御されている。具体的には、加算レジスタ１３によるサンプリングデータａ1とサンプリングデータａ2の加算出力処理と、加算レジスタ１３によるサンプリングデータａ3とサンプリングデータａ4の加算出力処理と、加算レジスタ１４による加算値Ｘ1と加算値Ｘ2の加算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
このような本実施の形態２のサンプリング回路２０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに２データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を同一入力コードごとに２データずつ加算し、該加算値を順次出力する加算レジスタ１４と、加算レジスタ１３による加算出力処理、および加算レジスタ１４による加算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことにより、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本実施の形態２のサンプリング回路では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
また、本実施の形態２では、データ容量が小さいが高速にデータを処理する加算レジスタ１３と、データ処理は低速であるがデータ容量が大きい加算レジスタ１４とを組み合わるようにしたので、より効率良くデータ処理を行なうことができ、加算データ量が大きい場合でも対応することができる。
なお、本実施の形態２では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
また、本実施の形態２では、加算出力手段１３が２段構成となっている場合について示しているが、これは、３段以上の構成であってもよい。
また、本実施の形態２では、加算出力手段１３ｂが２段の加算レジスタ１３，１４を直列接続してなる場合について示しているが、これは、並列接続してなるものであっても良い。
ここで、加算出力手段を、２段の加算レジスタを並列接続して構成した場合のサンプリング回路について説明する。図１１に上記実施の形態２の他の構成例によるサンプリング回路を示す。
図１１に示すサンプリング回路２１は、制御ロジック１１、ラッチ回路１２、および、２段の加算レジスタ２３，２４を並列に接続してなる加算出力手段１３ｃを備えている。
このサンプリング回路２１のサンプリング方式を、図１２に示す。
図１２（ａ）に示すデジタル信号Ｓ１がサンプリング回路２１に入力されると、図１２（ｂ）に示すように、ラッチ回路２により同一入力コード毎に２データずつサンプリングされ、このサンプリングデータａ1〜ａnは、２データずつ交互に加算レジスタ２３，２４に入力される。つまり、サンプリングデータａ1,ａ2は加算レジスタ２３に、次のサンプリングデータａ3,ａ4は加算レジスタ２４に、次のサンプリングデータａ5,ａ6は加算レジスタ２３に入力され、さらに後続のサンプリングデータａ7〜ａnも同様に、２データずつ交互に各加算レジスタ２３，２４に入力される。
そして、同一入力データごとに各加算レジスタ２３，２４に入力されたサンプリングデータは、図１２（ｃ），図１２（ｄ）に示すように、各加算レジスタ２３，２４によりそれぞれ加算され、加算レジスタ２３の出力Ｘ1〜Ｘmと加算レジスタ２４の出力Ｙ1〜Ｙmは交互にデジタル信号Ｓ１０として出力される。
このように、加算出力手段を、２段の加算レジスタを並列接続して構成した場合にも、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメモリが必要であったが、本サンプリング回路２１では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
（実施の形態３）
以下、本発明の実施の形態３によるサンプリング回路について、図面を参照しながら説明する。
図５は、本実施の形態３によるサンプリング回路３０の構成を示す図である。図５において、図１と同一の構成要素については、同一符号を付している。
本実施の形態３のサンプリング回路３０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、および除算器（除算出力手段）１５を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
除算器１５は、加算レジスタ１３から出力された加算値を、各々所定の除数で除算し、該除算値を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）とを有し、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する。
次に、本実施の形態３によるサンプリング回路３０の動作について説明する。
図６に、本実施の形態３におけるサンプリング方式を説明するための図を示す。
図６（ａ）に示すように、被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、図６（ｂ）に示すように、一定周期でサンプリングする。図６（ｂ）では、サンプリングされたデジタルデータをａ1，ａ2，ａ3，ａ4，…，ａn-2，ａn-1，ａnとしている。また、サンプリングデータａ1，ａ2，ａ3，ａ4が同じコードのデータであり、サンプリングデータａ5，ａ6，ａ7，ａ8が同じコードのデータであり、ａn-3，ａn-2，ａn-1，ａnが同じコードのデータであることを示している。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を順次出力する。図６（ｃ）では、加算レジスタ１３から出力される加算値をＸ1，Ｘ2，…，Ｘmで表している。サンプリングデータａ1〜ａnと加算値Ｘ1〜Ｘmとの関係は、ａ1＋ａ2＋ａ3＋ａ4＝Ｘ1、ａ5＋ａ6＋ａ7＋ａ8＝Ｘ2、…、ａn-3＋ａn-2＋ａn-1＋ａn＝Ｘmである。
加算レジスタ１３の出力データは、除算器１５に入力される。除算器１５では、加算レジスタ１３から出力された加算値を、所定の除数、ここでは“４”で除算し、該除算値を出力する。図６（ｄ）では、除算器１５から出力される除算値をＺ1、Ｚ2、…、Ｚmで表している。加算値Ｘ1〜Ｘmと除算値Ｚ1〜Ｚmとの関係は、Ｘ1／４＝Ｚ1、Ｘ2／４＝Ｚ2、…、Ｘm／４＝Ｚmである。この除算器１５から出力される除算値が、サンプリング回路３０から出力されるデジタル信号Ｓ４となる。つまり、サンプリング回路３０全体では、サンプリングしたデジタルデータを同一入力コードごとに平均化した値を出力することになる。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理と、除算器１５による加算値Ｘ1の除算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
このような実施の形態３のサンプリング回路３０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御する制御ロジック部１１とを備えたことより、サンプリング時にサンプリングデータの平均化を行なうことができ、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態３のサンプリング回路３０では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
なお、本実施の形態３では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態４）
以下、本発明の実施の形態４によるサンプリング回路について、図面を参照しながら説明する。
図７は、本実施の形態４によるサンプリング回路４０の構成を示す図である。図７において、図５と同一の構成要素については、同一符号を付している。
本実施の形態４のサンプリング回路４０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ（データ記憶手段）１６を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
デジタルメモリ１６は、除算器１５から出力される除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値を記憶するタイミング、およびデジタルメモリ１６から記憶した除算値を出力するタイミングを制御する。
次に、本実施の形態４のサンプリング回路４０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理と、除算器１５による加算値Ｘ1の除算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に入力される。デジタルメモリ１６では、入力された除算値を記憶し、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに記憶した除算値を出力する。このデジタルメモリ１６から所定の読み出し数ごとに出力される除算値が、サンプリング回路４０から出力されるデジタル信号Ｓ５となる。
このような実施の形態４のサンプリング回路４０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力される加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力するデジタルメモリ１６と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数を制御する制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態４のサンプリング回路４０では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
さらに、この実施の形態４のサンプリング回路４０は、内部にデジタルメモリ１６を備えているため、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結果のみをデジタルメモリ１６に記憶させるため、必要となるメモリ容量を削減することができる。
なお、本実施の形態４では、デジタルメモリ１６に入力されるデジタルデータは、除算器１５から出力されたデジタルデータとなっているが、加算レジスタ１３から出力されるデジタルデータを入力としてもよい。
また、本実施の形態４では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態５）
以下、本発明の実施の形態５によるサンプリング回路について、図面を参照しながら説明する。
図８は、本実施の形態５によるサンプリング回路５０の構成を示す図である。図８において、図７と同一構成要素については、同一符号を付している。
本実施の形態５のサンプリング回路５０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、および演算器（演算手段）１７を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
演算器１７は、デジタルメモリ１６から出力される所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、予め設定されている任意のアルゴリズムに従って所定の非直線性誤差等の演算処理を行い、演算結果であるデジタル信号Ｓ６を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から前記記憶した除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
次に、本実施の形態５のサンプリング回路５０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理と、除算器１５による加算値Ｘ1の除算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。この演算結果が、サンプリング回路５０の出力Ｓ６となる。
このような実施の形態５のサンプリング回路５０では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態５のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。
また、この実施の形態５のサンプリング回路５０は、回路内に、デジタルメモリ１６、および演算部１７を備えているため、サンプリング回路外部に、平均化したサンプリングデータを格納するためのメモリや演算機能を備えた回路を持たなくても、検査を行なうことができる。さらに、サンプリング回路内の演算部１７が、サンプリング回路外部の演算手段よりも高速に演算処理を行える場合、演算時間を短縮することができ、これにより、検査時間を短縮することができる。
なお、本実施の形態５では、図８において、デジタルメモリ１６に入力されるデジタルデータは、除算器１５から出力されたデジタルデータとなっているが、加算レジスタ１３から出力されるデジタルデータを入力としてもよい。その場合には、演算器１７は、制御ロジック部１１から各デジタルデータを除算する除数を受け取り、その除数でデジタルデータを除算できるものとする。
また、本実施の形態５では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１内の加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態６）
以下、本発明の実施の形態６によるサンプリング回路について、図面を参照しながら説明する。
図９は、本実施の形態６によるサンプリング回路６０の構成を示す図である。図９において、図８と同一構成要素については、同一符号を付している。
本実施の形態６のサンプリング回路６０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、演算器１７、および判定器（判定手段）１８を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
判定器１８は、演算器９から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果であるデジタル信号Ｓ７を出力する。
なお、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されている加算値の読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から前記記憶した除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
また、制御ロジック部１１は、判定器１８による判定のタイミング、および判定結果の出力タイミングを制御する。
次に、本実施の形態６のサンプリング回路６０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のデジタル信号Ｓ１が、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理と、除算器１５による加算値Ｘ1の除算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。
判定器１８では、演算器１７から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリング回路６０の出力Ｓ７となる。
このような実施の形態６のサンプリング回路では、被測定デバイスから入力された１サイクル分のデジタル信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、演算部１７による演算結果を所定の判断基準で判定する判定器１８と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御と、判定器１８による判定処理タイミング、および判定結果出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間を削減できる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態６のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。さらに、この実施の形態６のサンプリング回路では、サンプリング時に、サンプリングデータの平均化、演算、判定までの処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＡＤコンバータの非直線性誤差等の検査を行なうことができる。
なお、本実施の形態６では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１が有する加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
（実施の形態７）
以下、本発明の実施の形態７によるサンプリング回路について、図面を参照しながら説明する。
図１０は、本実施の形態７のによるサンプリング回路７０の構成を示す図である。図１０において、図９と同一構成要素については、同一符号を付している。
本実施の形態７のサンプリング回路７０は、制御ロジック部１１、ラッチ回路１２、加算出力手段１３ａ、除算器１５、デジタルメモリ１６、演算器１７、判定器１８、およびＡＤコンバータ（デジタル変換手段）１９を備えたものである。また、加算出力手段１３ａは、加算レジスタ１３よりなる。
ＡＤコンバータ１９は、被測定デバイスからサンプリング回路１０に入力されるアナログ信号Ｓ８に対し、ＡＤ変換処理を実施し、デジタルデータＳ１をラッチ回路１２に出力する。
なお、制御ロジック部１１は、ＡＤコンバータ１９によるＡＤ変換のタイミング、およびダイナミックレンジを制御する。
また、制御ロジック部１１は、加算レジスタ１３により同一入力コードごとに加算されるデジタルデータの加算数を設定する加算数設定手段（図示せず）と、該加算数設定手段により設定された加算数に基づいて、除算器１５が除算処理に用いる除数を設定する除数設定手段（図示せず）と、デジタルメモリ１６に記憶されているデジタルデータの読み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部１１は、除算器１５から出力される除算値をデジタルメモリ１６に記憶するタイミング、およびデジタルメモリ１６から除算値を出力するタイミングを制御する。
また、制御ロジック部１１は、演算器１７による演算のタイミング、演算結果の出力タイミングを制御する。
さらに、制御ロジック部１１は、判定器１８による判定のタイミング、および判定結果の出力タイミングを制御する。
次に、本実施の形態７のサンプリング回路７０の動作について説明する。なお、ラッチ回路１２によるサンプリング処理から除算器１５による除算出力処理までの処理は、上記実施の形態３と同様である。
被測定デバイスから出力された１サイクル分のアナログ信号Ｓ８が、ＡＤコンバータ１９に入力される。ＡＤコンバータ１９では、入力されたアナログ信号Ｓ８に対しＡＤ変換を実施し、デジタル信号Ｓ１として出力する。
ＡＤコンバータ１９から出力されたデジタル信号Ｓ１は、ラッチ回路１２に入力される。ラッチ回路１２では、入力されたデジタル信号Ｓ１を、一定周期でサンプリングする。
サンプリングされたデジタルデータは、加算レジスタ１３に入力される。加算レジスタ１３では、ラッチ回路１２でサンプリングされたデジタルデータを、同一入力コードごとに４データずつ加算し、該加算値を出力する。
加算レジスタ１３から出力された加算値は、除算器１５に入力される。除算器１５では、入力された加算値を、所定の除数“４”で除算し、該除算値を出力する。
上述した処理は、制御ロジック部１１により、ラッチ回路１２によるサンプリング処理と、加算出力手段１３ａによる加算出力処理と、除算器１５による除算出力処理とを並行して行なうよう制御されている。具体的には、加算レジスタ１３による４つのサンプリングデータａ1，ａ2，ａ3，ａ4の加算出力処理と、除算器１５による加算値Ｘ1の除算出力処理とを、ラッチ回路１２による後続のａ5，ａ6，ａ7，ａ8のサンプリング処理と並行して行なうよう制御している。
除算器１５から出力された除算値は、デジタルメモリ１６に記憶され、該記憶された除算値は、制御ロジック部１１の制御により、任意のタイミングで所定の読み出し数ごとに出力される。
演算器１７では、デジタルメモリ１６から所定の読み出し数ごとに出力されたデジタルデータを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行い、演算結果を出力する。
判定器１８では、演算器１７から演算結果を受け取り、受け取った演算結果に対し所定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリング回路７０の出力Ｓ９となる。
このような実施の形態７のサンプリング回路では、被測定デバイスから出力された１サイクル分のアナログ信号をデジタル信号に変換するＡＤコンバータ１９と、ＡＤコンバータ１９の出力信号Ｓ１を一定周期でサンプリングするラッチ回路１２と、サンプリングされたデジタルデータを同一入力コードごとに４データずつ加算し、該加算値を順次出力する加算レジスタ１３と、加算レジスタ１３から出力された加算値を所定の除数“４”で除算し、該除算値を出力する除算器１５と、除算器１５から出力された除算値を記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力するデジタルメモリ１６と、デジタルメモリ１６から出力されたデジタルデータを所定のアルゴリズムに従って演算する演算部１７と、演算部１７による演算結果を所定の判断基準で判定する判定器１８と、加算レジスタ１３による加算出力処理、および除算器１５による除算出力処理を、ラッチ回路１２によるサンプリング処理と並行して行なうよう制御するとともに、ＡＤコンバータ１９による変換タイミング、およびダイナミックレンジの制御と、デジタルメモリ１６によるデジタルデータの記憶タイミング、出力タイミング、および出力するデータ数の制御と、演算部１７による演算処理タイミング、および演算結果の出力タイミングの制御と、判定器１８による判定処理タイミング、および判定結果出力タイミングの制御とを行なう制御ロジック部１１とを備えたことより、サンプリング処理から除算出力処理までの処理時間を削減することができ、これにより、サンプリング時にサンプリングデータの平均化を行なうことができ、検査時間を大幅に削減することができる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメモリが必要であったが、本実施の形態７のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現することができる。さらに、この実施の形態７のサンプリング回路では、ＡＤ変換、サンプリング、サンプリングデータの平均化、演算、判定までの処理を行なうことができるため、平均化手段、演算手段、および判定手段を具備しない検査装置においても、ＤＡコンバータの非直線性誤差等の検査を行なうことができる。
なお、本実施の形態７では、加算レジスタ１３により加算されるサンプリングデータの加算数は、同一入力コードごとに４データとなっているが、制御ロジック部１１が有する加算数設定手段により、上記加算数を、各入力データごとに個別に設定し、除数設定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効率化することができる。
また、上記実施の形態１〜７で説明した本発明のサンプリング回路は、ＬＳＩテスターなどの計測器等、被測定デバイス内部、または検査ボード等の測定冶具のどれかに実装されていればよい。
本発明にかかるＡＤコンバータ・ＤＡコンバータのサンプリング回路は、検査設備または検査治具のコスト削減、および検査時間の短縮といった効果を有し、特に高精度なＡＤコンバータ・ＤＡコンバータを搭載したデバイスの検査コストを削減させる方法として有用である。
図１は、本発明の実施の形態１によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図２は、上記実施の形態１におけるサンプリング方式を示す図である。 図３は、本発明の実施の形態２によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図４は、上記実施の形態２におけるサンプリング方式を示す図である。 図５は、本発明の実施の形態３によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図６は、上記実施の形態３におけるサンプリング方式を示す図である。 図７は、本発明の実施の形態４によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図８は、本発明の実施の形態５によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図９は、本発明の実施の形態６によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図１０は、本発明の実施の形態７によるＡＤコンバータ、あるいはＤＡコンバータにおけるサンプリング回路の構成を示す図である。 図１１は、上記実施の形態２のサンプリング回路の他の構成例を示す図である。 図１２は、図１１に示すサンプリング回路における、サンプリング方式を示す図である。 図１３は、従来のサンプリング方式を説明するための図である。
符号の説明
１０，２０，２１，３０，４０，５０，６０，７０ サンプリング回路
１１ 制御ロジック部
１２ ラッチ回路
１３，１４，２３，２４ 加算レジスタ
１５ 除算器
１６ デジタルメモリ
１７ 演算器
１８ 判定器
１９ ＡＤコンバータ

Claims (14)

  1. 被測定デバイスから出力されるデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、
    前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、
    前記加算出力手段による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する制御手段と、を備えた、
    ことを特徴とするサンプリング回路。
  2. 請求項１に記載のサンプリング回路において、
    前記制御手段は、
    前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段を有する、
    ことを特徴とするサンプリング回路。
  3. 請求項１に記載のサンプリング回路において、
    前記加算出力手段から出力される前記加算値を記憶し、該加算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、
    前記制御手段は、前記データ記憶手段に記憶されている加算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、
    前記制御手段は、前記加算値を前記データ記憶手段に記憶するタイミング、および前記加算値を前記データ記憶手段から読み出すタイミングを制御する、
    ことを特徴とするサンプリング回路。
  4. 請求項１に記載のサンプリング回路において、
    前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、
    前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段を有し、かつ、
    前記制御手段は、前記単数または複数の各加算回路による加算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、
    ことを特徴とするサンプリング回路。
  5. 請求項３に記載のサンプリング回路において、
    前記データ記憶手段から所定の読み出し数ごとに読み出された前記加算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、
    前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、
    ことを特徴とするサンプリング回路。
  6. 請求項５に記載のサンプリング回路において、
    前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、
    前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、
    ことを特徴とするサンプリング回路。
  7. 請求項１に記載のサンプリング回路において、
    被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、
    前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、
    ことを特徴とするサンプリング回路。
  8. 被測定デバイスから出力される１サイクル分のデジタルデータを入力とし、該デジタルデータを一定周期でサンプリングするサンプリング手段と、
    前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、
    前記加算出力手段から出力された加算値の各々を所定の除数で除算し、該除算値を出力する除算出力手段とを備え、
    前記制御手段は、前記加算出力手段による加算出力処理、および前記除算出力手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、
    ことを特徴とするサンプリング回路。
  9. 請求項８に記載のサンプリング回路において、
    前記制御手段は、
    前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加算数設定手段と、
    前記加算数設定手段により設定される加算数に基づいて、前記除数を、各入力データごとに個別に設定する除数設定手段とを有する、
    ことを特徴とするサンプリング回路。
  10. 請求項８に記載のサンプリング回路において、
    前記除算出力手段から出力される前記除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、
    前記制御手段は、前記データ記憶手段に記憶されている除算値の前記読み出し数を設定する出力データ数設定手段を有し、かつ、
    前記制御手段は、前記除算値を前記データ記憶手段に記憶するタイミング、および前記除算値を前記データ記憶手段から読み出すタイミングを制御する、
    ことを特徴とするサンプリング回路。
  11. 請求項８に記載のサンプリング回路において、
    前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算値を出力する単数または複数の加算回路よりなり、
    前記制御手段は、前記単数または複数の各加算回路により加算される前記入力データの加算数を設定する加算数設定手段と、
    前記加算数設定手段により設定される加算数に基づいて、前記除数を各入力データごとに個別に設定する除数設定手段とを有し、かつ、
    前記制御手段は、前記単数または複数の各加算回路による加算出力処理、及び前記除算手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、
    ことを特徴とするサンプリング回路。
  12. 請求項１０に記載のサンプリング回路において、
    前記データ記憶手段から所定の読み出し数ごとに読み出された前記除算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手段を備え、
    前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイミングを制御する、
    ことを特徴とするサンプリング回路。
  13. 請求項１２に記載のサンプリング回路において、
    前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結果を出力する判定手段を備え、
    前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出力タイミングを制御する、
    ことを特徴とするサンプリング回路。
  14. 請求項８に記載のサンプリング回路において、
    被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サンプリング手段に出力するデジタル変換手段を備え、
    前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御する、
    ことを特徴とするサンプリング回路。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04227118A (ja) * 1990-12-29 1992-08-17 Fujitsu Ltd データノイズ除去方法及びデータノイズ除去装置
JP2002031670A (ja) * 2000-04-19 2002-01-31 Texas Instr Inc <Ti> Ａ／ｄ変換器試験用の効率的データ転送を含む装置及び方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701894A (en) * 1970-09-11 1972-10-31 Nasa Apparatus for deriving synchronizing pulses from pulses in a single channel pcm communications system
JPH01156682A (ja) 1987-12-15 1989-06-20 Hitachi Electron Eng Co Ltd サンプルデータ平均化装置
JPH0685668A (ja) 1992-09-01 1994-03-25 Nec Corp Ａ／ｄ変換回路
JPH07131346A (ja) 1993-10-28 1995-05-19 Sharp Corp Ａｄコンバータ
KR100287894B1 (ko) * 1998-03-05 2001-05-02 김영환 콤필터의미분기
JP4227118B2 (ja) 2005-04-25 2009-02-18 三菱電機株式会社 環状パッチアンテナとこの環状パッチアンテナを用いたアレーアンテナ及び反射鏡アンテナ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04227118A (ja) * 1990-12-29 1992-08-17 Fujitsu Ltd データノイズ除去方法及びデータノイズ除去装置
JP2002031670A (ja) * 2000-04-19 2002-01-31 Texas Instr Inc <Ti> Ａ／ｄ変換器試験用の効率的データ転送を含む装置及び方法

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