JPH0685668A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0685668A JPH0685668A JP23322292A JP23322292A JPH0685668A JP H0685668 A JPH0685668 A JP H0685668A JP 23322292 A JP23322292 A JP 23322292A JP 23322292 A JP23322292 A JP 23322292A JP H0685668 A JPH0685668 A JP H0685668A
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Abstract
(57)【要約】 （修正有）
【目的】 ノイズに強く、変換精度が高く、且つ再現性
に優れたＡ／Ｄ変換回路を実現する。 【構成】 アナログ入力端子５１より入力されるアナロ
グ入力電圧は、Ａ／Ｄ変換器１により８ビットのディジ
タル・コードに変換され、記憶回路２に入力される。記
憶回路２は、制御回路３により記憶回路２に含まれる８
ビットの記憶素子２１、２２、２３、………に順次個別
に格納される。格納された変換データは、演算回路４に
送られて平均化され、８ビットのデータとして出力端子
５２に出力される。ｎ個の記憶素子２１、２２、２３、
………の内の何れか一つの記憶素子が書換えられる度ご
とに、演算回路４において演算が行われ、過去ｎ回書込
まれたデータの平均化されたデータが得られる。
に優れたＡ／Ｄ変換回路を実現する。 【構成】 アナログ入力端子５１より入力されるアナロ
グ入力電圧は、Ａ／Ｄ変換器１により８ビットのディジ
タル・コードに変換され、記憶回路２に入力される。記
憶回路２は、制御回路３により記憶回路２に含まれる８
ビットの記憶素子２１、２２、２３、………に順次個別
に格納される。格納された変換データは、演算回路４に
送られて平均化され、８ビットのデータとして出力端子
５２に出力される。ｎ個の記憶素子２１、２２、２３、
………の内の何れか一つの記憶素子が書換えられる度ご
とに、演算回路４において演算が行われ、過去ｎ回書込
まれたデータの平均化されたデータが得られる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路に関す
る。
る。
【０００２】
【従来の技術】従来のＡ／Ｄ変換回路は、高速度の用途
に対しては、２n （ｎは正整数）個の比較回路を同時に
動作させて、それぞれの比較回路に対応する２n 通りの
基準電圧とアナログ入力電圧とを比較して、最も近い基
準電圧に対応するディジタル・コードを出力するフラッ
シュ型Ａ／Ｄ変換回路や、ｎビットのディジタル・コー
ドに対応する２n 通りの基準電圧とアナログ入力電圧と
を、一つの比較回路により比較して、ｎビットのディジ
タル・コードを出力する逐次比較型Ａ／Ｄ変換回路、お
よびアナログ入力電圧を、一定時間積分回路により容量
に蓄積された電荷を定電流により放電し、積分開始以前
の値となった時系列データを、ディジタル・コードとし
て出力する積分型Ａ／Ｄ変換回路等が実用されている。
に対しては、２n （ｎは正整数）個の比較回路を同時に
動作させて、それぞれの比較回路に対応する２n 通りの
基準電圧とアナログ入力電圧とを比較して、最も近い基
準電圧に対応するディジタル・コードを出力するフラッ
シュ型Ａ／Ｄ変換回路や、ｎビットのディジタル・コー
ドに対応する２n 通りの基準電圧とアナログ入力電圧と
を、一つの比較回路により比較して、ｎビットのディジ
タル・コードを出力する逐次比較型Ａ／Ｄ変換回路、お
よびアナログ入力電圧を、一定時間積分回路により容量
に蓄積された電荷を定電流により放電し、積分開始以前
の値となった時系列データを、ディジタル・コードとし
て出力する積分型Ａ／Ｄ変換回路等が実用されている。
【０００３】しかしながら、これらのＡ／Ｄ変換回路に
おいては、１回の変換に要する期間においては、アナロ
グ入力電圧が変化しないという条件により、その電気的
特性が規定されており、仮にアナログ入力電圧が何らか
の原因により変動した場合には、当該アナログ入力電圧
は正しくディジタル・コードに変換されない。従って、
１回の変換に要する期間において、アナログ入力信号が
変化しないように安定化させる、サンプル・アンド・ホ
ールド回路と呼ばれる回路が必要となる。
おいては、１回の変換に要する期間においては、アナロ
グ入力電圧が変化しないという条件により、その電気的
特性が規定されており、仮にアナログ入力電圧が何らか
の原因により変動した場合には、当該アナログ入力電圧
は正しくディジタル・コードに変換されない。従って、
１回の変換に要する期間において、アナログ入力信号が
変化しないように安定化させる、サンプル・アンド・ホ
ールド回路と呼ばれる回路が必要となる。
【０００４】図４に示されるのは、従来のＡ／Ｄ変換回
路と、前記サンプル・アンド・ホールド回路の一例を示
す図である。図４において、アナログ入力電圧は、サン
プル・アンド・ホールド回路６の入力端子５４を介して
演算増幅器６１の逆相入力端子に入力され、また演算増
幅器６１の正相入力端子には、演算増幅器６２の出力が
入力される。演算増幅器６１の出力は、スイッチ６４を
介して演算増幅器６２の逆相入力端子に入力される。演
算増幅器６２の出力は、前述のように演算増幅器６１の
正相入力端子に帰還されるとともに、コンデンタ６３を
経由して演算増幅器６２の逆相入力端子に帰還入力され
る。なお、演算増幅器６２の正相入力端子は接地されて
いる。この演算増幅器６２の出力は、当該サンプル・ア
ンド・ホールド回路６の出力として外部に出力され、Ａ
／Ｄ変換器１のアナログ入力端子５８に入力される。こ
のＡ／Ｄ変換器１には、この入力端子５８以外に、所定
の変換開始信号が入力される入力端子５６、電源端子５
７、接地端子５９、および８ビットのディジタル・コー
ドの出力端子Ｄ0 〜Ｄ7 が備えられている。
路と、前記サンプル・アンド・ホールド回路の一例を示
す図である。図４において、アナログ入力電圧は、サン
プル・アンド・ホールド回路６の入力端子５４を介して
演算増幅器６１の逆相入力端子に入力され、また演算増
幅器６１の正相入力端子には、演算増幅器６２の出力が
入力される。演算増幅器６１の出力は、スイッチ６４を
介して演算増幅器６２の逆相入力端子に入力される。演
算増幅器６２の出力は、前述のように演算増幅器６１の
正相入力端子に帰還されるとともに、コンデンタ６３を
経由して演算増幅器６２の逆相入力端子に帰還入力され
る。なお、演算増幅器６２の正相入力端子は接地されて
いる。この演算増幅器６２の出力は、当該サンプル・ア
ンド・ホールド回路６の出力として外部に出力され、Ａ
／Ｄ変換器１のアナログ入力端子５８に入力される。こ
のＡ／Ｄ変換器１には、この入力端子５８以外に、所定
の変換開始信号が入力される入力端子５６、電源端子５
７、接地端子５９、および８ビットのディジタル・コー
ドの出力端子Ｄ0 〜Ｄ7 が備えられている。
【０００５】また、電源端子５７と接地点との間には、
高周波信号バイパス用のコンデンサ７および８が接続さ
れており、サンプル・アンド・ホールド回路６の出力端
子とＡＤ変換器１の入力端子５８とを接続する配線は、
接地電位の配線（ガード）により囲まれている。サンプ
ル・アンド・ホールド回路６に含まれるスイッチ６４
は、制御端子５５より“Ｈ”レベルが入力された時には
「閉」となり、また制御端子５５より“Ｌ”レベルが入
力された時には「開」となる。従って、前記制御端子の
入力レベルが“Ｈ”レベルから“Ｌ”レベルに立下がる
瞬間におけるアナログ入力端子５４における電圧レベル
は、サンプル・アンド・ホールド回路６の出力端におい
て保持されて、Ａ／Ｄ変換器１に入力される。
高周波信号バイパス用のコンデンサ７および８が接続さ
れており、サンプル・アンド・ホールド回路６の出力端
子とＡＤ変換器１の入力端子５８とを接続する配線は、
接地電位の配線（ガード）により囲まれている。サンプ
ル・アンド・ホールド回路６に含まれるスイッチ６４
は、制御端子５５より“Ｈ”レベルが入力された時には
「閉」となり、また制御端子５５より“Ｌ”レベルが入
力された時には「開」となる。従って、前記制御端子の
入力レベルが“Ｈ”レベルから“Ｌ”レベルに立下がる
瞬間におけるアナログ入力端子５４における電圧レベル
は、サンプル・アンド・ホールド回路６の出力端におい
て保持されて、Ａ／Ｄ変換器１に入力される。
【０００６】このように、制御端子５５が“Ｌ”レベル
で、アナログ入力端子５４における電圧レベルが保持さ
れる期間において、Ａ／Ｄ変換器１の入力端子５６より
変換開始信号が入力されると、この変換開始信号を介し
てサンプル・アンド・ホールド回路６の出力電圧が変換
されて、ディジタル・コードが出力端子Ｄ0 〜Ｄ7 より
出力される。
で、アナログ入力端子５４における電圧レベルが保持さ
れる期間において、Ａ／Ｄ変換器１の入力端子５６より
変換開始信号が入力されると、この変換開始信号を介し
てサンプル・アンド・ホールド回路６の出力電圧が変換
されて、ディジタル・コードが出力端子Ｄ0 〜Ｄ7 より
出力される。
【０００７】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換回路においては、アナログ入力電圧を対応するディ
ジタル・コードに変換する精度として規定されるのは、
少なくとも１回の変換期間中に、アナログ入力電圧が変
化しないという条件による静的な精度である。従って、
実際に使用する場合の精度としては、電源に重畳された
雑音、他回路からの雑音等により影響されて、電気的特
性として保証されている精度よりも劣る精度しか得られ
ないという事態となる。そして、更に高精度化および低
動作電圧化が進むに伴ない、最小単位電圧（ＬＳＢと云
う）のレベルが更に微小電圧となり、雑音によりＡ／Ｄ
変換結果の再現性が著しく劣化するという問題がある。
この対策としては、電源雑音を吸収するためのバイパス
・コンデンサを設ける方法、およびアナログ入力端子に
おける配線の布設をガードし、またはシールドすること
により雑音を排除する方法等の対策がとられているが、
これらは全て消極的な対策に過ぎず、従来のＡ／Ｄ変換
回路においては、依然として、電気的特性として保証さ
れる精度よりも劣化した精度しか得られないという欠点
がある。
変換回路においては、アナログ入力電圧を対応するディ
ジタル・コードに変換する精度として規定されるのは、
少なくとも１回の変換期間中に、アナログ入力電圧が変
化しないという条件による静的な精度である。従って、
実際に使用する場合の精度としては、電源に重畳された
雑音、他回路からの雑音等により影響されて、電気的特
性として保証されている精度よりも劣る精度しか得られ
ないという事態となる。そして、更に高精度化および低
動作電圧化が進むに伴ない、最小単位電圧（ＬＳＢと云
う）のレベルが更に微小電圧となり、雑音によりＡ／Ｄ
変換結果の再現性が著しく劣化するという問題がある。
この対策としては、電源雑音を吸収するためのバイパス
・コンデンサを設ける方法、およびアナログ入力端子に
おける配線の布設をガードし、またはシールドすること
により雑音を排除する方法等の対策がとられているが、
これらは全て消極的な対策に過ぎず、従来のＡ／Ｄ変換
回路においては、依然として、電気的特性として保証さ
れる精度よりも劣化した精度しか得られないという欠点
がある。
【０００８】
【課題を解決するための手段】本発明のＡ／Ｄ変換回路
は、アナログ入力電圧を入力し、Ａ／Ｄ変換して出力す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器より出力される複
数のＡ／Ｄ変換値を一時的に格納する記憶回路と、前記
記憶回路より読出される複数のＡ／Ｄ変換値を入力し、
当該Ａ／Ｄ変換値に対して所定の演算処理を行い、前記
アナログ入力電圧に対応するＡ／Ｄ変換値として出力す
る演算回路と、前記記憶回路および演算回路に対する制
御作用を行う制御回路とを少なくとも備えて構成され
る。
は、アナログ入力電圧を入力し、Ａ／Ｄ変換して出力す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器より出力される複
数のＡ／Ｄ変換値を一時的に格納する記憶回路と、前記
記憶回路より読出される複数のＡ／Ｄ変換値を入力し、
当該Ａ／Ｄ変換値に対して所定の演算処理を行い、前記
アナログ入力電圧に対応するＡ／Ｄ変換値として出力す
る演算回路と、前記記憶回路および演算回路に対する制
御作用を行う制御回路とを少なくとも備えて構成され
る。
【０００９】なお、前記演算回路においては、ｎ回の
Ａ／Ｄ変換結果の平均値を求める演算処理、ｎ回のＡ
／Ｄ変換結果の内、当該Ａ／Ｄ変換結果の最大値と最小
値とを除いた（ｎ−２）回の平均値を求める演算処理、
ｎ回のＡ／Ｄ変換結果の多数決を求める演算処理、
ｎ回のＡ／Ｄ変換結果の内で、最も変換出力数の多いＡ
／Ｄ変換結果を抽出する演算処理、およびｎ回のＡ／
Ｄ変換結果の平均値を求め、且つｎ回のＡ／Ｄ変換の過
程において出現するパルス数を計数し、その上位ビット
を抽出してディジタル・コードとする演算処理等を含む
何れの演算処理が行われてもよく、更に、当該演算回路
を、同一の半導体集積回路の基板上に集積されている１
チップ・マイクロコンピュータのプログラムＲＯＭに格
納されている命令により制御するように構成してもよ
い。
Ａ／Ｄ変換結果の平均値を求める演算処理、ｎ回のＡ
／Ｄ変換結果の内、当該Ａ／Ｄ変換結果の最大値と最小
値とを除いた（ｎ−２）回の平均値を求める演算処理、
ｎ回のＡ／Ｄ変換結果の多数決を求める演算処理、
ｎ回のＡ／Ｄ変換結果の内で、最も変換出力数の多いＡ
／Ｄ変換結果を抽出する演算処理、およびｎ回のＡ／
Ｄ変換結果の平均値を求め、且つｎ回のＡ／Ｄ変換の過
程において出現するパルス数を計数し、その上位ビット
を抽出してディジタル・コードとする演算処理等を含む
何れの演算処理が行われてもよく、更に、当該演算回路
を、同一の半導体集積回路の基板上に集積されている１
チップ・マイクロコンピュータのプログラムＲＯＭに格
納されている命令により制御するように構成してもよ
い。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の基本構成を示すブロック図
である。図１に示されるように、本発明のＡ／Ｄ変換回
路は、アナログ入力端子５１および出力端子５２に対応
して、Ａ／Ｄ変換器１と、ｎ個の記憶素子２１、２２、
２３、……を含む記憶回路２と、制御回路３と、演算回
路４とを備えて構成される。
である。図１に示されるように、本発明のＡ／Ｄ変換回
路は、アナログ入力端子５１および出力端子５２に対応
して、Ａ／Ｄ変換器１と、ｎ個の記憶素子２１、２２、
２３、……を含む記憶回路２と、制御回路３と、演算回
路４とを備えて構成される。
【００１２】図１において、Ａ／Ｄ変換器１は、従来よ
り一般に使用されているＡ／Ｄ変換器であり、アナログ
入力端子５１より入力されるアナログ入力電圧は、この
Ａ／Ｄ変換器１により８ビットのディジタル・コードに
変換されて出力され、記憶回路２に入力されて、制御回
路３による制御作用を介して、当該記憶回路２に含まれ
る８ビットの記憶素子２１、２２、２３、………に対し
て、順次個別に格納されてゆく。これらのｎ個の記憶素
子２１、２２、２３、………に格納された変換データ
は、演算回路４に入力されて所定の演算処理が行われ、
８ビットのデータとして出力端子５２に出力される。こ
の場合、ｎ個の記憶素子２１、２２、２３、………の内
の何れか一つの記憶素子が書換えられる度ごとに、演算
回路４においては上記の演算処理が行われて、過去ｎ回
に亘り書込まれたデータに対する演算処理結果が、求め
るＡ／Ｄ変換されたデータとして出力される。また、制
御回路３の構成を変えることにより、ｎ回のＡ／Ｄ変換
に対応して、１度だけ演算を行う場合には、Ａ／Ｄ変換
器１の前段にサンプル・アンド・ホールド回路（図示せ
ず）を設け、Ａ／Ｄ変換前にアナログ入力電圧をサンプ
ルすることにより、アナログ入力電圧の高周波成分を平
均化することなく、雑音による変換結果を吸収し、除去
することが可能となる。
り一般に使用されているＡ／Ｄ変換器であり、アナログ
入力端子５１より入力されるアナログ入力電圧は、この
Ａ／Ｄ変換器１により８ビットのディジタル・コードに
変換されて出力され、記憶回路２に入力されて、制御回
路３による制御作用を介して、当該記憶回路２に含まれ
る８ビットの記憶素子２１、２２、２３、………に対し
て、順次個別に格納されてゆく。これらのｎ個の記憶素
子２１、２２、２３、………に格納された変換データ
は、演算回路４に入力されて所定の演算処理が行われ、
８ビットのデータとして出力端子５２に出力される。こ
の場合、ｎ個の記憶素子２１、２２、２３、………の内
の何れか一つの記憶素子が書換えられる度ごとに、演算
回路４においては上記の演算処理が行われて、過去ｎ回
に亘り書込まれたデータに対する演算処理結果が、求め
るＡ／Ｄ変換されたデータとして出力される。また、制
御回路３の構成を変えることにより、ｎ回のＡ／Ｄ変換
に対応して、１度だけ演算を行う場合には、Ａ／Ｄ変換
器１の前段にサンプル・アンド・ホールド回路（図示せ
ず）を設け、Ａ／Ｄ変換前にアナログ入力電圧をサンプ
ルすることにより、アナログ入力電圧の高周波成分を平
均化することなく、雑音による変換結果を吸収し、除去
することが可能となる。
【００１３】また、Ａ／Ｄ変換器１の変換範囲を変え
て、ｎ回のＡ／Ｄ変換の内、第１回目のＡ／Ｄ変換にお
いて求められた８ビットのディジタル・コードの内、桁
上がりを考慮して、２4 を差引いた値から、２4 を加え
た値までを、ｎ回のＡ／Ｄ変換が行われるように、制御
回路３を構成することが可能である。このようにするこ
とにより、Ａ／Ｄ変換の周期が短縮され、且つ雑音によ
る誤変換を吸収することができる。
て、ｎ回のＡ／Ｄ変換の内、第１回目のＡ／Ｄ変換にお
いて求められた８ビットのディジタル・コードの内、桁
上がりを考慮して、２4 を差引いた値から、２4 を加え
た値までを、ｎ回のＡ／Ｄ変換が行われるように、制御
回路３を構成することが可能である。このようにするこ
とにより、Ａ／Ｄ変換の周期が短縮され、且つ雑音によ
る誤変換を吸収することができる。
【００１４】なお、演算回路における演算処理の内容と
しては、前述のように、ｎ回のＡ／Ｄ変換結果の平均
値を求める演算処理、ｎ回のＡ／Ｄ変換結果の内、当
該Ａ／Ｄ変換結果の最大値と最小値とを除いた（ｎ−
２）回の平均値を求める演算処理、ｎ回のＡ／Ｄ変換
結果の多数決を求める演算処理、ｎ回のＡ／Ｄ変換結
果の内で、最も変換出力数の多いＡ／Ｄ変換結果を抽出
する演算処理、およびｎ回のＡ／Ｄ変換結果の平均値
を求め、且つｎ回のＡ／Ｄ変換の過程において出現する
パルス数を計数し、その上位ビットを抽出してディジタ
ル・コードとする演算処理等を含む何れの演算処理が行
われてもよい。
しては、前述のように、ｎ回のＡ／Ｄ変換結果の平均
値を求める演算処理、ｎ回のＡ／Ｄ変換結果の内、当
該Ａ／Ｄ変換結果の最大値と最小値とを除いた（ｎ−
２）回の平均値を求める演算処理、ｎ回のＡ／Ｄ変換
結果の多数決を求める演算処理、ｎ回のＡ／Ｄ変換結
果の内で、最も変換出力数の多いＡ／Ｄ変換結果を抽出
する演算処理、およびｎ回のＡ／Ｄ変換結果の平均値
を求め、且つｎ回のＡ／Ｄ変換の過程において出現する
パルス数を計数し、その上位ビットを抽出してディジタ
ル・コードとする演算処理等を含む何れの演算処理が行
われてもよい。
【００１５】図２は、本発明の具体的な構成例を示す第
１の実施例のブロック図である。
１の実施例のブロック図である。
【００１６】図２に示されるように、本実施例は、アナ
ログ入力端子５１、端子Ｄ0 〜Ｄ7を含む出力端子５２
および基準電圧入力端子５３に対応して、スイッチ１
１、抵抗１２、演算増幅器１３、１５、コンデンサ１４
およびカウンタ１６を含むＡ／Ｄ変換器１と、記憶回路
ならびに演算回路として機能するカウンタ５と、制御回
路３とを備えて構成される。
ログ入力端子５１、端子Ｄ0 〜Ｄ7を含む出力端子５２
および基準電圧入力端子５３に対応して、スイッチ１
１、抵抗１２、演算増幅器１３、１５、コンデンサ１４
およびカウンタ１６を含むＡ／Ｄ変換器１と、記憶回路
ならびに演算回路として機能するカウンタ５と、制御回
路３とを備えて構成される。
【００１７】アナログ入力端子５１より入力されるアナ
ログ入力電圧は、先ずスイッチ１１に入力される。スイ
ッチ１１において接点ａの側が「閉」となり、接点ｂの
側が「開」となる状態においては、当該アナログ入力電
圧は、抵抗１２、演算増幅器１３およびコンデンサ１４
より成る積分回路により、カウンタ１６における計数値
が所定の一定値に到達するまでの定められた期間の間、
積分が行われる。次に、カウンタ１６における計数値が
所定の一定値に到達すると、カウンタ１６より入力され
る制御信号により、スイッチ１１において接点ａの側が
「開」となり、接点ｂの側が「閉」となって、基準電圧
入力端子５３より入力される、入力アナログ電圧とは逆
極性の基準電圧Ｖref を介して、コンデンサ１４に蓄積
されていた電荷が放電される。前記積分回路の出力は、
正相入力端子が接地電位に接続され、比較回路として機
能する演算増幅器１５の逆相入力端子に入力されて、接
地電位と比較照合され、コンデンサ１４の電荷が０Ｖと
なった時点において、その出力は“Ｈ”レベルがら
“Ｌ”レベルに反転して出力される。これにより、カウ
ンタ１６の動作は停止されて、Ａ／Ｄ変換器１として
は、従来の積分型Ａ／Ｄ変換器としての機能を有する状
態となる。ここにおいて、従来のＡ／Ｄ変換器と異なる
点は、このＡ／Ｄ変換器１より出力されるのは、ディジ
タル・コードを出力するのではなく、コンデンサ１４の
放電期間中、カウンタ１６のクロック信号を外部に出力
するということである。
ログ入力電圧は、先ずスイッチ１１に入力される。スイ
ッチ１１において接点ａの側が「閉」となり、接点ｂの
側が「開」となる状態においては、当該アナログ入力電
圧は、抵抗１２、演算増幅器１３およびコンデンサ１４
より成る積分回路により、カウンタ１６における計数値
が所定の一定値に到達するまでの定められた期間の間、
積分が行われる。次に、カウンタ１６における計数値が
所定の一定値に到達すると、カウンタ１６より入力され
る制御信号により、スイッチ１１において接点ａの側が
「開」となり、接点ｂの側が「閉」となって、基準電圧
入力端子５３より入力される、入力アナログ電圧とは逆
極性の基準電圧Ｖref を介して、コンデンサ１４に蓄積
されていた電荷が放電される。前記積分回路の出力は、
正相入力端子が接地電位に接続され、比較回路として機
能する演算増幅器１５の逆相入力端子に入力されて、接
地電位と比較照合され、コンデンサ１４の電荷が０Ｖと
なった時点において、その出力は“Ｈ”レベルがら
“Ｌ”レベルに反転して出力される。これにより、カウ
ンタ１６の動作は停止されて、Ａ／Ｄ変換器１として
は、従来の積分型Ａ／Ｄ変換器としての機能を有する状
態となる。ここにおいて、従来のＡ／Ｄ変換器と異なる
点は、このＡ／Ｄ変換器１より出力されるのは、ディジ
タル・コードを出力するのではなく、コンデンサ１４の
放電期間中、カウンタ１６のクロック信号を外部に出力
するということである。
【００１８】ＡＤ変換器１に含まれるカウンタ１６より
出力されるクロック信号は、カウンタ５に入力される
が、このカウンタ５は、記憶回路としての機能と、平均
化する演算回路としての機能を併有する８＋ｉ（２i ＝
ｎ）ビットのカウンタであり、このカウンタ５における
上位８ビットのデータは制御回路３に入力され、これを
受けて、制御回路３よりは、ｎ回の各Ａ／Ｄ変換動作ご
とに、８ビットのディジタル・コードが出力端子５２を
介して出力される。本実施例の場合には、ロジック部分
の回路を、従来の逐次比較型Ａ／Ｄ変換器における逐次
比較レジスタおよび制御回路と同程度のチップ面積で、
雑音に対する誤変換を吸収するＡ／Ｄ変換回路として、
半導体集積回路の基板上に集積することが可能となり、
コスト・メリットが高いＡ／Ｄ変換回路が実現される。
なお、本発明は、内部に包含される従来型のＡ／Ｄ変換
器１として、上述のように積分型Ａ／Ｄ変換器に限定さ
れるものではなく、他の型のＡ／Ｄ変換器を用いること
によっても、本発明が有効に機能することは云うまでも
ない。例えば、従来のＡ／Ｄ変換器１としては、逐次比
較型Ａ／Ｄ変換器を用いてもよく、この場合には、当該
逐次比較型Ａ／Ｄ変換器において、内蔵されるＤ／Ａ変
換器の出力を０からカウント・アップする過程におい
て、カウント・アップするクロック信号を、後段のカウ
ンタ５に対するクロック信号として使用することも可能
であり、この場合においても、ロジック部分の回路の占
有面積を小さく設定した同一の半導体基板上に集積さ
れ、雑音による誤動作を吸収することのできるＡ／Ｄ変
換回路を実現することができる。
出力されるクロック信号は、カウンタ５に入力される
が、このカウンタ５は、記憶回路としての機能と、平均
化する演算回路としての機能を併有する８＋ｉ（２i ＝
ｎ）ビットのカウンタであり、このカウンタ５における
上位８ビットのデータは制御回路３に入力され、これを
受けて、制御回路３よりは、ｎ回の各Ａ／Ｄ変換動作ご
とに、８ビットのディジタル・コードが出力端子５２を
介して出力される。本実施例の場合には、ロジック部分
の回路を、従来の逐次比較型Ａ／Ｄ変換器における逐次
比較レジスタおよび制御回路と同程度のチップ面積で、
雑音に対する誤変換を吸収するＡ／Ｄ変換回路として、
半導体集積回路の基板上に集積することが可能となり、
コスト・メリットが高いＡ／Ｄ変換回路が実現される。
なお、本発明は、内部に包含される従来型のＡ／Ｄ変換
器１として、上述のように積分型Ａ／Ｄ変換器に限定さ
れるものではなく、他の型のＡ／Ｄ変換器を用いること
によっても、本発明が有効に機能することは云うまでも
ない。例えば、従来のＡ／Ｄ変換器１としては、逐次比
較型Ａ／Ｄ変換器を用いてもよく、この場合には、当該
逐次比較型Ａ／Ｄ変換器において、内蔵されるＤ／Ａ変
換器の出力を０からカウント・アップする過程におい
て、カウント・アップするクロック信号を、後段のカウ
ンタ５に対するクロック信号として使用することも可能
であり、この場合においても、ロジック部分の回路の占
有面積を小さく設定した同一の半導体基板上に集積さ
れ、雑音による誤動作を吸収することのできるＡ／Ｄ変
換回路を実現することができる。
【００１９】図３は、本発明の第２の実施例を示すブロ
ック図である。図３に示されるように、本実施例は、ア
ナログ入力端子５１に対応して、比較回路を形成する演
算増幅器１７、逐次比較レジスタ１８およびＤ／Ａ変換
器１９を含み、従来の逐次比較型Ａ／Ｄ変換器を形成す
るＡ／Ｄ変換器１と、記憶回路２と、プログラムＲＯＭ
３１およびインストラクション・デコーダ３２を含む制
御回路３と、演算回路４とを備えて構成される。
ック図である。図３に示されるように、本実施例は、ア
ナログ入力端子５１に対応して、比較回路を形成する演
算増幅器１７、逐次比較レジスタ１８およびＤ／Ａ変換
器１９を含み、従来の逐次比較型Ａ／Ｄ変換器を形成す
るＡ／Ｄ変換器１と、記憶回路２と、プログラムＲＯＭ
３１およびインストラクション・デコーダ３２を含む制
御回路３と、演算回路４とを備えて構成される。
【００２０】Ａ／Ｄ変換器１より出力されるＡ／Ｄ変換
出力は、半導体集積回路内部のデータ・バス１０１を経
由して、記憶回路（ＲＡＭ）２に転送され、制御回路３
の制御作用を介して所定の番地に書込まれる。このよう
にして、複数回に亘るＡ／Ｄ変換出力は、記憶回路２よ
り読出されて演算回路４に送られて演算処理される。こ
の演算回路４における演算処理内容は、制御回路３に含
まれるプログラムＲＯＭ３１に格納されているプログラ
ムにより処理手順が決められており、プログラムＲＡＭ
３１より読出された出力は、インストラクション・デコ
ーダ３２により処理手順が解釈されて、当該プログラム
による演算処理が実行される。本実施例の特徴とすると
ころは、Ａ／Ｄ変換器１の変換結果を同一半導体集積回
路の基板上に集積された１チップ・マイクロコンピュー
タにより処理することができる点である。
出力は、半導体集積回路内部のデータ・バス１０１を経
由して、記憶回路（ＲＡＭ）２に転送され、制御回路３
の制御作用を介して所定の番地に書込まれる。このよう
にして、複数回に亘るＡ／Ｄ変換出力は、記憶回路２よ
り読出されて演算回路４に送られて演算処理される。こ
の演算回路４における演算処理内容は、制御回路３に含
まれるプログラムＲＯＭ３１に格納されているプログラ
ムにより処理手順が決められており、プログラムＲＡＭ
３１より読出された出力は、インストラクション・デコ
ーダ３２により処理手順が解釈されて、当該プログラム
による演算処理が実行される。本実施例の特徴とすると
ころは、Ａ／Ｄ変換器１の変換結果を同一半導体集積回
路の基板上に集積された１チップ・マイクロコンピュー
タにより処理することができる点である。
【００２１】なお、上記のプログラムとしては、下記の
ような例が考えられる。 (1) ｎ回の変換結果を加算して、ｎにより除することに
より当該変換結果の平均値を求める。特にｎが２i の時
には、１６ビット加算したデータをｉビットシフトする
ことにより、８ビットのデジタル・コードを求めること
ができる。 (2) ｎ回の変換結果の最大値および最小値を除いた（ｎ
−２）回の変換結果の平均値を求める。これにより、突
発的なノイズがｎ回の内１回発生した場合に、当該ノイ
ズを完全に除去することができる。 (3) 変換回数ｎの値を奇数値に設定して、多数決をと
る。これにより、ｎ回の変換の内、突発的なノイズが１
回（ｎ＝３の時）または２回（ｎ＝５の時）生じた場合
に、当該ノイズを完全に除去することができる。 (4) ディジタル・コードの分布において、最も出力回数
の高いディジタル・コードを採用する。これにより、下
位ビットが分散した場合において、最も「確からしい」
データを求めることができる。特に、突発的なノイズが
大い場合に有効である。
ような例が考えられる。 (1) ｎ回の変換結果を加算して、ｎにより除することに
より当該変換結果の平均値を求める。特にｎが２i の時
には、１６ビット加算したデータをｉビットシフトする
ことにより、８ビットのデジタル・コードを求めること
ができる。 (2) ｎ回の変換結果の最大値および最小値を除いた（ｎ
−２）回の変換結果の平均値を求める。これにより、突
発的なノイズがｎ回の内１回発生した場合に、当該ノイ
ズを完全に除去することができる。 (3) 変換回数ｎの値を奇数値に設定して、多数決をと
る。これにより、ｎ回の変換の内、突発的なノイズが１
回（ｎ＝３の時）または２回（ｎ＝５の時）生じた場合
に、当該ノイズを完全に除去することができる。 (4) ディジタル・コードの分布において、最も出力回数
の高いディジタル・コードを採用する。これにより、下
位ビットが分散した場合において、最も「確からしい」
データを求めることができる。特に、突発的なノイズが
大い場合に有効である。
【００２２】
【発明の効果】以上説明したように、本発明は、複数回
に亘るＡ／Ｄ変換結果を記憶回路に一旦格納し、当該記
憶回路に格納された複数のＡ／Ｄ変換結果を演算処理す
ることにより、実使用時におけるＡ／Ｄ変換精度を向上
させることができるという効果がある。
に亘るＡ／Ｄ変換結果を記憶回路に一旦格納し、当該記
憶回路に格納された複数のＡ／Ｄ変換結果を演算処理す
ることにより、実使用時におけるＡ／Ｄ変換精度を向上
させることができるという効果がある。
【図１】本発明の基本構成を示すブロック図である。
【図２】本実施例の第１の実施例を示すブロック図であ
る。
る。
【図３】本実施例の第２の実施例を示すブロック図であ
る。
る。
【図４】従来例およびサンプル・アンド・ホールド回路
を示すブロック図である。
を示すブロック図である。
１ Ａ／Ｄ変換器 ２ 記憶回路 ３ 制御回路 ４ 演算回路 ５ カウンタ ６ サンプル・アンド・ホールド回路 ７、８、１４、６３ コンデンサ １１、６４ スイッチ １２ 抵抗 １３、１５、１７、６１、６２ 演算増幅器 １６ カウンタ １８ 逐次比較型レジスタ １９ Ｄ／Ａ変換器 ２１、２２、２３ 記憶素子 ３１ プログラムＲＯＭ ３２ インストラクション・デコーダ
Claims (7)
- 【請求項１】 アナログ入力電圧を入力し、Ａ／Ｄ変換
して出力するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器より出力される複数のＡ／Ｄ変換値を
一時的に格納する記憶回路と、 前記記憶回路より読出される複数のＡ／Ｄ変換値を入力
し、当該Ａ／Ｄ変換値に対して所定の演算処理を行い、
前記アナログ入力電圧に対応するＡ／Ｄ変換値として出
力する演算回路と、 前記記憶回路および演算回路に対する制御作用を行う制
御回路と、 を少なくとも備えることを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 前記演算回路において、ｎ（正整数）回
のＡ／Ｄ変換結果の平均値を求める演算処理を行う請求
項１記載のＡ／Ｄ変換回路。 - 【請求項３】 前記演算回路において、ｎ回のＡ／Ｄ変
換結果の内、当該Ａ／Ｄ変換結果の最大値と最小値とを
除いた（ｎ−２）回の平均値を求める演算処理を行う請
求項１記載のＡ／Ｄ変換回路。 - 【請求項４】 前記演算回路において、ｎ回のＡ／Ｄ変
換結果の多数決を求める演算処理を行う請求項１記載の
Ａ／Ｄ変換回路。 - 【請求項５】 前記演算回路において、ｎ回のＡ／Ｄ変
換結果の内で、最も変換出力数の多いＡ／Ｄ変換結果を
抽出する演算処理を行う請求項１記載のＡ／Ｄ変換回
路。 - 【請求項６】 前記演算回路において、ｎ回のＡ／Ｄ変
換の過程において出現するパルス数を計数し、その上位
ビットを抽出してディジタル・コードとする演算処理を
行う請求項１および２記載のＡ／Ｄ変換回路。 - 【請求項７】 前記演算回路が、同一の半導体集積回路
の基板上に集積されている１チップ・マイクロコンピュ
ータのプログラムＲＯＭに格納されている命令により制
御されることを特徴とする請求項１および５記載のＡ／
Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23322292A JPH0685668A (ja) | 1992-09-01 | 1992-09-01 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23322292A JPH0685668A (ja) | 1992-09-01 | 1992-09-01 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685668A true JPH0685668A (ja) | 1994-03-25 |
Family
ID=16951675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23322292A Pending JPH0685668A (ja) | 1992-09-01 | 1992-09-01 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685668A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499381A (en) * | 1986-09-25 | 1996-03-12 | Canon Kabushiki Kaisha | Electronic apparatus with interchangeable peripheral device and a processor interrupt feature |
| US6400644B1 (en) * | 1999-07-21 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor control unit |
| WO2007004655A1 (ja) * | 2005-07-05 | 2007-01-11 | Matsushita Electric Industrial Co., Ltd. | サンプリング回路 |
| JP2007114198A (ja) * | 2005-10-17 | 2007-05-10 | Lifescan Inc | ブドウ糖濃度を計算するための電流試料を処理するシステム及び方法 |
| US7777793B2 (en) | 2005-12-26 | 2010-08-17 | Canon Kabushiki Kaisha | Signal processor having A/D conversion unit and operation part |
| US8066866B2 (en) | 2005-10-17 | 2011-11-29 | Lifescan, Inc. | Methods for measuring physiological fluids |
| JP2015027211A (ja) * | 2013-07-29 | 2015-02-05 | パナソニック株式会社 | モータの制御装置 |
| JP2015029367A (ja) * | 2013-07-30 | 2015-02-12 | パナソニック株式会社 | モータの制御装置 |
| JP2015133544A (ja) * | 2014-01-09 | 2015-07-23 | 株式会社日立製作所 | 電力計測装置および保護制御システム |
-
1992
- 1992-09-01 JP JP23322292A patent/JPH0685668A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499381A (en) * | 1986-09-25 | 1996-03-12 | Canon Kabushiki Kaisha | Electronic apparatus with interchangeable peripheral device and a processor interrupt feature |
| US6400644B1 (en) * | 1999-07-21 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor control unit |
| WO2007004655A1 (ja) * | 2005-07-05 | 2007-01-11 | Matsushita Electric Industrial Co., Ltd. | サンプリング回路 |
| US8229988B2 (en) | 2005-07-05 | 2012-07-24 | Panasonic Corporation | Sampling circuit |
| JP2007114198A (ja) * | 2005-10-17 | 2007-05-10 | Lifescan Inc | ブドウ糖濃度を計算するための電流試料を処理するシステム及び方法 |
| US8066866B2 (en) | 2005-10-17 | 2011-11-29 | Lifescan, Inc. | Methods for measuring physiological fluids |
| US8093903B2 (en) | 2005-10-17 | 2012-01-10 | Lifescan, Inc. | System and method of processing a current sample for calculating a glucose concentration |
| US8486245B2 (en) | 2005-10-17 | 2013-07-16 | Lifescan, Inc. | Methods for measuring physiological fluids |
| US7777793B2 (en) | 2005-12-26 | 2010-08-17 | Canon Kabushiki Kaisha | Signal processor having A/D conversion unit and operation part |
| JP2015027211A (ja) * | 2013-07-29 | 2015-02-05 | パナソニック株式会社 | モータの制御装置 |
| JP2015029367A (ja) * | 2013-07-30 | 2015-02-12 | パナソニック株式会社 | モータの制御装置 |
| JP2015133544A (ja) * | 2014-01-09 | 2015-07-23 | 株式会社日立製作所 | 電力計測装置および保護制御システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |