JP2554056B2 - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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- JP2554056B2 JP2554056B2 JP61153955A JP15395586A JP2554056B2 JP 2554056 B2 JP2554056 B2 JP 2554056B2 JP 61153955 A JP61153955 A JP 61153955A JP 15395586 A JP15395586 A JP 15395586A JP 2554056 B2 JP2554056 B2 JP 2554056B2
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- Japan
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- switch
- capacitor
- digital
- analog converter
- inverting input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
- H03M3/376—Prevention or reduction of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 本発明は、１ビット符号化信号が第１の値を有する場
合に第１の極性の電流パルスを積分し、前記１ビット符
号化信号が第２の値を有する場合に第２の極性の電流パ
ルスを積分する積分器を具え、前記積分器は、反転入力
端と、第１基準電圧を受けるための第１端子に接続され
た非反転力端と、少なくとも第１コンデンサ及び抵抗に
より前記反転入力端に結合されている出力端とを持つ演
算増幅器を有する前記１ビット符号化信号をアナログ信
号に変換するデジタル−アナログ変換器であって、当該
デジタル−アナログ変換器は更に前記電流パルスを発生
する少なくとも第１のスイッチング回路網を有し、この
第１のスイッチング回路網は前記演算増幅器の前記反転
入力端に結合され且つ第２コンデンサを有するデジタル
−アナログ変換器に関するものである。
合に第１の極性の電流パルスを積分し、前記１ビット符
号化信号が第２の値を有する場合に第２の極性の電流パ
ルスを積分する積分器を具え、前記積分器は、反転入力
端と、第１基準電圧を受けるための第１端子に接続され
た非反転力端と、少なくとも第１コンデンサ及び抵抗に
より前記反転入力端に結合されている出力端とを持つ演
算増幅器を有する前記１ビット符号化信号をアナログ信
号に変換するデジタル−アナログ変換器であって、当該
デジタル−アナログ変換器は更に前記電流パルスを発生
する少なくとも第１のスイッチング回路網を有し、この
第１のスイッチング回路網は前記演算増幅器の前記反転
入力端に結合され且つ第２コンデンサを有するデジタル
−アナログ変換器に関するものである。
このようなデジタル−アナログ変換器の積分回路に対
応する構成は特開昭56−25827号及び特開昭60−33739号
公報に記載されているアナログ−デジタル変換器により
既知である。既知のアナログ−デジタル変換器は正或い
は負の電流パルスを積分する積分器を有し、１ビット符
号化信号の値“1"或いは“0"を出力している。この目的
の為にこの積分器は演算増幅器を有し、この演算増幅器
の出力端を第１コンデンサにより、特開昭56−25827号
公報の場合この第１コンデンサと、抵抗として動作する
スイッチ付コンデンサ回路網とにより反転入力端に接続
している。この演算増幅器の出力端にはアナログ出力電
圧が生じる。電流パルスはスイッチ付キャパシタである
第２コンデンサにより交互に発生せしめる。正の電流パ
ルスは、まず最初このコンデンサを放電させ、次にこの
コンデンサの一方の極を基準電圧点に接続し、次に他方
の極を増幅器の反転入力端に接続することによりこのコ
ンデンサを充電させることにより生ぜしめることができ
る。負の電流パルスは、まず最初このコンデンサの一方
の極を基準電圧点に接続し、他方の極を接地することに
よりこのコンデンサを充電させ、次に前記の一方の極を
接地し、他方の極を増幅器の反転入力端に接続すること
によりこのコンデンサを放電させることにより生ぜしめ
ることができる。
応する構成は特開昭56−25827号及び特開昭60−33739号
公報に記載されているアナログ−デジタル変換器により
既知である。既知のアナログ−デジタル変換器は正或い
は負の電流パルスを積分する積分器を有し、１ビット符
号化信号の値“1"或いは“0"を出力している。この目的
の為にこの積分器は演算増幅器を有し、この演算増幅器
の出力端を第１コンデンサにより、特開昭56−25827号
公報の場合この第１コンデンサと、抵抗として動作する
スイッチ付コンデンサ回路網とにより反転入力端に接続
している。この演算増幅器の出力端にはアナログ出力電
圧が生じる。電流パルスはスイッチ付キャパシタである
第２コンデンサにより交互に発生せしめる。正の電流パ
ルスは、まず最初このコンデンサを放電させ、次にこの
コンデンサの一方の極を基準電圧点に接続し、次に他方
の極を増幅器の反転入力端に接続することによりこのコ
ンデンサを充電させることにより生ぜしめることができ
る。負の電流パルスは、まず最初このコンデンサの一方
の極を基準電圧点に接続し、他方の極を接地することに
よりこのコンデンサを充電させ、次に前記の一方の極を
接地し、他方の極を増幅器の反転入力端に接続すること
によりこのコンデンサを放電させることにより生ぜしめ
ることができる。
しかし、このような回路構成としたデジタル−アナロ
グ変換器には、以下のような問題点がある。すなわち、
第２コンデンサを充電して正の電流パルスを発生させる
際、第１コンデンサおよび第２コンデンサは基準電圧に
対する分圧器として作用する為に増幅器の反転入力端に
比較的大きな過度電圧すなわち跳上がり電圧が生じる。
更に、コンデンサの充電電流が比較的大きな初期値を有
する場合には、増幅器の出力抵抗にまたがって他の過渡
電圧が生じ、この過渡電圧も反転入力端に現れ、この過
渡電圧が最初に述べた過渡電圧に加わる。増幅器の帯域
幅は制限されている為、増幅器の出力は入力端における
この過渡電圧を追従しえない。従って、負帰還にもかか
わらず増幅器の入力信号は入力段が過駆動される程度に
大きくなるおそれがある。従って、増幅器の入力電圧お
よび出力電圧の関係はもはや直線的にならず、これによ
りひずみを生ぜしめる。このひずみはアナログ出力信号
の種々の周波数成分を相互変調せしめる。これと同様な
問題が負電流パルスに対しても生じる。
グ変換器には、以下のような問題点がある。すなわち、
第２コンデンサを充電して正の電流パルスを発生させる
際、第１コンデンサおよび第２コンデンサは基準電圧に
対する分圧器として作用する為に増幅器の反転入力端に
比較的大きな過度電圧すなわち跳上がり電圧が生じる。
更に、コンデンサの充電電流が比較的大きな初期値を有
する場合には、増幅器の出力抵抗にまたがって他の過渡
電圧が生じ、この過渡電圧も反転入力端に現れ、この過
渡電圧が最初に述べた過渡電圧に加わる。増幅器の帯域
幅は制限されている為、増幅器の出力は入力端における
この過渡電圧を追従しえない。従って、負帰還にもかか
わらず増幅器の入力信号は入力段が過駆動される程度に
大きくなるおそれがある。従って、増幅器の入力電圧お
よび出力電圧の関係はもはや直線的にならず、これによ
りひずみを生ぜしめる。このひずみはアナログ出力信号
の種々の周波数成分を相互変調せしめる。これと同様な
問題が負電流パルスに対しても生じる。
本発明の目的は、アナログ出力信号のひずみを少なく
したデジタル−アナログ変換器を提供せんとするにあ
る。
したデジタル−アナログ変換器を提供せんとするにあ
る。
本発明は１ビット符号化信号が第１の値を有する場合
に第１の極性の電流パルスを積分し、前記１ビット符号
化信号が第２の値を有する場合に第２の極性の電流パル
スを積分する積分器を具え、前記積分器は、反転入力端
と、第１基準電圧を受けるための第１端子に接続された
非反転入力端と、少なくとも第１コンデンサ及び抵抗に
より前記反転入力端に結合されている出力端とを持つ演
算増幅器を有する前記１ビット符号化信号をアナログ信
号に変換するデジタル−アナログ変換器であって、当該
デジタル−アナログ変換器は更に前記電流パルスを発生
する少なくとも第１のスイッチング回路網を有し、この
第１のスイッチング回路網は前記演算増幅器の前記反転
入力端に結合され且つ第２コンデンサを有するデジタル
−アナログ変換器において、前記演算増幅器の前記反転
入力端と前記非反転入力端との間に第３コンデンサが接
続され、第３コンデンサが第２コンデンサの容量よりも
大きな容量を有し、且つ第３コンデンサが低周波におけ
る第１コンデンサの実効容量より小さい容量であって高
周波における第１コンデンサの実効容量より大きい容量
を有することを特徴とする。
に第１の極性の電流パルスを積分し、前記１ビット符号
化信号が第２の値を有する場合に第２の極性の電流パル
スを積分する積分器を具え、前記積分器は、反転入力端
と、第１基準電圧を受けるための第１端子に接続された
非反転入力端と、少なくとも第１コンデンサ及び抵抗に
より前記反転入力端に結合されている出力端とを持つ演
算増幅器を有する前記１ビット符号化信号をアナログ信
号に変換するデジタル−アナログ変換器であって、当該
デジタル−アナログ変換器は更に前記電流パルスを発生
する少なくとも第１のスイッチング回路網を有し、この
第１のスイッチング回路網は前記演算増幅器の前記反転
入力端に結合され且つ第２コンデンサを有するデジタル
−アナログ変換器において、前記演算増幅器の前記反転
入力端と前記非反転入力端との間に第３コンデンサが接
続され、第３コンデンサが第２コンデンサの容量よりも
大きな容量を有し、且つ第３コンデンサが低周波におけ
る第１コンデンサの実効容量より小さい容量であって高
周波における第１コンデンサの実効容量より大きい容量
を有することを特徴とする。
本発明によるデジタル−アナログ変換器においては、
第３コンデンサにより出力信号のひずみを低減せしめ
る。増幅器の入力側は、特性が主として抵抗、第３コン
デンサおよび第１コンデンサによって決まる低域通過フ
ィルタを構成する。増幅器の入力側で見た第１コンデン
サの実効キャパシタンスはミラー効果の為にその実際の
キャパシタンスの、増幅器の利得倍となる。増幅器の利
得は低周波に対し大きい為、第１コンデンサの実効キャ
パシタンス（いわゆるミラーキャパシタンス）は第３コ
ンデンサのキャパシタンスよりも大きくなる。この場合
フィルタの遮断周波数は第１コンデンサによって決ま
り、第３コンデンサはフィルタの伝達特性に殆ど影響を
及ぼさない。増幅器の利得は高周波に対し減少する為、
前記のミラーキャパシタンスは第３コンデンサのキャパ
シタンスよりも小さくなる。この場合フィルタの遮断周
波数は第３コンデンサによって決まる。この遮断周波数
は高周波信号が減衰されるように選択する。従って、増
幅器の反転入力端に現れる過渡電圧は減衰される。入力
電圧が比較的低い場合、増幅器の入力電圧および出力電
圧間の関係は直線的であり、従ってひずみは極めてわず
かとなる。
第３コンデンサにより出力信号のひずみを低減せしめ
る。増幅器の入力側は、特性が主として抵抗、第３コン
デンサおよび第１コンデンサによって決まる低域通過フ
ィルタを構成する。増幅器の入力側で見た第１コンデン
サの実効キャパシタンスはミラー効果の為にその実際の
キャパシタンスの、増幅器の利得倍となる。増幅器の利
得は低周波に対し大きい為、第１コンデンサの実効キャ
パシタンス（いわゆるミラーキャパシタンス）は第３コ
ンデンサのキャパシタンスよりも大きくなる。この場合
フィルタの遮断周波数は第１コンデンサによって決ま
り、第３コンデンサはフィルタの伝達特性に殆ど影響を
及ぼさない。増幅器の利得は高周波に対し減少する為、
前記のミラーキャパシタンスは第３コンデンサのキャパ
シタンスよりも小さくなる。この場合フィルタの遮断周
波数は第３コンデンサによって決まる。この遮断周波数
は高周波信号が減衰されるように選択する。従って、増
幅器の反転入力端に現れる過渡電圧は減衰される。入力
電圧が比較的低い場合、増幅器の入力電圧および出力電
圧間の関係は直線的であり、従ってひずみは極めてわず
かとなる。
第１極性の電流パルスおよび第２極性の電流パルスは
原理的に１つのスイッチング回路網により発生せしめる
ことができる。しかし、これらの電流パルスは別個のス
イッチング回路網により発生せしめるのが好ましい。こ
の場合のデジタル−アナログ変換器は前記の増幅器の反
転入力端に結合された第２のスイッチング回路網を具え
ており、この第２スイッチング回路網は第４コンデンサ
を有しており、前記の第１スイッチング回路網は第１の
極性の電流パルスを発生する作用をし、前記の第２スイ
ッチング回路網は第２の極性の電流パルスを発生するよ
うにすることができる。このようにする場合には、更
に、前記の第１スイッチング回路網は前記の第２コンデ
ンサの一方の極を前記の第１端子および第２基準電位の
第２端子にそれぞれ接続する為の第１スイッチおよび第
２スイッチと、前記の第２コンデンサの他方の極を前記
の第１端子および前記の増幅器の反転入力端にそれぞれ
接続する為の第３スイッチおよび第４スイッチとを具え
ており、前記の第２スイッチング回路網は第４コンデン
サの一方の極を前記の第１端子および第２端子にそれぞ
れ接続する縦の第５スイッチおよび第６スイッチと、前
記の第４コンデンサの他方の極を前記の第１端子および
前記の増幅器の反転入力端にそれぞれ接続する為の第７
スイッチおよび第８スイッチとを具えているようにする
ことができる。第１スイッチング回路網および第２スイ
ッチング回路網のスイッチはそれぞれ正の電流パルスお
よび負の電流パルスを発生するように異ならせるように
制御することができる。本発明の実施例においては、デ
ジタル−アナログ変換器は、第１クロック期間中第１ス
イッチ、第３スイッチ、第６スイッチおよび第７スイッ
チを閉じ、第２クロック期間中第２スイッチおよび第５
スイッチを閉じるクロック手段と、１ビット符号化信号
により制御され、第２クロック期間中で１ビット符号化
信号が第１の値を有する際に第４スイッチを閉じ、第２
クロック期間中で１ビット符号化信号が第２の値を有す
る際に第８スイッチを閉じる制御手段とを具えているよ
うにするのが適している。
原理的に１つのスイッチング回路網により発生せしめる
ことができる。しかし、これらの電流パルスは別個のス
イッチング回路網により発生せしめるのが好ましい。こ
の場合のデジタル−アナログ変換器は前記の増幅器の反
転入力端に結合された第２のスイッチング回路網を具え
ており、この第２スイッチング回路網は第４コンデンサ
を有しており、前記の第１スイッチング回路網は第１の
極性の電流パルスを発生する作用をし、前記の第２スイ
ッチング回路網は第２の極性の電流パルスを発生するよ
うにすることができる。このようにする場合には、更
に、前記の第１スイッチング回路網は前記の第２コンデ
ンサの一方の極を前記の第１端子および第２基準電位の
第２端子にそれぞれ接続する為の第１スイッチおよび第
２スイッチと、前記の第２コンデンサの他方の極を前記
の第１端子および前記の増幅器の反転入力端にそれぞれ
接続する為の第３スイッチおよび第４スイッチとを具え
ており、前記の第２スイッチング回路網は第４コンデン
サの一方の極を前記の第１端子および第２端子にそれぞ
れ接続する縦の第５スイッチおよび第６スイッチと、前
記の第４コンデンサの他方の極を前記の第１端子および
前記の増幅器の反転入力端にそれぞれ接続する為の第７
スイッチおよび第８スイッチとを具えているようにする
ことができる。第１スイッチング回路網および第２スイ
ッチング回路網のスイッチはそれぞれ正の電流パルスお
よび負の電流パルスを発生するように異ならせるように
制御することができる。本発明の実施例においては、デ
ジタル−アナログ変換器は、第１クロック期間中第１ス
イッチ、第３スイッチ、第６スイッチおよび第７スイッ
チを閉じ、第２クロック期間中第２スイッチおよび第５
スイッチを閉じるクロック手段と、１ビット符号化信号
により制御され、第２クロック期間中で１ビット符号化
信号が第１の値を有する際に第４スイッチを閉じ、第２
クロック期間中で１ビット符号化信号が第２の値を有す
る際に第８スイッチを閉じる制御手段とを具えているよ
うにするのが適している。
図面につき本発明を説明する。
第１図は本発明の第１実施例によるデジタル−アナロ
グ変換器を示す。この変換器は、固定電位点、本例では
大地に接地された非反転入力端２と、反転入力端３と、
出力端４とを有する演算増幅器１を具えている。この出
力端４はコンデンサC1により反転入力端３に接続されて
いる。増幅器１はコンデンサC1と相俟って積分器を構成
する。このコンデンサC1と並列に抵抗R1を配置して直流
帰還を達成する。抵抗R1はスイッチ付キャパシタとする
こともできることを銘記すべきである。反転入力端３は
更にコンデンサC2により接地されている。反転入力端３
には、第１スイッチング回路網10により生ぜしめられる
正の電流パルスと、第２スイッチング回路網20により生
ぜしめられる負の電流パルスとが供給されうる。スイッ
チング回路網10はコンデンサC3を有し、その一方の極Ａ
はスイッチS2により基準電圧Vrefの点にまたスイッチS1
により大地に接続でき、他方の極ＢはスイッチS4により
反転入力端３にまたスイッチS3により大地に接続しう
る。極ＣおよびＤを有するコンデンサC4と、スイッチS5
〜S8とを具えるスイッチング回路網20はスイッチング回
路網10と同じ型にしうる。スイッチS1〜S8は既知のいか
なる型のトランジスタにもすることができ、例えばｐチ
ャネル電界効果トランジスタを有するようにしうる。
グ変換器を示す。この変換器は、固定電位点、本例では
大地に接地された非反転入力端２と、反転入力端３と、
出力端４とを有する演算増幅器１を具えている。この出
力端４はコンデンサC1により反転入力端３に接続されて
いる。増幅器１はコンデンサC1と相俟って積分器を構成
する。このコンデンサC1と並列に抵抗R1を配置して直流
帰還を達成する。抵抗R1はスイッチ付キャパシタとする
こともできることを銘記すべきである。反転入力端３は
更にコンデンサC2により接地されている。反転入力端３
には、第１スイッチング回路網10により生ぜしめられる
正の電流パルスと、第２スイッチング回路網20により生
ぜしめられる負の電流パルスとが供給されうる。スイッ
チング回路網10はコンデンサC3を有し、その一方の極Ａ
はスイッチS2により基準電圧Vrefの点にまたスイッチS1
により大地に接続でき、他方の極ＢはスイッチS4により
反転入力端３にまたスイッチS3により大地に接続しう
る。極ＣおよびＤを有するコンデンサC4と、スイッチS5
〜S8とを具えるスイッチング回路網20はスイッチング回
路網10と同じ型にしうる。スイッチS1〜S8は既知のいか
なる型のトランジスタにもすることができ、例えばｐチ
ャネル電界効果トランジスタを有するようにしうる。
スイッチS1,S2,S3,S5,S6およびS7は線図的に示すクロ
ック手段30により制御される。スイッチS2およびS5は、
クロック信号CKが高レベルにある場合にこれらスイッチ
が位置１（閉成装置）にあり、クロック信号CKが低レベ
ルにある場合にこれらスイッチが位置２（開放位置）に
あるようにクロック信号CKにより制御される。スイッチ
S1,S3,S6およびS7は、クロック信号CKが高レベルにある
場合にこれらスイッチが位置２（開放位置）にあり、ク
ロック信号CKが低レベルにある場合にこれらスイッチが
位置１（閉成位置）にあるようにクロック信号▲▼
により制御される。
ック手段30により制御される。スイッチS2およびS5は、
クロック信号CKが高レベルにある場合にこれらスイッチ
が位置１（閉成装置）にあり、クロック信号CKが低レベ
ルにある場合にこれらスイッチが位置２（開放位置）に
あるようにクロック信号CKにより制御される。スイッチ
S1,S3,S6およびS7は、クロック信号CKが高レベルにある
場合にこれらスイッチが位置２（開放位置）にあり、ク
ロック信号CKが低レベルにある場合にこれらスイッチが
位置１（閉成位置）にあるようにクロック信号▲▼
により制御される。
スイッチS4,S8,S3およびS7は１ビット符号化入力信号
Ｉにより、線図的に示す制御手段40を介して制御され
る。一方のビット値、例えば論理値“1"に対してスイッ
チS4は、クロック信号CKが高レベルにある期間中位置１
（閉成位置）に設定され、クロック信号CKが低レベルに
ある期間中位置２（開放位置）に設定され、これらの期
間中スイッチS8は常に位置２（開放位置）にある。他方
のビット値、例えば論理値“0"に対してはスイッチS
8が、クロック信号CKが高レベルにある期間中位置１
（閉成位置）に設定され、クロック信号CKが低レベルに
ある期間中位置２（開放位置）に設定され、これらの期
間中スイッチS4は常に位置２（開放位置）にある。スイ
ッチS3にはスイッチS4に供給される信号の反転信号が供
給され、スイッチS7にはスイッチS8に供給される信号の
反転信号が供給される。
Ｉにより、線図的に示す制御手段40を介して制御され
る。一方のビット値、例えば論理値“1"に対してスイッ
チS4は、クロック信号CKが高レベルにある期間中位置１
（閉成位置）に設定され、クロック信号CKが低レベルに
ある期間中位置２（開放位置）に設定され、これらの期
間中スイッチS8は常に位置２（開放位置）にある。他方
のビット値、例えば論理値“0"に対してはスイッチS
8が、クロック信号CKが高レベルにある期間中位置１
（閉成位置）に設定され、クロック信号CKが低レベルに
ある期間中位置２（開放位置）に設定され、これらの期
間中スイッチS4は常に位置２（開放位置）にある。スイ
ッチS3にはスイッチS4に供給される信号の反転信号が供
給され、スイッチS7にはスイッチS8に供給される信号の
反転信号が供給される。
次に本発明による回路の動作を第２図につき説明す
る。この第２図は値“1"を２ビット、値“0"を２ビット
この順序で有するデジタル入力信号Ｉと、クロック信号
CKと、スイッチS1〜S8に対する制御信号と、点Ａにおけ
る電圧VAと、点Ｂにおける電圧VBと、点Ｃにおける電圧
VCと、点Ｄにおける電圧VDと、増幅器１の入力端３にお
ける電圧V3と、出力端４における電圧V4とを示してい
る。
る。この第２図は値“1"を２ビット、値“0"を２ビット
この順序で有するデジタル入力信号Ｉと、クロック信号
CKと、スイッチS1〜S8に対する制御信号と、点Ａにおけ
る電圧VAと、点Ｂにおける電圧VBと、点Ｃにおける電圧
VCと、点Ｄにおける電圧VDと、増幅器１の入力端３にお
ける電圧V3と、出力端４における電圧V4とを示してい
る。
期間０〜t2中入力ビットＩの電圧は比較的高く、本例
ではこの電圧が論理値“1"に相当する。この期間中スイ
ッチS8は開放している為、第２スイッチング回路網20は
増幅器１の反転入力端３から分離されている。クロック
信号CKが高レベルにあるクロック期間０〜t1中はスイッ
チS2およびS4が閉成している。スイッチS2が閉成する
と、点Ａが基準電圧Vrefの点に接続される為、Vrefにほ
ぼ等しい大きさの正の過渡電圧がこの点Ａに現れる。コ
ンデンサC2はコンデンサC1およびC3に比べて低いインピ
ーダンスを有している為、得られる電圧分割により、点
Ｂに、従って反転入力端３に現れる過渡電圧を可成り減
少せしめる。これにより出力端４に負の過渡電圧を生ぜ
しめる。この過渡電圧は入力端３における過渡電圧と直
線関係にある為、ひずみは導入されない。出力端４にお
ける過渡電圧は電流パルスを生ぜしめる為、コンデンサ
C1およびC3が充電され、実質的に接地されていた反転入
力端３における電圧が零電圧に引戻される。クロック信
号CKが低レベルにあるクロック期間t1〜t2においては、
スイッチS2およびS4が開放し、スイッチS1およびS3が閉
成している。従って、コンデンサC3は完全に放電し、こ
のコンデンサを次のクロック期間中再充電せしめうる。
このようにして正の電流パルスが増幅器１に供給され
る。
ではこの電圧が論理値“1"に相当する。この期間中スイ
ッチS8は開放している為、第２スイッチング回路網20は
増幅器１の反転入力端３から分離されている。クロック
信号CKが高レベルにあるクロック期間０〜t1中はスイッ
チS2およびS4が閉成している。スイッチS2が閉成する
と、点Ａが基準電圧Vrefの点に接続される為、Vrefにほ
ぼ等しい大きさの正の過渡電圧がこの点Ａに現れる。コ
ンデンサC2はコンデンサC1およびC3に比べて低いインピ
ーダンスを有している為、得られる電圧分割により、点
Ｂに、従って反転入力端３に現れる過渡電圧を可成り減
少せしめる。これにより出力端４に負の過渡電圧を生ぜ
しめる。この過渡電圧は入力端３における過渡電圧と直
線関係にある為、ひずみは導入されない。出力端４にお
ける過渡電圧は電流パルスを生ぜしめる為、コンデンサ
C1およびC3が充電され、実質的に接地されていた反転入
力端３における電圧が零電圧に引戻される。クロック信
号CKが低レベルにあるクロック期間t1〜t2においては、
スイッチS2およびS4が開放し、スイッチS1およびS3が閉
成している。従って、コンデンサC3は完全に放電し、こ
のコンデンサを次のクロック期間中再充電せしめうる。
このようにして正の電流パルスが増幅器１に供給され
る。
クロック期間０〜t1中は第２スイッチング回路網20に
おけるスイッチS5およびS7が閉成されている為、コンデ
ンサC4は完全に放電せしめられる。クロック期間t1〜t2
においては、スイッチS6およびS7が閉成されている為、
コンデンサC4は基準電圧Vrefまで充電される。期間t2〜
t4においては、論理値“1"が再び制御手段40に供給され
る為、増幅器１に再び正の電源パルスが供給される。こ
の電流パルスの結果として出力電圧V4は更に同じ量だけ
減少する。
おけるスイッチS5およびS7が閉成されている為、コンデ
ンサC4は完全に放電せしめられる。クロック期間t1〜t2
においては、スイッチS6およびS7が閉成されている為、
コンデンサC4は基準電圧Vrefまで充電される。期間t2〜
t4においては、論理値“1"が再び制御手段40に供給され
る為、増幅器１に再び正の電源パルスが供給される。こ
の電流パルスの結果として出力電圧V4は更に同じ量だけ
減少する。
期間t4〜t6においては入力ビットの電圧が比較的低
く、本例ではこの電圧が論理値“0"に相当する。この期
間中スイッチS4は開放している為、第１スイッチング回
路網10は増幅器１の反転入力端子３から分離されてい
る。前のクロック期間t3〜t4中コンデンサC4はスイッチ
S6およびS7により基準電圧Vrefまで充電されている。ク
ロック期間t4〜t5中スイッチS5およびS8が閉成する。従
って点Ｃに基準電圧に等しい大きさの負の過渡電圧が現
れる。これにより点Ｄに、従って反転入力端３に負の過
渡電圧を生ぜしめるも、この過渡電圧はコンデンサC2が
存在する為に可成り減衰される。従って、入力端３にお
ける過渡電圧に対し直線関係にある正の過渡電圧が出力
端４に現れる為、ひずみが導入されない。出力端４にお
ける正の過渡電圧は負の電流パルスを生じる為、コンデ
ンサC1およびC4が放電せしめられ、反転入力端における
電圧が零電圧に回復せしめられる。期間t5〜t6において
はスイッチS6およびS7が閉成され、従ってコンデンサC4
が再び基準電圧Vrefまで充電される。
く、本例ではこの電圧が論理値“0"に相当する。この期
間中スイッチS4は開放している為、第１スイッチング回
路網10は増幅器１の反転入力端子３から分離されてい
る。前のクロック期間t3〜t4中コンデンサC4はスイッチ
S6およびS7により基準電圧Vrefまで充電されている。ク
ロック期間t4〜t5中スイッチS5およびS8が閉成する。従
って点Ｃに基準電圧に等しい大きさの負の過渡電圧が現
れる。これにより点Ｄに、従って反転入力端３に負の過
渡電圧を生ぜしめるも、この過渡電圧はコンデンサC2が
存在する為に可成り減衰される。従って、入力端３にお
ける過渡電圧に対し直線関係にある正の過渡電圧が出力
端４に現れる為、ひずみが導入されない。出力端４にお
ける正の過渡電圧は負の電流パルスを生じる為、コンデ
ンサC1およびC4が放電せしめられ、反転入力端における
電圧が零電圧に回復せしめられる。期間t5〜t6において
はスイッチS6およびS7が閉成され、従ってコンデンサC4
が再び基準電圧Vrefまで充電される。
クロック期間t4〜t5においては、スイッチング回路網
10におけるスイッチS2およびS3が閉成される為、コンデ
ンサC3が基準電圧Vrefまで充電される。次のクロック期
間t5〜t6においては、スイッチS1およびS3が閉成され、
従ってコンデンサC3が完全に放電せしめられる。
10におけるスイッチS2およびS3が閉成される為、コンデ
ンサC3が基準電圧Vrefまで充電される。次のクロック期
間t5〜t6においては、スイッチS1およびS3が閉成され、
従ってコンデンサC3が完全に放電せしめられる。
期間t6〜t8においては制御手段40に再び論理値“0"が
与えられる為、増幅器の反転入力端３に再び負の電流パ
ルスが与えられる。従って、出力電圧V4は零電圧まで増
大する。
与えられる為、増幅器の反転入力端３に再び負の電流パ
ルスが与えられる。従って、出力電圧V4は零電圧まで増
大する。
従って、上述したように順次の入力ビットは電流パル
スがコンデンサC1に供給されるか或いはコンデンサC1に
より供給せしめられるかを、従ってアナログ出力電圧が
減少するか或いは増大するかを決定する。
スがコンデンサC1に供給されるか或いはコンデンサC1に
より供給せしめられるかを、従ってアナログ出力電圧が
減少するか或いは増大するかを決定する。
原理的には、デジタル入力信号から取出したスイッチ
ングパルスによりスイッチS2およびS6を制御したり、ク
ロック信号によりスイッチS4およびS8を制御したりする
こともできることを銘記すべきである。しかし、このよ
うにすると以下のような欠点を生じる。すなわち、スイ
ッチS2を切換える順次のスイッチングパルスは低周波信
号情報を含む為、点Ａにおける電圧は低周波成分を含
む。これらの低周波信号はスイッチの漂遊容量を経て増
幅器１の反転入力端３に達し、これにより出力信号をひ
ずませるおそれがある。スイッチS4がデジタル入力信号
から取出されたスイッチングパルスにより制御される場
合には、これらの低周波信号は増幅器１の反転入力端３
にも現れるも、この場合電圧レベルは極めて低くなる。
その理由は、この反転入力端は実質上の接地点を構成
し、漂遊容量がこの点に何の影響をも及ぼさない為であ
る。
ングパルスによりスイッチS2およびS6を制御したり、ク
ロック信号によりスイッチS4およびS8を制御したりする
こともできることを銘記すべきである。しかし、このよ
うにすると以下のような欠点を生じる。すなわち、スイ
ッチS2を切換える順次のスイッチングパルスは低周波信
号情報を含む為、点Ａにおける電圧は低周波成分を含
む。これらの低周波信号はスイッチの漂遊容量を経て増
幅器１の反転入力端３に達し、これにより出力信号をひ
ずませるおそれがある。スイッチS4がデジタル入力信号
から取出されたスイッチングパルスにより制御される場
合には、これらの低周波信号は増幅器１の反転入力端３
にも現れるも、この場合電圧レベルは極めて低くなる。
その理由は、この反転入力端は実質上の接地点を構成
し、漂遊容量がこの点に何の影響をも及ぼさない為であ
る。
第３図は、本発明によるデジタル−アナログ変換器の
第２実施例を示し、第１図と同じ部分には第１図と同じ
符号を付してある。この変換器は、スイッチング回路網
10においてスイッチS3と並列にスイッチS9が配置され、
スイッチング回路網20においてスイッチS7と並列にスイ
ッチS10が配置されている点で第１図の変換器と相違し
ている。スイッチS9およびS10は、スイッチS9がスイッ
チS8と同様に切換えられ、スイッチS10がスイッチS4と
同様に切換えられるように、制御手段40によりデジタル
入力信号Ｉから取出されたスイッチングパルスにより制
御される。
第２実施例を示し、第１図と同じ部分には第１図と同じ
符号を付してある。この変換器は、スイッチング回路網
10においてスイッチS3と並列にスイッチS9が配置され、
スイッチング回路網20においてスイッチS7と並列にスイ
ッチS10が配置されている点で第１図の変換器と相違し
ている。スイッチS9およびS10は、スイッチS9がスイッ
チS8と同様に切換えられ、スイッチS10がスイッチS4と
同様に切換えられるように、制御手段40によりデジタル
入力信号Ｉから取出されたスイッチングパルスにより制
御される。
第１図は示す実施例では、スイッチS3およびS7がクロ
ックパルスとデジタル入力信号から取出されたスイッチ
ングパルスとの双方を受ける。従って、スイッチS7は順
次のビットが値“1"を有する場合に閉成状態を維持し、
スイッチS3は順次のビットが値“0"を有する場合に閉成
状態を維持する（第２図参照）。従って、漂遊キャパシ
タンスの放電により生ぜしめられる低周波信号が点Ｂお
よびＤに生じ、これらの信号により出力信号をひずませ
るおそれがある。第３図に示す実施例では、スイッチS3
およびS7がクロックパルスのみによって切換えられ、一
方、デジタル入力信号から取出されたスイッチングパル
スは別個のスイッチS9およびS10に供給れる。従って、
スイッチング回路網10においてはスイッチS3およびS9の
少なくとも一方が、スイッチング回路網20においてはス
イッチS7およびS10の少なくとも一方が各クロック期間
後に切換わる。これにより、出力信号をひずませるおそ
れがある低周波信号が点ＢおよびＤに生じないようにす
る。
ックパルスとデジタル入力信号から取出されたスイッチ
ングパルスとの双方を受ける。従って、スイッチS7は順
次のビットが値“1"を有する場合に閉成状態を維持し、
スイッチS3は順次のビットが値“0"を有する場合に閉成
状態を維持する（第２図参照）。従って、漂遊キャパシ
タンスの放電により生ぜしめられる低周波信号が点Ｂお
よびＤに生じ、これらの信号により出力信号をひずませ
るおそれがある。第３図に示す実施例では、スイッチS3
およびS7がクロックパルスのみによって切換えられ、一
方、デジタル入力信号から取出されたスイッチングパル
スは別個のスイッチS9およびS10に供給れる。従って、
スイッチング回路網10においてはスイッチS3およびS9の
少なくとも一方が、スイッチング回路網20においてはス
イッチS7およびS10の少なくとも一方が各クロック期間
後に切換わる。これにより、出力信号をひずませるおそ
れがある低周波信号が点ＢおよびＤに生じないようにす
る。
本発明は上述した例のみに限定されず、幾多の変更を
加えうること勿論である。例えば原理的には、正の電流
パルスと負の電流パルスとを１つのスイッチング回路網
により発生させることができる。この場合、２つのスイ
ッチング回路網により同時に行われる工程を順次に行う
ようにする必要がある。また前述した例では、増幅器１
の非反転入力端２とこれに接続されるスイッチとを接地
している。しかし、その代わりにこれらを零とは異なる
電位の点に接続することもできる。また前述した例で
は、トランジスタスイッチを全て同じ導電型とした。し
かし、反転クロック信号が供給されるスイッチを反対導
電型とし、これによりすべてのスイッチを同じクロック
信号により制御しうるようにすることができる。また前
述した実施例ではコンデンサC3およびC4の充電時間と放
電時間とを互いに等しく選択した。しかし、放電時間を
充電時間と相違させることができる。
加えうること勿論である。例えば原理的には、正の電流
パルスと負の電流パルスとを１つのスイッチング回路網
により発生させることができる。この場合、２つのスイ
ッチング回路網により同時に行われる工程を順次に行う
ようにする必要がある。また前述した例では、増幅器１
の非反転入力端２とこれに接続されるスイッチとを接地
している。しかし、その代わりにこれらを零とは異なる
電位の点に接続することもできる。また前述した例で
は、トランジスタスイッチを全て同じ導電型とした。し
かし、反転クロック信号が供給されるスイッチを反対導
電型とし、これによりすべてのスイッチを同じクロック
信号により制御しうるようにすることができる。また前
述した実施例ではコンデンサC3およびC4の充電時間と放
電時間とを互いに等しく選択した。しかし、放電時間を
充電時間と相違させることができる。
第１図は、本発明による第１実施例のデジタル−アナロ
グ変換器を示す回路図、 第２図は、第１図の回路を説明する為に第１図の回路の
種々の点における電圧変化を示す波形図、 第３図は、本発明による第２実施例のデジタル−アナロ
グ変換器を示す回路図である。 １……演算増幅器、10……第１スイッチング回路網 20……第２スイッチング回路網、30……クロック手段 40……制御手段
グ変換器を示す回路図、 第２図は、第１図の回路を説明する為に第１図の回路の
種々の点における電圧変化を示す波形図、 第３図は、本発明による第２実施例のデジタル−アナロ
グ変換器を示す回路図である。 １……演算増幅器、10……第１スイッチング回路網 20……第２スイッチング回路網、30……クロック手段 40……制御手段
Claims (5)
- 【請求項１】１ビット符号化信号が第１の値を有する場
合に第１の極性の電流パルスを積分し、前記１ビット符
号化信号が第２の値を有する場合に第２の極性の電流パ
ルスを積分する積分器を具え、前記積分器は、反転入力
端と、第１基準電圧を受けるための第１端子に接続され
た非反転入力端と、少なくとも第１コンデンサ及び抵抗
により前記反転入力端に結合されている出力端とを持つ
演算増幅器を有する前記１ビット符号化信号をアナログ
信号に変換するデジタル−アナログ変換器であって、当
該デジタル−アナログ変換器は更に前記電流パルスを発
生する少なくとも第１のスイッチング回路網を有し、こ
の第１のスイッチング回路網は前記演算増幅器の前記反
転入力端に結合され且つ第２コンデンサを有するデジタ
ル−アナログ変換器において、 前記演算増幅器の前記反転入力端と前記非反転入力端と
の間に第３コンデンサが接続され、第３コンデンサが第
２コンデンサの容量よりも大きな容量を有し、且つ第３
コンデンサが低周波における第１コンデンサの実効容量
より小さい容量であって高周波における第１コンデンサ
の実効容量より大きい容量を有することを特徴とするデ
ジタル−アナログ変換器。 - 【請求項２】特許請求の範囲第１項に記載のデジタル−
アナログ変換器において、このデジタル−アナログ変換
器は前記増幅器の反転入力端に結合された第２のスイッ
チング回路網を具えており、この第２スイッチング回路
網は第４コンデンサを有しており、前記第１スイッチン
グ回路網は第１の極性の電流パルスを発生する作用を
し、前記第２スイッチング回路網は第２の極性の電流パ
ルスを発生するようになっていることを特徴とするデジ
タル−アナログ変換器。 - 【請求項３】特許請求の範囲第２項に記載のデジタル−
アナログ変換器において、前記第１スイッチング回路網
は前記第２コンデンサの一方の極を前記第１端子および
第２基準電位の第２端子にそれぞれ接続する為の第１ス
イッチおよび第２スイッチと、前記第２コンデンサの他
方の極を前記第１端子および前記増幅器の反転入力端に
それぞれ接続する為の第３スイッチおよび第４スイッチ
とを具えており、前記第２スイッチング回路網は第４コ
ンデンサの一方の極を前記第１端子および第２端子にそ
れぞれ接続する為の第５スイッチおよび第６スイッチ
と、前記第４コンデンサの他方の極を前記第１端子およ
び前記増幅器の反転入力端にそれぞれ接続する為の第７
スイッチおよび第８スイッチとを具えていることを特徴
とするデジタル−アナログ変換器。 - 【請求項４】特許請求の範囲第３項に記載のデジタル−
アナログ変換器において、このデジタル−アナログ変換
器は、第１クロック期間中第１スイッチ、第３スイッ
チ、第６スイッチおよび第７スイッチを閉じ、第２クロ
ック期間中第２スイッチおよび第５スイッチを閉じるク
ロック手段と、１ビット符号化信号により制御され、第
２クロック期間中で１ビット符号化信号が第１の値を有
する際に第４スイッチを閉じ、第２クロック期間中で１
ビット符号化信号が第２の値を有する際に第８スイッチ
を閉じる制御手段とを具えていることを特徴とするデジ
タル−アナログ変換器。 - 【請求項５】特許請求の範囲第４項に記載のデジタル−
アナログ変換器において、このデジタル−アナログ変換
器は前記第３スイッチと並列に配置した第９スイッチ
と、前記第７スイッチと並列に配置した第10スイッチと
を具えており、これら第９スイッチおよび第10スイッチ
は前記制御手段によりそれぞれ前記第８スイッチおよび
第４スイッチと同様に制御されるようになっていること
を特徴とするデジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501896A NL8501896A (nl) | 1985-07-02 | 1985-07-02 | Digitaal-analoog omzetter. |
| NL8501896 | 1985-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628619A JPS628619A (ja) | 1987-01-16 |
| JP2554056B2 true JP2554056B2 (ja) | 1996-11-13 |
Family
ID=19846235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61153955A Expired - Lifetime JP2554056B2 (ja) | 1985-07-02 | 1986-06-30 | デジタル−アナログ変換器 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4706066A (ja) |
| EP (1) | EP0208371B1 (ja) |
| JP (1) | JP2554056B2 (ja) |
| KR (1) | KR940000944B1 (ja) |
| DE (1) | DE3672052D1 (ja) |
| HK (1) | HK89391A (ja) |
| NL (1) | NL8501896A (ja) |
| SG (1) | SG60191G (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257878B1 (en) * | 1986-08-09 | 1994-06-15 | Fujitsu Limited | D/A converter |
| US4918454A (en) * | 1988-10-13 | 1990-04-17 | Crystal Semiconductor Corporation | Compensated capacitors for switched capacitor input of an analog-to-digital converter |
| JPH02266718A (ja) * | 1989-04-07 | 1990-10-31 | Fujitsu Ten Ltd | デルタ・シグマ変換回路 |
| DE58906716D1 (de) * | 1989-05-08 | 1994-02-24 | Siemens Ag | Integrierbarer Sigma-Delta-Modulator in Switched-Capacitor-Technik. |
| JPH0826552B2 (ja) * | 1989-07-27 | 1996-03-13 | 株式会社小松製作所 | 建設機械のポンプ吐出量制御システム |
| GB2239097B (en) * | 1989-12-18 | 1993-08-11 | Gen Electric Co Plc | Electrical power measuring devices |
| US5585716A (en) * | 1993-01-20 | 1996-12-17 | Schlumberger Industries, S.A. | Multiple stage frequency modulated circuit |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| JP3254112B2 (ja) * | 1995-08-24 | 2002-02-04 | ローム株式会社 | Ｄ／ａ変換インターフェース |
| US5862069A (en) * | 1996-07-12 | 1999-01-19 | Analog Devices, Inc. | Four quadrant multiplying apparatus and method |
| US8106803B2 (en) * | 2009-09-22 | 2012-01-31 | Broadcom Corporation | Discharge digital-to-analog converter |
| JP2011244236A (ja) * | 2010-05-19 | 2011-12-01 | Panasonic Corp | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
| JP5566211B2 (ja) * | 2010-07-15 | 2014-08-06 | ローム株式会社 | スイッチドキャパシタ型ｄ／ａコンバータ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541446A (en) * | 1968-09-30 | 1970-11-17 | Bell Telephone Labor Inc | Small signal analog to digital converter with positive cancellation of error voltages |
| DE2448305A1 (de) * | 1974-10-10 | 1976-04-22 | Bosch Gmbh Robert | Schaltungsanordnung zum unterdruecken von stoerspannungen |
| US4009475A (en) * | 1974-12-05 | 1977-02-22 | Hybrid Systems Corporation | Delta-sigma converter and decoder |
| JPS5625827A (en) * | 1979-08-10 | 1981-03-12 | Nec Corp | Coding unit |
| JPS5677177U (ja) * | 1979-11-20 | 1981-06-23 | ||
| US4439756A (en) * | 1982-01-20 | 1984-03-27 | International Telephone And Telegraph Corporation | Delta-Sigma modulator with switch capacitor implementation |
| US4588983A (en) * | 1982-11-22 | 1986-05-13 | John Fluke Mfg. Co., Inc. | Instantaneous gain changing analog to digital converter |
| JPS6033739A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | デルタ・シグマ変調器 |
-
1985
- 1985-07-02 NL NL8501896A patent/NL8501896A/nl not_active Application Discontinuation
- 1985-11-01 US US06/793,873 patent/US4706066A/en not_active Expired - Fee Related
-
1986
- 1986-06-27 DE DE8686201135T patent/DE3672052D1/de not_active Expired - Lifetime
- 1986-06-27 EP EP86201135A patent/EP0208371B1/en not_active Expired - Lifetime
- 1986-06-30 JP JP61153955A patent/JP2554056B2/ja not_active Expired - Lifetime
- 1986-07-01 KR KR1019860005316A patent/KR940000944B1/ko not_active IP Right Cessation
-
1991
- 1991-07-25 SG SG60191A patent/SG60191G/en unknown
- 1991-11-07 HK HK893/91A patent/HK89391A/xx not_active IP Right Cessation
Also Published As
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|---|---|
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| HK89391A (en) | 1991-11-15 |
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| NL8501896A (nl) | 1987-02-02 |
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| JPS628619A (ja) | 1987-01-16 |
| SG60191G (en) | 1991-08-23 |
| EP0208371A1 (en) | 1987-01-14 |
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| US4706066A (en) | 1987-11-10 |
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