JPH0542179B2 - - Google Patents

Description

請求の範囲 １ 入力部分に結合された電圧に比例して出力部
分に電荷を容量的に結合させる複数の重み付けさ
れたコンデンサ手段を有する容量性デジタル−ア
ナログ変換器（DAC）手段１４と、 第１イネーブル信号Ｈに応答して容量性デジタ
ル−アナログ変換器（DAC）手段の入力部分を
第１基準電圧±V_REFに結合させる入力スイツチン
グ手段４０と、 上記電荷に関連した電圧において出力部分上に
波された出力信号を与えるフイルタ手段１６
と、 第２イネーブル信号Ｉに応答してフイルタ手段
の入力部分に容量性デジタル−アナログ変換器
（DAC）手段の出力部分を結合させ第３イネーブ
ル信号Ｇに応答して容量性デジタル−アナログ変
換器（DAC）手段の出力部分を第２基準電圧V_AG
に結合させる出力スイツチング手段４６，４４
と、 前記容量性デジタル−アナログ変換器（DAC）
手段及び前記フイルタ手段を制御するクロツク発
生器手段３０と、の組合せから成ることを特徴と
するフイルタインタフエース回路用容量性デジタ
ル−アナログ変換器。

２ 前記複数の重み付けされたコンデンサ手段を
有する容量性デジタル−アナログ変換器（DAC）
手段は、 入力部分を第２基準電圧V_AGに結合させ、出力
部分を容量性デジタル−アナログ変換器（DAC）
手段の出力部分に結合させた切換不能コンデンサ
手段７０と、 入力部分を入力切換え手段２１６，２１７、及
び７８，８０，８２，８４，８６，８８，９０に
結合させ、出力部分を容量性デジタル−アナログ
変換器（DAC）手段の出力部分に結合させた切
換えコンデンサ手段５６，５８，６０，６２，６
４，６６６８と、及び ゲート１２８の出力である第４イネーブル信号
Ｆに応答して切換えコンデンサ手段の入力部分を
第２基準電圧に結合させるデジタル−アナログ
（DAC）切換え手段９４とを具えることを特徴と
する請求の範囲第１項記載のフイルタインタフエ
ース回路用容量性デジタル−アナログ変換器。

３ 前記フイルタ手段は、 反転および非反転入力と１出力とを有する演算
増幅器手段と、 演算増幅器の反転入力と出力との間に結合され
た帰還コンデンサ手段と、及び 演算増幅器の反転入力と出力との間に結合され
た帰還抵抗手段とを具えることを特徴とする前記
請求の範囲第１項又は第２項の内いずれか１項記
載のフイルタインタフエース回路用容量性デジタ
ル−アナログ変換器。

４ 入力部分に結合された電圧に比例して出力部
分に電荷を容量的に結合させる複数の重み付けさ
れたコンデンサ手段を有する容量性デジタル−ア
ナログ変換器（DAC）手段と、 第１イネーブル信号に応答して容量性デジタル
−アナログ変換器（DAC）手段の入力部分を第
１基準電圧に結合させる入力スイツチング手段
と、 上記電荷に関連した電圧において出力部分上に
波された出力信号を与えるフイルタ手段と、 第２イネーブル信号に応答してフイルタ手段の
入力部分に容量性デジタル−アナログ変換器
（DAC）手段の出力部分を結合させ第３イネーブ
ル信号に応答して容量性デジタル−アナログ変換
器（DAC）手段の出力部分を第２基準電圧に結
合させる出力スイツチング手段と、 前記容量性デジタル−アナログ変換器（DAC）
手段及び前記フイルタ手段を制御するクロツク発
生器手段と、の組合せから成るフイルタインタフ
エース回路用容量性デジタル−アナログ変換器に
おいて、 符号化された信号をデジタル−アナログ変換器
のコンデンサ手段に充電させ、前記符号化された
信号に関連した電荷を与えるステツプと、 前記コンデンサ手段を入力コンデンサとして用
いるフイルタに前記電荷を直接的に結合させ、前
記符号化された信号に関連した電荷が波される
前に前記電荷を電圧に変換する必要を除去してい
るステツプと、を具えることを特徴とするフイル
タインタフエース回路用容量性デジタル−アナロ
グ変換器のデジタル−アナログ変換方法。

発明の背景 １ 発明の分野 本発明は、一般的に云つてインタフエース回路
に関するものであり、更に具体的に云うとフイル
タインタフエース回路用容量性デジタル−アナロ
グ変換器（DAC）及びそのデジタル−アナログ
変換方法に関する。

２ 先行技術の説明 容量性デジタル−アナログ変換器（DAC）は、
音声信号を復号化するためのパルス符号化変調
（PCM）方式において一般的によく用いられてい
る。一般的に云つて、そのような復号化された音
声信号は、IEEE Journal of Solid State
Circuits 1979年２月号第65頁−第73頁に“オン
チツプフイルタを具えたPCM音声コーデツク
（符号器復号器）（codec）”と題してJ.T.ケーブ
ス，C.H.チヤン，S.D.ローゼンバウム，L.P.セラ
ーズおよびJ.B.テリーにより発表された論文の第
１０図に示されているように、出力緩衝増幅器
（バツフアアンプ）を介して補間
（interpolation）又は受信（receive）フイルタに
結合される。出力緩衝増幅器はDACの出力にお
いて発生した電荷をフイルタの入力段上の電圧に
変換するために必要であると考えられている。典
型的には、緩衝増幅器の入力は結合コンデンサを
介してDACの出力に結合される。このような回
路の欠点は、DACおよび結合コンデンサのノー
ド接続に関連した不可避の寄生（stray）キヤパ
シタンスが緩衝増幅器に対して誤つた出力電圧を
生じさせるということである。上記に引用したケ
ーブスの論文において、DACは理論的には直接
的に出力緩衡増幅器に結合させることができ、そ
れによつてノード接続とそれに伴う誤動作をなく
すことができると指摘している。しかし、大部分
の容量性DACは大きな量の出力キヤパシタンス
を有するので、演算増幅器の過負荷を防ぐのに必
要な帰還コンデンサが大きくなりすぎて実用的な
ものではなくなつている。電力消費および集積回
路空間（スペース）を消費することに加えて、緩
衝増幅器が存在するために、デジタル−アナログ
変換器（DAC）の用途はデジタル−アナログ変
換だけに限定されている。

発明の要約 本発明の目的は、容量性デジタル−アナログ変
換器（DAC）をフイルタに結合させるためのイ
ンタフエース回路を提供することである。

本発明のもう１つの目的は、デジタル−アナロ
グ変換器（DAC）の電荷を直接にフイルタに選
択的に結合させ、それによつて中間の緩衝増幅器
の必要をなくすフイルタインタフエース回路用の
新規かつ改良された容量性デジタル−アナログ変
換器（DAC）及びそのデジタル−アナログ変換
方法を提供することである。

本発明の更にもう１つの目的は、先行技術の同
様な回路よりも使用する部品数が少なく、集積回
路ダイ面積も小さいフイルタインタフエース回路
用容量性デジタル−アナログ変換器（DAC）及
びそのデジタル−アナログ変換方法を提供するこ
とである。

本発明の好ましい形式においては、電荷をスイ
ツチング手段を介してフイルタの入力増幅器に選
択的に結合させるための１つの出力を有する容量
性デジタル−アナログ変換器（DAC）が与えら
れている。この容量性DACはフイルタ増幅器の
入力コンデンサとして利用され、それによつて緩
衝増幅器の必要をなくす。DAC上の電荷の量は
デジタル信号を表わす電圧に比例する量において
変化する。好ましい実施例では、DACの電荷は
キヤパシタのアレイによつて与えられ、それらの
キヤパシタの内の一部分は第１基準（first
reference）にスイツチされ、その他の残りのキ
ヤパシタはスイツチされないままになつている。
本発明の上述のおよびその他の目的、特徴および
利点は、添付した図面ならびに下記の詳細な説明
から更によく理解される。

発明の概要 種々の回路機能を選択的に実行することが可能
な演算増幅器が提供される。単一の演算増幅器
は、入力信号を標本化（サンプリング）し、保持
するためにスイツチドキヤパシタを利用し、低周
波数ポール（pole）を設定し、そのサンプル
（sample）を、キヤパシタンスをチヤージ（充
電）するために出力キヤパシタンスに印加し、入
力信号を基準信号と比較する。多機能回路は、多
才な回路応用を可能にする。本発明の一実施例
は、演算増幅器回路の出力キヤパシタンスとして
使用し得るキヤパシタンスアレイを有する圧伸
（companding）DACを使用することである。

与えられるDACは、Ｃ DACに直結されたＲ
はしご形DACを利用し、比較可能な先行技術よ
りも簡単である（単純である）切換え構造を具え
る。DACは非同期であり、プログラマブルＡお
よびM_u−255近似則によるPCM変換能力を具え
る。Ｃ DACを入力キヤパシタとして利用する
演算増幅器の受信フイルタ回路がＣ DACに直
結され、それによりバツフア増幅器に対する必要
性を除去し、DACがAD変換及びDA変換に使用
することを可能にする。

【図面の簡単な説明】

第１図は、本発明の好ましい一実施例を示す概
略図である。

第２図は、デジタル−アナログ変換器の好まし
い一実施例を示す概略図である。

第３図は、第１図および第２図に示す概略的実
施例に対する図式タイミング図である。

好ましい実施例の説明 第１図において図示されているのは、本発明の
好ましい実施例に従つて構成されたフイルタと符
号器／復号器（コーデツク、codec）の組合せ回
路１０である。フイルタ−コーデツクの組合せ回
路１０は一般的にはスイツチドキヤパシタ
（switched capacitor）複数機能演算増幅器部分
１２、はしご形切換え（スイツチド）容量性デジ
タル−アナログ変換器（DAC）部分１４、およ
びDAC部分１４とインタフエースする受信フイ
ルタ部分１６とからなる。このフイルタ−コーデ
ツク組合せ回路１０は、アナログ信号V_INを受信
し記憶することができる一方で、同時にその信号
をろ波（フイルタ）することができる。信号V_IN
は演算増幅器部分１２を比較器として利用するこ
とによつて、DAC部分１４へ転送されデジタル
出力に変換されていてもよい。アナログ−デジタ
ル（Ａ／Ｄ）変換は何時でも中断され、DAC部
分１４は放電されデジタル−アナログ（Ｄ／Ａ）
変換を行うのに利用される。Ｄ／Ａ変換が行われ
た後に、Ａ／Ｄ変換を再開してもよい。従つてフ
イルタ−コーデツクの組合せ回路１０はPCM音
声符号化および復号化に特に有用である。という
訳は、これら２つの機能が非同期であつてもよい
からである。

この好ましい形式においては、演算増幅器部分
１２は、その非反転および反転入力を有する演算
増幅器１８をそれぞれスイツチ２０および２２を
介して基準電圧、例えばアナログ接地V_AGに接続
させる。帰還キヤパシタ２４の第１プレート
（plate）は、スイツチ２６を介して演算増幅器１
８の反転入力に接続され、帰還キヤパシタ２４の
第２プレート（plate）は、スイツチ２８を介し
て演算増幅器１８の出力に接続されている。入力
キヤパシタ３２は、スイツチ２６を介して演算増
幅器１８の反転入力に対して入力信号V_INのAC
結合を与え、演算増幅器部分１２の通過帯域利得
Ｋは入力キヤパシタ３２および帰還キヤパシタ２
４の比（ratio）にほぼ等しい。

好ましい実施例においては、すべてのスイツチ
は従来のCMOS伝送ゲートであり、これらのゲ
ートはクロツク発生器３０によりその制御入力に
印加されるクロツク信号が高の状態にある場合に
はイネーブル（enable）にされ即ち閉じられ、ク
ロツク信号が低の状態にある場合にはデイスエー
ブル（disable）にされ即ち開かれる。従つて、
例えばスイツチ２０が信号Ａによつてイネーブル
にされ、スイツチ２６および２８が信号Ｂによつ
てイネーブルにされ、スイツチ２２が信号Ｃによ
つてデイスエーブルにされると、演算増幅器部分
１２は入力信号V_INを標本化（sample）するため
に帰還キヤパシタ２４上に接続される。

スイツチ３４は、帰還キヤパシタ２４の第１プ
レート（plate）をスイツチドキヤパシタ
（switched capacitor）３６の第１プレートに接
続させ、スイツチ３８は、帰還キヤパシタ２４の
第２プレートをスイツチドキヤパシタ３６の第１
プレートに接続させる。スイツチドキヤパシタ３
６の第２プレートは、基準電圧V_AGに接続されて
いる。スイツチ３４および３８は信号Ｅおよび信
号Ｄによつてそれぞれ制御され、交互にスイツチ
ドキヤパシタ３６を演算増幅器１８の反転入力か
ら出力へ切換える。スイツチドキヤパシタ３６の
値はフイルタ−コーデツク組合せ回路１０の演算
増幅器部分１２の高域通過ポール（high pass
pole）の場所（位置）を部分的に決定し、入力信
号V_INのろ波（フイルタ）を可能にする一方でそ
の入力信号は帰還キヤパシタ２４上に標本化
（sample）される。

ここで更に説明を加えるならば、低周波ポール
（low frequency pole）は部分的にキヤパシタ３
６、スイツチ３４及びスイツチ３８によつて作ら
れる。低周波ポールを有する高域通過フイルタの
一部分がキヤパシタ３６であるが、この高域通過
ポール（即ち低周波ポール）は前述したように、
その位置（場所）を部分的に決定し、入力信号
V_INはキヤパシタ２４及びキヤパシタ３２上でサ
ンプルされる時に、直流（DC）を除去させるこ
とによつてフイルタされる。

好ましい実施例においては、DAC部分１４は、
スイツチ４０を介して第１基準電圧±V_REFに選択
的に結合されている第１入力端子と、スイツチ４
２およびスイツチ４３を介して演算増幅器部分１
２の出力又は第２基準電圧V_AGにそれぞれ選択的
に結合されている第２入力端子と、およびスイツ
チ４４、スイツチ４５およびスイツチ４６を介し
て第２基準電圧V_AG、演算増幅器１８の非反転入
力又は受信フイルタ部分１６の入力にそれぞれ選
択的に結合されている出力端子とを有する。一般
的に云つて、DAC部分１４はアンスイツチドキ
ヤパシタ（unswitched capacitor）４７および
スイツチドキヤパシタ４８として表わすことがで
きる。図示した形式においては、アンスイツチド
キヤパシタ４７およびスイツチドキヤパシタ４８
の第１プレートをDACスイツチ４９を介して選
択的に結合してDAC部分１４の有効な第１プレ
ートを形成し、一方その第２プレートは互いに一
緒に結合されてDAC部分１４の第２プレートを
形成してもよい。

動作上においては、スイツチ４０，４２，４
３，４４，４５，４６および４９はそれぞれ信号
Ｈ，Ｆ，，Ｇ，Ｃ，Ｉおよびによつて制御さ
れる。例えば、第３図に示すように、信号Ｆおよ
び信号Ｇが同時に高の状態にあり信号Ｈが低の状
態にあるならば、入力、即ち標本（サンプル）
KV_INは、それが帰還キヤパシタ２４上へ標本化
されるのにつれてDAC部分１４上に転送するこ
とができる。従つて、演算増幅器部分１２の別の
機能は、アナログ入力信号をデジタル信号に変換
する前にDAC部分１４を入力標本KV_INに充電す
ることである。もしDAC部分１４がそこに標本
（sample）が置かれた後比較的長い時間がたつて
から帰還キヤパシタ２４から充電される必要があ
るならば、スイツチ２６および２８は、充電され
た帰還キヤパシタ２４を分離し、寄生的漏洩パス
が帰還キヤパシタ２４の標本化電荷（sampled
charge）の一部を漏らすのを防ぐために補償用
のスイツチ（compensated switches）となるべ
きである。更に加えて、演算増幅器１８のオフセ
ツト電圧は入力信号標本（サンプル）とともに
DAC部分１４上に充電されることを認識すべき
である。

スイツチ２２が信号Ｃによつてイネーブル
（enable）にされると、演算増幅器１８はＡ／Ｄ
変換に使用するための比較器（コンパレータ）と
して再構成される。例えば、スイツチ４３および
スイツチ４５がそれぞれ信号およびＣを介して
イネーブルにされ、一方スイツチ４２およびスイ
ツチ４４がそれぞれ信号ＦおよびＧを介してデイ
スエーブル（disable）にされると、演算増幅器
部分１２によつてDAC部分１４上に転送された
電圧は第２基準電圧V_AGに関連して変換される。
勿論記憶されたオフセツト電圧もまたスイツチ動
作によつて変換されるが、それは今度は反対の極
性の誤りとして現われる。帰還キヤパシタ２４か
らの演算増幅器１８の反転入力を第２基準電圧
V_AGにスイツチし、第２基準電圧V_AGからの非反
転入力をDAC部分１４の出力端子にスイツチす
ることによつて、演算増幅器１８は比較器（コン
パレータ）として接続され、その入力上の電圧間
の差を示す出力を与える。DAC部分１４上に記
憶されたオフセツト電圧は今度は演算増幅器の非
反転入力上におけるバイアスとして存在するの
で、演算増幅器１８のオフセツト電圧は自動的に
相殺される点に注目されたい。

Ａ／Ｄ変換が完了する前に、もしもＤ／Ａ変換
を行うことを所望する場合には、DAC部分１４
は放電されてＤ／Ａ変換を行うのに用いることが
できる。例えば、スイツチ４２およびスイツチ４
４はそれぞれ信号Ｆおよび信号Ｇによつてイネー
ブルにされDAC１４を放電させる。その後、ス
イツチ４０およびスイツチ４９は、それぞれ信号
Ｈおよびによつてイネーブルにされ、変換され
つつあるデジタル入力に相当するアナログ信号を
表わす第１基準電圧±V_REFの割合にまで、DAC
部分１４を充電する。Ｄ／Ａ変換の完了後、入力
標本（サンプル）KV_INは上述したように再び
DAC部分１４上に充電され、しかもＡ／Ｄ変換
はそれが割込まれ中断された場合で再び開始され
る。

図示した実施例においては、１個の演算増幅器
１８が種々の回路機能のために用いられている。
好ましい実施例では、演算増幅器部分１２は、説
明した回路機能の各々を行うために外部部品を必
要としないモノリシツク集積回路として便利に組
み立てられよう。

第２図には第１図のDAC部分１４の好ましい
形式が図示されている。図示した形式において
は、DAC部分１４は２つのDAC部分、即ち容量
性即ちＣ DAC部分５０と、抵抗性即ちＲ
DAC部分５２とからなる。この形式のDACは、
一般にはスタツクDAC Ｓと呼ばれ、８ビツト２
進符号が他の場合に可能なダイナミツクレンジよ
り広いダイナミツクレンジをカバーすることがで
きるようにする圧伸（圧縮／伸長）を利用するパ
ルス符号変調（PCM）においてしばしば応用さ
れている。２つの国際的に知られている圧伸符号
（companded codes）はM_u−255圧縮近似則
（compression law）および折れ線Ａ−近似則
（segmented Ａ−law）である。いずれの近似則
においても、アナログ音声信号の標本（サンプ
ル）は、８ビツトPCM符号を用いて16コード
（chords）に変換（map）され、その各コード
（chord）は16の等間隔（ステツプ，step）からな
る。M_u−255近似則においては、各コード
（chord）のステツプ間隔はそのサイズが入力−
出力曲線の起点（origin）から正確に２倍はなれ
ている。同じことはＡ近似則についても云える
が、但しこの場合には起点の各々の側の最初の２
つのコード（chords）は同じステツプサイズを
有する。両方の近似則は255の決定レベルにより
制限されている256の量子化レベルを含む。８ビ
ツト圧伸PCM語（ワード）の様式（フオーマツ
ト）は、第１ビツトが音声信号の符号（sign）を
示すものであり、第２〜第４ビツトは16のコード
（chords）のうちのどの１つにその信号が入るの
かを符号（サイン）ビツトとともに示すコード
（chord）ビツトであり、第５〜第８ビツトは16
のステツプのうちのどの１つがその信号に対応す
るのかを示すステツプ（step）ビツトである。

図示された実施例においては、Ｃ DAC部分
５０は１つのユニツトキヤパシタ５４および比
（ratio）2ⁿ（但しｎはキヤパシタ５６−７０に対
しそれぞれ０−７に等しい）によりそれぞれ効果
的に２進法で重みが付けられている８ランクに順
序付けられた（eight rank ordered）キヤパシ
タ５６〜７０を含む。キヤパシタ５４−７０はそ
の各々が第１および第２プレート（plate）を有
し、第２プレートはDAC部分１４の出力端子に
結合されている。

図示した実施例においては、キヤパシタ５４−
６２に比べてキヤパシタ６４−７０の物理的大き
さを小さくし、不正確になる傾向のある大きな比
（ratio）に伴う諸問題をなくすために、分割キヤ
パシタ（dividing capacitor）７２が、キヤパシ
タ５４−６２の第２プレートとキヤパシタ６４−
７０の第２プレートとの間に置かれている。別の
云い方をすれば、分割キヤパシタ７２は、キヤパ
シタ６４−７０によつてみられるようにキヤパシ
タ５４−６２の有効値を分割するのに用いられ
る。従つて各キヤパシタの重みを付けられた値
は、第２図に図示するようなものであるが、キヤ
パシタ５４−７０の実際のユニツト値は好ましい
形ではそれぞれ１，１，２，４，８，１，２，４
および８である。しかし、キヤパシタ５４−６２
は分割キヤパシタ７２のために僅か１ユニツトだ
けの総ユニツト値を出力において与える
（contribute）にすぎないが、一方キヤパシタ６
４−７０は、出力において15ユニツトの総ユニツ
ト値を与える。ここに示す実施例は１例として示
してあるだけであり、他の値にかえてもよい点に
注目すべきである。キヤパシタ７２と直列のキヤ
パシタ５４−６２のインピーダンスをDAC部分
１４の出力端子において１ユニツトに等しくし、
キヤパシタ５４−６２が合計で16のユニツト重み
（unit weights）を有することができるようにす
るために、キヤパシタ７２の重み付き値は下記の
式を解いてＸを求めることによつて見出される。
重み付き値は、 １／16＋１／Ｘ＝１ 又は、Ｘ＝16／15＝1.067ユニツト 容量性DAC部分５０は、またキヤパシタ５４
−７０の第１プレートを第１基準電圧±V_REF、第
２基準電圧V_AG又は共通レール７６上にＲ DAC
部分５２によつて発生するステツプ電圧へ選択的
に結合させるため、Ｃ（容量性）はしご形スイツ
チング回路網７４（ladder switching network）
を含む。好ましい形式では、Ｃはしご形スイツチ
ング回路網７４はＣレールスイツチ７８〜９４を
含み、スイツチ７８は第１基準電圧±V_REFとキヤ
パシタ５４の第１プレートとの間に接続され、ス
イツチ９４は第２基準電圧V_AGとキヤパシタ６８
の第１プレートとの間に接続されている。スイツ
チ８０〜９２は、それぞれ連続的に順位付けられ
た対のキヤパシタ５６−７０の第１プレート間に
接続されている。Ｃはしご形（ladder）スイツチ
ング回路網７４は、更にそれぞれキヤパシタ５６
−７０の第１プレートと共通レール７６との間に
結合されたＣラング（rung）スイツチ９６−１
１０を含む。Ｃレールスイツチ７８−９４および
Ｃラング（rung）スイツチ９６−１１０の各々
は、関連したキヤパシタ５６−７０のランク
（rank）に対応するランク順序を有する。

Ｃはしご形スイツチング回路網７４はＣ（容量
性）論理回路によつて制御され、この回路は、
PCM語の対応するコード（chord）入力符号ビツ
トを受信するデジタル入力ｂ１，ｂ２およびｂ３
と、その各々がＣラングイネーブル信号をランク
されたＣラングスイツチ９６−１１０のそれぞれ
の１つに与える８ランクに順序づけられたＣラン
グ出力とを有する〓（one of eight）Ｃ（容量性）
復号器１１１を含む。例えば、０００のコード
（chord）入力符号に対応するＣラング出力はＣ
ラングスイツチ９６に接続される。従つて、どれ
か１つの特定のコード（chord）入力符号にとつ
ては、Ｃラングイネーブル信号のそれぞれの１つ
が与えられてＣラングスイツチ９６−１１０のう
ちの関連した１つのスイツチをイネーブルにさ
せ、その他のすべてのＣラングスイツチ９６−１
１０はデイスエーブルにされる。

Ｃ論理回路は、またランクを順序付けられたゲ
ート１１２〜１２８を含み、これらのゲートはそ
れぞれのＣレールスイツチ７８−９４を選択的に
デイスエーブルにさせるＣレールデイスエーブル
信号を与える。図示した形式においては、ゲート
１１４−１２６は２入力ノアゲートであり、これ
らのゲートの入力は最低ランク（コード
（chord）入力符号０００および００１）から始
まつて最高ランク（コード入力符号１１０および
１１１）までのそれぞれの隣接する対のＣラング
出力に結合される。ゲート１１２は３入力ノアゲ
ートであり、その第１入力は最低ランクのＣラン
グ出力（コード入力符号０００）に結合され、こ
の第２入力はキヤパシタ５４−７０の第１プレー
トを第１および第２基準電圧から選択的に分離す
るためのチヤージ（charge）DAC又はCDデイス
エーブル信号に結合され、その第３入力はデジタ
ル−アナログ変換に備えてDACキヤパシタ５４
−７０を選択的に放電させるためのＤ／Ａデイス
チヤージ（Dis−charge）又はDADデイスエーブ
ル信号に結合される。ゲート１２８は、その第１
入力をDADデイスエーブル信号の反転信号に結
合させ、その第２入力をゲート１３０の出力に結
合させた２入力ナンド回路である。ゲート１３０
はその第１入力が最高順位のＣラング出力（コー
ド入力符号１１１）に結合され、その第２入力が
CDデイスエーブル信号に結合される２入力オア
ゲートであることが好ましい。

この構成においては、ゲート１１２−１１８か
らのＣレールデイスエーブル出力は、キヤパシタ
５６−７０の第１プレートのうちのどれが互に接
続され基準電圧±V_REFおよびV_AGに接続されるか
を決定する。CDデイスエーブル信号が高の状態
にあるとすると、ゲート１１２は、Ｃレールスイ
ツチ７８をデイスエーブルにさせてキヤパシタ５
６−７０の第１プレートを第１基準電圧±V_REFか
ら分離させ、ゲート１２８および１３０は協同し
てＣレールスイツチ９４をデイスエーブルにさせ
てキヤパシタ５６−７０の第１プレートを第２基
準電圧V_AGから分離させる。第３図に示すよう
に、もしもCDデイスエーブル信号もまた信号Ｆ
としてスイツチ４２の制御信号に結合されるなら
ば、スイツチ４２は入力信号標本（サンプル）を
キヤパシタ５６−７０の第１プレート上に結合さ
せる。他方、もしもDADデイスエーブル信号が
高の状態にあるならば、ゲート１１２はＣレール
スイツチ７８をデイスエーブルにさせてキヤパシ
タ５６−７０の第１プレートを第１基準電圧±
V_REFから分離させ、ゲート１２８はＣレールスイ
ツチ９４をイネーブルにさせてキヤパシタ５６−
７０の第１プレートを第２基準電圧V_AGに結合さ
せる。

図示した実施例においては、Ｃ復号器１１１が
キヤパシタ５４−７０を充電又は放電させること
が必要な場合にはいつでも、M_uxデイスエーブル
信号を介して選択的にデイスエーブルにされる。
好ましい実施例では、Ｃ復号器１１１は、最低の
Ｃラング出力のみについてイネーブル信号を与え
ることによつて、高状態のM_uxデイスエーブル信
号に応答する。同時に、インバータ１３２は、ゲ
ート１１２および１１４、およびスイツチ９６と
Ｃ復号器１１１との間の最低Ｃラング出力中に置
かれたゲート１３４をデイスエーブルにさせ、イ
ネーブル信号がＣラングスイツチ９６をイネーブ
ルさせるのを防止する。ゲート１３４は、この第
１入力を最低ランクのＣラング出力に結合させ、
第２入力をインバータ１３２の出力に接続させた
２入力アンドゲートであり、後者の入力は、M_ux
デイスエーブル信号を受信するように結合される
ことが好ましい。

図示した実施例においては、Ｒ DAC部分５
２は、第１基準電圧±V_REFと第２基準電圧V_AGと
の間のステツプ電圧を、ランク付けした複数のス
テツプノードの各々の上に発生させる分圧器を具
える。好ましい形式においては、分圧器は、第１
基準電圧±V_REFと第２基準電圧V_AGとの間に直列
に接続された複数の抵抗１３６〜１７０を含み、
抵抗１３６，１６８および１７０は、それぞれ１
ユニツトの相対値を有し、抵抗１３８〜１６６
は、それぞれ２ユニツトの相対値を有する。この
構成においては、±V_REFとV_AGとの間で間隔をお
いて絶対値を有する所定のステツプ電圧は、抵抗
１３６〜１７０の各対の間のステツプノード上に
発生する。

Ｒ DAC部分５２は、またステツプノードの
うちの選択された１つを共通レール７６に結合さ
せるためＲはしご形スイツチング回路網を含む。
特に、復数のランク付けされたＲラングスイツチ
１７２〜２０２はそれぞれのステツプノードを共
通レール７６に結合させる。好ましい形式におい
ては、スイツチ２０４および２０６は、それぞれ
抵抗１３６および１７０と並列に結合され、下記
に明らかになされる理由のために符号化／復号化
即ちE_o／D_ec信号に応答して抵抗１３６および１
７０のうちの１つを選択的に短絡させる。

Ｒはしご形スイツチング回路網は、PCM語
（ワード）のステツプ入力符号ビツトに対応する
デジタル入力b₄，b₅，b₆およびb₇、およびそれぞ
れのＲラングスイツチ１７２〜２０２に対してイ
ネーブル信号を与える16のＲラング出力とを有す
る1/16（one of sixteen）Ｒ復号器２１０によつ
て制御される。例えば、ステツプ入力符号０００
０に対応するＲラング出力は、Ｒラングスイツチ
１７２に接続され、ステツプ入力符号１１１１に
対応するＲラング出力はＲラングスイツチ２０２
に接続される。従つて、いずれか１つの特定のス
テツプ入力符号に対しては、Ｒラングイネーブル
信号のそれぞれの１つが与えられてＲラングスイ
ツチ１７２〜２０２のうちの関連した１つをイネ
ーブルにさせる。Ｒラングイネーブル信号に応答
して、特定のＲラング信号１７２〜２０２はそれ
ぞれのステツプノードを共通のレール７６に結合
させる。従つて、Ｒ DAC部分の両端に発生す
る各ステツプ電圧は、共通レール７６を介して選
択的にＣ DAC部分５０に接続されてもよい。

プログラマブルＡ近似則およびM_u−255近似則
能力を得るために、DAC部分１４は第１符号ス
イツチ２１４に接続された第１プレートを有する
符号化キヤパシタ５４を利用する。第１符号スイ
ツチ２１４は符号化キヤパシタ５４の第１プレー
トを最低ランクキヤパシタ５６の第１プレートに
結合させる。符号化キヤパシタ５４の第２プレー
トはキヤパシタ５６の第２プレートに接続されて
いる。第２符号スイツチ２１５は第２基準電圧
V_AGと符号化キヤパシタ５４の第１プレートとの
間に接続されている。Ａ近似則PCM変換信号又
はCDイネーブル信号のいずれかが高状態にてそ
の制御入力端子に印加されるときには、第１符号
スイツチ２１４はイネーブルにされる。M_u近似
則PCM変換信号およびCDイネーブル信号の補数
信号の両方が高状態にてその制御入力端子に印加
されるときには、第２符号スイツチ２１５はイネ
ーブルにされる。第１符号スイツチ２１４がイネ
ーブルにされるときにはいつでも、第２符号スイ
ツチ２１５はデイスエーブルにされてDAC部分
４８はＡ近似則PCM変換を行う。従つて、Ｃ
DAC部分５０の充電中は符号化キヤパシタ５４
は常にキヤパシタ５６と並列に接続されている。
Ａ近似則変換が所望される場合には、キヤパシタ
５４はキヤパシタ５６と並列のままになつている
ことができるので、キヤパシタ５４とキヤパシタ
５６との組合せは２ユニツトのキヤパシタンスを
与える。しかしM_u−255近似則変換が所望される
場合には、符号化キヤパシタ５４の第１プレート
は第２基準電圧V_AGに接続されキヤパシタ５６の
第１プレートから切離される。これはＣ DAC
部分５０から１ユニツトのキヤパシタンスを取り
除いてコード（chord）０００においてＡ近似則
コードサイズの1/2を与える。従つて、起点
（origin）におけるステツプサイズはM_u近似則に
おいてはＡ近似則の起点におけるステツプサイズ
の1/2程度の大きさとなる。

入力標本（サンプル）KV_INの極性は第２基準
電圧V_AGより高いか、又は低いので、DAC部分１
４はＣ DAC ５０上の標本と、第１基準電圧
±V_REFの正負両方の形式とを比較することが可能
でなければならない。好ましい実施例では、基準
電圧発生器（図示されていない）は必要とされる
第１基準電圧±V_REFおよび−V_REFを発生させる。
第２図に図示するように、正および負の第１基準
電圧のうちの適当な１つは、後述するようにスイ
ツチ２１６および２１７を介してそれぞれＣ
DAC ５０およびＲ DAC ５２に選択的に結
合されてもよい。

再び第１図を参照すると、受信フイルタ部分１
６の第１段は、演算増幅器２２０、帰還キヤパシ
タ２１８およびスイツチドキヤパシタ２２２を含
み、このスイツチドキヤパシタ２２２の第１プレ
ートは基準電圧V_AGに接続され、第２プレートは
制御信号Ｊおよびその反転Ｊ（inverse）に応答し
て交互にスイツチ２２４を介して演算増幅器２２
０の非反転入力と及びスイツチ２２６を介して演
算増幅器２２０の出力と接続されて結果として帰
還抵抗（feedback resistance）をまねた動作を
行なう（simulate）。好ましい実施例では、受信
フイルタ部分１６は、所望するフイルタ機能を行
うため適当な帰還パス（図示されていない）を備
えた追加のフイルタ段を含む。DAC部分１４の
電荷をスイツチ４６を介して直接的に受信フイル
タ１６の入力に選択的に結合させることにより、
中間緩衝増幅器の必要性は全く除去される。この
構成においては、DAC部分１４の出力を受信フ
イルタ部分１６に結合させるため緩衝増幅器を使
用ることに通常伴う寄生キヤパシタンス誤差は除
去されている。という訳は、DAC部分１４の出
力端子は、常に第２基準電圧V_AGに固定するから
である。緩衝増幅器を除去するということは電力
を節約し回路面積を節約することにもなる。

PCM音声符号化に対する国際基準サンプリン
グ速度（rate）は、8kHz即ち125μ_secごとに１フ
レームである。好ましい実施例においては、各フ
レームは16の等しい変換セグメントに分割され、
T_xS_yoc信号に同期されている。演算増幅器部分１
２とDAC部分１４との間の協力（協同動作）を
明らかにするためには、２つのＤ／Ａ変換が１つ
のＡ／Ｄ変換の過程（期間）において非同期で行
われる１フレームを図示してある第３図を参照さ
れたい。勿論第３図に示してある例は回路１０が
行いうる多くの方法のうちの１つだけを表わすに
すぎない。

一般的に云つて、Ａ／Ｄ変換は、アナログ入力
信号V_INを標本化し入力標本−KV_INを帰還キヤパ
シタ２４上に蓄積することによつて行われる。次
に入力標本は、DAC部分１４のキヤパシタ５４
−７０の第１プレートに転送され、標本を再反転
させるためその第２プレート上に移される
（translate）。次に、移動された標本の極性が第
２基準電圧V_AGに比較して決定される。次に、デ
ジタル符号に収束するため従来の連続近似レジス
タ即ちSAR（図示されていない）を用いてバイナ
リーサーチ（binary search）が行われ、このデ
ジタル符号はDAC部分１４を用いて変換される
と、キヤパシタ５４−７０の第２プレート上の標
本電荷を効果的に取消し、DAC部分１４の出力
端子上の電圧を強制的に第２基準電圧V_AGにす
る。DAC部分１４が入力標本電圧にまで充電さ
れつつある時に、スイツチ２１４がイネーブルに
されスイツチ２１５がデイスエーブルにされ、キ
ヤパシタ５４の１ユニツトのキヤパシタンスをキ
ヤパシタ５６−７０の255ユニツトのキヤパシタ
ンスに加算し、全Ｃ DAC ５０を256ユニツト
のキヤパシタンスとする。Ｒ DAC ５２は、
16のステツプ電圧のうちの任意の１つをステツプ
ノード７６を介してキヤパシタ５４−７０のうち
の任意の１つに印加することができるので、
DAC部分１４は、第１基準電圧±V_REFと第２基
準電圧V_AGとの間の電圧差を256（ユニツトのキヤ
パシタンス）×16（ステツプ電圧）、即ち4096セグ
メントに効果的に分割する。しかし、実際には
DAC部分１４は圧伸（companding）に固有の増
加するステツプおよびコード（chord）サイズに
よつてこれらのセグメントのうちの８（chord）×
16（ステツプ）即ち１２８だけを発生させること
ができるにすぎない。

符号化の過程において、アナログ入力標本（サ
ンプル）は、第１基準電圧±V_REF／16の倍数であ
るステツプ電圧を与えるために構成されたＲ
DAC ５２を用いてDAC部分１４が発生可能で
あるセグメントに対応する１組の決定レベルと比
較される。好ましい実施例においては、Ｒ
DAC ５２はE_o／D_ec信号によつてそのように構
成されており、この信号はスイツチ２０４をイネ
ーブルにさせ、スイツチ２０６をデイスエーブル
にさせる。しかし、この符号化技術は、０〜−１
の範囲において量子化誤差を結果として生じさせ
ることは周知である。

第３図に示す例においては、DAC部分１４は
M_u−255圧伸近似則に従つて動作するものと仮定
される。このモードにおいては、キヤパシタ５４
の第１プレートは変換中にスイツチ２１５を介し
て第２基準電圧V_AGに結合されるので、キヤパシ
タンスの２５５ユニツトだけが16ステツプ電圧の
各々にスイツチされることができ、合計で4080セ
グメントにすぎない。従つてDAC部分１４の有
効範囲は（4080／4096）×（±V_REF）に限定されて
いる。

第１セグメントの期間中に、アナログ入力信号
V_INが標本化され、瞬時値は−KV_INとして帰還キ
ヤパシタ２４上に記憶される。但し、−Ｋは演算
増幅器１８の利得である。この説明のために、帰
還キヤパシタ２４上に記憶された入力標本−
KV_INが第１基準電圧±V_REFの−340／4096の値を
有すると仮定する。同時に、入力標本は信号CD
によつてイネーブルにされるゲート４２を介して
Ｃ DAC回路５０のキヤパシタ５４−７０の第
１プレートへ転送される。入力標本がＣ DAC
５０上に記憶された後に、その標本はキヤパシ
タ５４−７０の第２プレートを演算増幅器１８の
非反転入力に結合しキヤパシタ５４−７０の第１
プレートを第２基準電圧V_AGに結合することによ
つて、第２基準電圧V_AGと比較して変換される。
標本の極性は今度は演算増幅器１８を変換された
標本（サンプル）と第２基準電圧とを比較するた
めの比較器として構成することによつて決定する
ことができる。ここに示した例の場合には、演算
増幅器１８の出力は正であり、入力標本KV_INは
それが標本化された時には正であつたことを示
す。次に、比較の結果がSAR内に正の符号ビツ
トとして記憶され、スイツチ２１６をデイスエー
ブルにさせ、スイツチ２１７をイネーブルにさせ
ることによつて第１基準電圧±V_REFの負電圧を選
択するのに用いられる。

第２セグメントの期間中に、SARは次の最上
位のビツト即ちb1を強制的に１にし、Ｃ復号器
１１１に対して中央範囲（mid−range）のコー
ド（chord）入力符号１００を作り、Ｒ復号器２
１０に対して低範囲（low−range）のステツプ
入力符号００００を作る。コード（chord）入力
符号１００に応答してＣ復号器１１１およびゲー
ト１１２−１３０はスイツチ８６および８８をデ
イスエーブルにさせ、スイツチ７８−８４および
スイツチ９０−９４をイネーブルにさせ、キヤパ
シタ５６−６２の第１プレートを第１基準電圧−
V_REFに結合させて、キヤパシタ６６−７０の第１
プレートを第２基準電圧V_AGに結合させる。Ｃ復
号器１１１およびゲート１１２−１３０は、また
スイツチ９６−１０２および１０６−１１０をデ
イスエーブルにさせスイツチ１０４をイネーブル
にさせて、キヤパシタ６４の第１プレートをステ
ツプノード７６に結合させる。ステツプ入力符号
００００に応答してＲ復号器２１０は、スイツチ
１７４−２０２をデイスエーブルさせ、スイツチ
１７２をイネーブルさせて、ステツプノード７６
を第２基準電圧V_AGに結合させる。この結果、記
憶された標本（サンプル）を表わす電荷がキヤパ
シタ５４−７０の第２プレート上において共有さ
れ（sharing）、それはキヤパシタ５４−７０の第
２プレート上に電圧を発生させ、その電圧はまだ
比較器構成のままになつている演算増幅器１８の
非反転入力に印加される。

キヤパシタ５６−６２の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は、キ
ヤパシタ５４−７０の全部の第２プレート上の標
本電荷のすべてを取り消すのに十分ではないの
で、第２プレート上の電圧はまだ第２基準電圧
V_AGより高い。従つて演算増幅器１８の出力は正
となり、その結果１の符号はSARのｂ１の位置
に記憶される。

示された仮定の例では、R_xS_yoc信号が第３セグ
メントの期間中に受信され、Ａ／Ｄ変換順序（シ
ーケンス）が割込まれてＤ／Ａ変換を行わねばな
らないことを示す。従つて、第４セグメントの期
間中にはDACキヤパシタ５４−７０が先ず放電
される。その理由は、入力標本−KV_INはまだ帰
還キヤパシタ２４上に保持されているからであ
る。例えば、デジタル入力符号００１０１１００
を受信したとしよう。正負符号サインビツトｂ０
は０であるので、所望のアナログ出力信号は負で
なければならない。好ましい実施例におけるよう
に、受信フイルタ部分１６がそこに奇数の反転段
を有する場合には、スイツチ２１６をイネーブル
にさせスイツチ２１７をデイスエーブルにさせる
ことによつて、第１基準電圧のうちの正の電圧＋
V_REFを選択しなければならない。放電後に、Ｃ復
号器１１１はスイツチ７０−８０，８６−９４お
よび１００をイネーブルにさせスイツチ８２およ
び８４をデイスエーブルにさせることによつてコ
ード（chord）入力符号０１０に応答する。同時
に、Ｒ復号器２１０はスイツチ１９６をイネーブ
ルにさせスイツチ１７２−１９４および１９８−
２０２をデイスエーブルにさせることによつてス
テツプ入力符号１１００に応答する。従つて、キ
ヤパシタ５６および５８の第１プレートは第１基
準電圧＋V_REFに結合され、キヤパシタ６０の第１
プレートはステツプノード７６に結合され、キヤ
パシタ６２−７０および５４の第１プレートは第
２基準電圧V_AGに結合される。示された例につい
て云うと、Ｒ DAC ５２によりステツプノー
ド７６上に発生されたステツプ電圧は（25／32）
×V_REFとなる。キヤパシタ５６−６０の第１プレ
ートの選択的なスイツチングの結果生じるDAC
部分１４の出力端子上の電荷は、制御記号Ｉの制
御のもとでスイツチ４６を介して受信フイルタ部
分１６に結合される。この電荷は［（98／4096）×
（＋V_REF）］に比例し、DAC部分１４の出力端子
から判るようにその比例定数はキヤパシタ５４−
７０のアレイのテブナン等価総キヤパシタンスに
関連することを電荷再分配原理を用いて証明でき
る。

好ましい実施例においては、キヤパシタ５４−
７０は、受信フイルタ部分１６の第１段の入力キ
ヤパシタンスとして機能し、この段の利得の一部
を決定する。受信フイルタ部分１６の第１段が必
要とする利得を減少させる一方でフイルタ部分１
６のダイナミツクレンジを増大するために、Ｄ／
Ａ変換は、十分な量の電荷を受信フイルタ部分１
６に結合させるように連続するセグメントにおい
て２回実行される。この方法によつてDAC部分
１４と受信フイルタ部分１６との間のインタフエ
ースをとることから得られる予期しなかつた利点
は、アナログ信号のフラツトトツプ又は零位保持
サンプリング（zero or der hold sampling）に
通常関連した（sin ｘ）／Ｘの歪みが自動的に補
正されることである。この問題の更に詳しい説明
については、ステフアンH.ケリーおよびヘンリ
ー・ウルツブルグが1980年４月10日に出願した米
国特許第4320519号明細書を参照するとよい。

Ｄ／Ａ変換中にハーフビツト補正を行うことに
よつて、もとのＡ／Ｄ変換から生じる量子化誤差
を最小にすることができる。この補正を行うた
め、Ｒ DAC ５２は第２基準電圧V_AG／32の奇
数倍数としてステツプ電圧を与えるように構成さ
れるべきである。好ましい実施例においては、Ｒ
DAC ５２はスイツチ２０６をイネーブルに
させ、スイツチ２０４をデイスエーブルにさせる
E_o／D_ec信号によつてそのように構成される。補
正は、Ｄ／Ａ変換において1/2LSBだけＲはしご
（ladder）を効果的に高くし又は上昇させて、
Ａ／Ｄ変換における1/2LSBのＲはしごの相対的
低下又は下降を補償し、その結果量子化誤差を±
1/2の範囲にシフトさせる。

第５セグメントの終りまでに、変換されたアナ
ログ信号は受信フイルタ１６に結合され、フイル
タ帰還キヤパシタ２１８上にチヤージ（charge）
されてしまつている。第６セグメントの開始時
に、入力標本−KV_INを帰還キヤパシタ２４から
戻してDACキヤパシタ５４−７０上にチヤージ
（charge）することによつてＡ／Ｄ変換はそれが
割込まれたところで再開される。第６セグメント
の終りには、上述したように入力信号標本（サン
プル）は再びキヤパシタ５４−７０の第２プレー
ト上に移行される。

第７セグメントの期間中に、第２セグメントの
終りまでに確立された値にとどまつているSAR
は、次の最上位のデジタル入力ビツトｂ２、即ち
第２コード（chord）入力ビツトを強制的に１に
する。その結果生じるコード（chord）入力符号
１１０に応答してＣ復号器１１１およびゲート１
１２−１３０はスイツチ９０および９２をデイス
エーブルにさせ、スイツチ７８−８８および９４
をイネーブルにさせて、キヤパシタ５６−６６の
第１プレートを第１基準電圧−V_REFに結合させ、
キヤパシタ７０の第１プレートを第２基準電圧
V_AGに結合させる。Ｃ復号器１１１およびゲート
１１２−１３０はまたスイツチ９６−１０６およ
び１１０をデイスエーブルにさせ、スイツチ１０
８をイネーブルにさせて、キヤパシタ６８の第１
プレートをステツプノード７６に結合させる。ス
テツプ入力符号００００に応答してＲ復号器２１
０はスイツチ１７４−２０２をデイスエーブルに
させ、スイツチ１７２および２０４をイネーブル
にさせ、ステツプノード７６を第２基準電圧V_AG
に結合させる。この結果、記憶された標本を表わ
す電荷がキヤパシタ５４−７０の第２プレート上
に共有され（sharing）、それはキヤパシタ５４−
７０の第２プレート上に電圧を発生させ、その電
圧はまだ比較器構成のままになつている演算増幅
器１８の非反転入力に印加される。

キヤパシタ５６−６６の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は今や
キヤパシタ５４−７０のすべての第２プレート上
の標本電荷の全部を取り消すのに十分な量以上に
なつているので、第２プレート上の電圧は第２基
準電圧V_AG以下となる。従つて、演算増幅器１８
の出力は負となり、その結果符号０がSARのｂ
２の位置に記憶される。

第８セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトｂ３、即ち第３コード
（chord）入力ビツトを強制的に１にする。その
結果生じるコード（chord）入力符号１０１に応
答して、Ｃ復号器１１１およびゲート１１２−１
３０はスイツチ８８および９０をデイスエーブル
にさせ、スイツチ７８−８６および９２−９４を
イネーブルにさせて、キヤパシタ５６−６４の第
１プレートを第１基準電圧−V_REFに結合させ、キ
ヤパシタ６８−７０の第１プレートを第２基準電
圧V_AGに結合させる。Ｃ復号器１１１およびゲー
ト１１２−１３０はまたスイツチ９６−１０４お
よび１０８−１１０をデイスエーブルにさせ、ス
イツチ１０６をイネーブルにさせて、キヤパシタ
６６の第１プレートをステツプノード７６に結合
させる。ステツプノード符号０００に応答して、
Ｒ復号器２１０はスイツチ１７４−２０２をデイ
スエーブルにさせ、スイツチ１７２および２０４
をイネーブルにさせて、ステツプノード７６を第
２基準電圧V_AGに結合させる。この結果、記憶さ
れた標本を表わす電荷がキヤパシタ５４−７０の
第２プレートに共有（sharing）されて、それは
キヤパシタ５４−７０の第２プレート上に電圧を
発生させ、その電圧はまだ比較器構成のままにな
つている演算増幅器１８の非反転入力に印加され
ている。

キヤパシタ５６−６４の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は、ま
だキヤパシタ５４−７０のすべての第２プレート
上の標本電荷の全部を取り消すのに十分な量以上
であるので、第２プレート上の電圧は再び第２基
準電圧V_AG以下になる。従つて演算増幅器１８の
出力は負となり、その結果符号０がSARのｂ３
の位置に記憶される。このようにして、第８セグ
メントの終りまでには、SARのコード（chord）
入力部分は１００を含み、入力信号標本の振幅が
コード（chord）４以内にあることを示す。

第９セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトｂ４、即ち第１ステツプ
入力ビツトを強制的に１にする。コード
（chord）入力符号１００に応答して、Ｃ復号器
１１１およびゲート１１２−１３０はスイツチ８
６−８８をデイスエーブルにさせ、スイツチ７８
−８４および９０−９４をイネーブルにさせて、
キヤパシタ５６−６２の第１プレートを第１基準
電圧−V_REFに結合させ、キヤパシタ６６−７０の
第１プレートを第２基準電圧V_AGに結合させる。
Ｃ復号器１１１およびゲート１１２−１３０はま
たスイツチ９６−１０２および１０６−１１０を
デイスエーブルにさせ、スイツチ１０４をイネー
ブルにさせて、キヤパシタ６４の第１プレートを
ステツプノード７６に結合させる。ステツプ入力
符号１０００に応答して、Ｒ復号器２１０はスイ
ツチ１７２−１８６および１９０−２０２をデイ
スエーブルにさせ、スイツチ１８８をイネーブル
にさせて、（16／32）×V_REFをステツプノード７６
を介してキヤパシタ６４の第１プレートに結合さ
せる。この結果、記憶された標本を表わす電荷が
キヤパシタ５４−７０の第２プレート上に共有さ
れ（sharing）、それはキヤパシタ５４−７０の第
２プレート上に電圧を生じさせ、その電圧はまだ
比較器構成のままになつている演算増幅器１８の
非反転入力に印加される。

キヤパシタ５６−６２の第１プレートを第１基
準電圧−V_REFへスイツチングおよびキヤパシタ６
４の第１プレートを（16／32）×V_REFへスイツチ
ングすることによる電荷はまだキヤパシタ５４−
７０のすべての第２プレート上の標本電荷の全部
を取り消すのに十分な量以上なので、第２プレー
ト上の電圧は再び第２基準電圧V_AG以下になる。
従つて演算増幅器１８の出力は負となり、その結
果符号０がSARのｂ４の位置に記憶される。同
様な方法で、残りのステツプ入力ビツトに対応す
る残りのデジタル入力ビツトｂ５，ｂ６およびｂ
７の各々はそれぞれ第10、第11および第12セグメ
ントにおいて決定される。従つて、第12セグメン
トの終りまでには、SARのコード（chord）入力
部分は１００を含み、SARのステツプ入力部分
は０１１０を含んで、標本化された場合入力信号
V_INの振幅はコード（chord）４のステツプ６内
にあつたことを示す。

Ａ／Ｄ変換の完了後はいつでもSARの内容は
その後の使用又は伝送のため適当な保持レジスタ
（図示されていない）に転送することができる。
好ましい実施例では、転送は、デジタル符号ビツ
トｂ７の決定後のセグメントの期間中に行われ
る。次にSARは次のＡ／Ｄ変換サイクルの準備
のためすべて零にクリアされる。

第13セグメントの期間中に、第2R_xS_yoc信号が
受信される。それに応答してフイルタ−コーデツ
クの組合せ回路１０は上述したように動作し、必
要とされるデジタル−アナログ変換を第14および
第15セグメントの期間中に行う。アナログ−デジ
タル変換、デジタル−アナログ変換のいずれもが
起きていないと、回路は第13および第16セグメン
トにおけるようにアイドルモード（idle mode）
に入る。T_xおよびR_xS_yoc信号の相対的タイミン
グに応じて、各フレーム０〜４のアイドルモード
セグメントを有しうる。

第３図の代表的なタイミング図を用いてフイル
タ−コーデツクの組合せ回路１０の動作を示した
が、１つのフレームの期間中に２回のデジタル−
アナログ変換と１回のアナログ−デジタル変換を
行うフイルタ−コーデツクの組合せ回路１０の能
力は音声応用における非同期動作を保証すること
は明らかである。事実、前のアナログ−デジタル
変換が完了していればたとえT_xS_yoc信号がセグメ
ント前に起きたとしても、フイルタ−コーデツク
の組合せ回路１０は満足に動作することを証明す
ることができる。

本発明を好ましい実施例について説明したが、
本発明は多くの方法で変形させることができ、上
記に具体的に示し説明した例以外の多数の実施例
の形をとりうることは当業技術者には明らかであ
ろう。従つて、添付した請求範囲によつて、本発
明の真の精神および範囲内にある本発明のすべて
の変形を含むことが意図されている。