JPH03184424A - アナログ／デジタルコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は高い変換周波数を有するアナログ／デジタル
コンバータ（ＡＤＣ）に関し、より特定的にビデオ分野
で使用可能なＡＤＣに関する。

たとえば２Ｎ　ステップの基準電圧を出力する抵抗性ア
レイによって構成される電圧分割器を含むいわゆる「フ
ラッシュＪＡＤＣが既知である。アナログ信号をＮビッ
トワードに変換するためには、それらは２Ｎ比較器を含
み、各々はアナログ信号を基準電圧の１つと比較する。

比較器の出力は論理ワードのＮビットを出力するように
設計されたコード化装置に接続される。すべての比較器
は各クロックサイクルで並列に制御され、変換周波数は
クロック周波数と等しい。しかしこのような数の比較器
はたくさんの回路表面を占め、電力を消費する。

比較器の数を減らすために、いわゆる「ハーフ・フラッ
シュ」比較器が提供された。アナログ信号はＰ個の上位
ビットとＱ個の下位ビット（ｐ＋Ｑ＝Ｎ）からなる論理
ワードに変換される。「ハーフ・フラッシュ」コンバー
タはコード化の後で、第１のクロック周期の間に、高い
重み付けを与えるための高重み付け比較器とよばれる比
較器を２ｆ個含み、およびコード化の後で、次のクロッ
ク周期の間に、下位ビットを与えるための低重み付け比
較器と呼ばれる比較器を２Ｑ−個含む。

しかしこのような「ハーフ・フラッシュ」比較器の変換
周波数は「フラッシュ」コンバータノソれよりも２倍低
い。さらに、それらは２つのクロック周期の間にアナロ
グ入力電圧を維持するための手段、たとえばサンプル・
アンド・ホールド回路を含む。

発明の要約 したがって、この発明の目的は高変換周波数で動作する
「ハーフ・フラッシュ」タイプのＡＤＣを提供すること
である。

この発明の別の目的はアナログ入力信号をストアするた
めの手段が使われない簡単化されたＡＤＣを提供するこ
とである。

これらの目的を達成するため、この発明は入力端子にア
ナログ信号を受取り、Ｐ上位ビットとＱ下位ビットとか
らなる論理ワードを与えるＡＤＣを提供する。このＡＤ
Ｃは： 各ステップが２’＋１の等しいサブステップに分割され
る規則的ステップによって分けられる２Ｐ主電圧を第１
の出力に与え、および各ステップに対して各サブステッ
プ対の間に２０の二次電圧を第２の出力に与える分割器
と、 各々の第１の入力が入力端子に、第２の入力が第１のは
っきりした出力に、および出力がＰ上位ビット出力端子
に接続される第１のコード化装置にそれぞれ接続される
２Ｐ　高重み付け比較器と、各々の第１の入力が入力端
子に接続され、出力がＱ下位ビット出力端子の出力に結
合される第２のコード化装置に接続される２Ｑ低重み付
け比較器と、 一方が各低重み付け比較器の第２の入力に接続され、他
方が各ステップに伴う第２の出力に接続されるセレクタ
と、 クロックとを含む。この発明の実施例に従って、高重み
付け比較器の第２の入力は主電圧による初期化のために
クロック信号によって能動化され、その第１の入力はア
ナログ入力電圧との比較のために、およびステップを定
めるために、逆クロック信号によって能動化される。

この発明の別の実施例に従って、第１のコード化装置は
、高重み付け比較器の各比較の終りで、低重み付け比較
器の２龜の第２の入力と定められたステップに伴う２Ｑ
−の第２の出力との間に接続を確立するために、セレク
タを制御するための手段を含む。

この発明のさらなる実施例にしたがって、低重み付け比
較器の第１の入力はアナログ入力電圧による初期化のた
めに逆クロック信号によって能動化され、その第２の入
力は二次電圧との比較のためにクロック信号によって能
動化される。

前述およびその他の目的、発明の特徴および利点は添付
の図面に示される好ましい実施例の詳細な説明から明ら
かとなる。

明らかにするため、Ｐ＝２上位ビットおよびＱ＝２下位
ビットからなる４ビツトワードにアナログ信号を変換す
るＡＤＣの実施例が説明される。

しかし、この発明はたとえば、８．１６、または３２ビ
ツトの論理ワードを与える同じ種類のＡＤＣにも適用さ
れる。

実施例 第１図は入力端子１にアナログ信号（ＶＡ　）を受は取
るＡＤＣを示す。電圧分割器２は出力Ａに規則的ステッ
プによって分けられる４つの主基準電圧ＶＰを与える。

各ステップは５個の等しいサブステップに分割される。

こうして、分割器は各主電圧に対して４個の二次基準電
圧Ｖ、をも与え、各々は１対のサブステップ間の電圧値
に対応する。

全体として、１６個の二次基準電圧が分割器の出力Ｂで
使用できる。

４個の高重み付け比較器５の各々の第１の入力Ｅ１１は
入力端子１に接続され、第２の入力Ｅ２１ははっきりし
た出力Ａに接続される。比較器は第１のコード化装置６
に接続される出力Ｓ１をも有し、２個の上位ビット出力
端子７の出力で接続される。

４つの低重み付け比較器１１の各々の第１の入力Ｅ１２
は入力端子１に接続され、出力Ｓ２は２個の下位ビット
出力端子■３に結合される第２のコード化装置１２に接
続される。各比較器の第２の入力Ｅ２２は４接続バス１
５を通してセレクタ１４に接続される。セレクタは４接
続バス１６によってステップに伴う二次出力Ｂの各セッ
トにも接続される。

コード化装置６はセレクタの制御人力１７に接続される
制御手段を含む。セレクタの制御は後で詳細に説明され
る。

さらに、コンバータはクロックＨ（示されていない）を
含み、その信号は各周期においてハイレベルおよびロー
レベルを含む。

第２図は従来の自動ゼロ比較器を概略的に示す。

この種類の比較器は高重み付け比較器および低重み付け
比較器の両方として使用できる。

これはキャパシタＣを含み、第１の端子はスイッチ２１
を介して一般にＥＡと示される第１の入力に接続され、
スイッチ２２を介して比較器の第２の入力ＥＢに接続さ
れる。第２のキャパシタ端子はインバータ２３の入力に
接続され、その出力は比較器出力Ｓを構成する。付加的
スイッチ２４はインバータ端子をわたって並列に接続さ
れる。

入力ＥＡに与えられる電圧ｖ２と入力ＥＢに与えられる
基準電圧ｖＲとを比較するため、自動ゼロ比較器は以下
のとおり動作する。初期化フェーズと呼ばれる第１のフ
ェーズの間、スイッチ２１はオフにされ、スイッチ２２
および２４はオンにされる。インバータは自己ループ化
され、その入力電圧はそのスイッチングしきい値電圧Ｖ
。に等しい。キャパシタの電荷ＱはＱ＝（Ｖｏ　　ＶＲ
）である。

比較フェーズと呼ばれる第２のフェーズの間、スイッチ
２１はオンであり、スイッチ２２および２４はオフとな
る。インバータは非常に高い入力インピーダンスを有し
、キャパシタの電荷は維持される。したがって、インバ
ータの新しい入力電圧ｖ０１は以下の関係式によって電
圧Ｖ。と関連する。

Ｖｏ　’　　　Ｖｇ　＝Ｖｏ　　ＶＲ または Ｖｏ　’　＝Ｖｏ　　　（ＶＲＶ！り したがって、自動ゼロ比較機において、定寄生電圧は避
けられる。

第３図は高重み付け比較器として使用されるこのような
自動ゼロ比較器を示す。第１図においてＥＬＬおよびＥ
２１と示されるその人力は、アナログ入力電圧ｖＡおよ
び主基準電圧ｖＰの１つをそれぞれ受は取る。

スイッチ２２および２４はクロック信号Ｈによって制御
される。信号Ｈがハイレベルのときにオンであり、信号
Ｈがローレベルのときにオフである。しかし、スイッチ
２１は逆クロック信号Ｈ８によって制御される。つまり
、逆信号がハイのときにオンであり、信号Ｈ１がローの
ときにオフである。

こうして、高重み付け比較器は、クロック信号がハイの
とき、主基準電圧ＶＰに対して初期化状態にあり、逆ク
ロック信号がハイのとき、アナログ入力電圧ＶＡを読み
取るときに比較状態にある。

好ましくは、クロック信号Ｈのハイレベルから低レベル
への遷移、および逆クロック信号Ｈ０のローレベルから
ハイレベルへの遷移は重畳せず、短い期間によって分け
られる。

高重み付け比較器の各比較フェーズの終りに、特定ステ
ップに対応する主電圧ＶＰの１つが定められる。コード
化装置は出力端子７で上位ビットを出力する。

第４図は低重み付け比較器として使用される自動ゼロ比
較器を示す。入力Ｅ１２およびＥ２２はアナログ入力電
圧ＶＡおよび二次基準電圧ｖｓの一つをそれぞれ受は取
る。

スイッチ２２はクロック信号Ｈで同期化され、スイッチ
２１および２４は逆クロック信号Ｈ″′で同期化される
。信号Ｈ“がハイのとき、スイッチ２１および２４はオ
ンであり、スイッチ２２はオフである。したがって、高
重み付け比較器が比較モードにあり、かつアナログ入力
電圧ｖＡを読み取っている間、低重み付け比較器は同じ
入力電圧ｖＡに対して初期化モードにある。

比較が高重み付け比較器によって完了し、特定のフェー
ズが定められると、コード化装置６は低重み付け比較器
の入力Ｅ２２と定められたステップに伴う出力Ｂのセッ
トとの間で接続を確立するためにセレクタ１４を制御す
る。

信号Ｈがハイのとき、スイッチ２２はオンであり、スイ
ッチ２１と２４はオフである。低重み付け比較器は二次
基準電圧Ｖ３に対して比較モードにある。比較による信
号はコード化装置１２に送られ、出力端子１３に下位ビ
ットを与える。

こうして、信号Ｈ”がハイのときに上位ビットがクロッ
ク周波数で与えられ、および信号Ｈがハイのときに、下
位ビットがクロック周波数で与えられる。コンバータの
変換周波数はクロック周波数と等しい。

さらに、論理ワードへの各変換において、高重み付け比
較器および低重み付け比較器はアナログ入力電圧を同時
に読み取る。アナログ入力電圧をストアするための手段
、例えばサンプル・アンド・ホールド回路を設ける必要
はもはやない。

発明のある変形に従って、各上記ビット出力端子７およ
びコード化装置６の間にフリップフロップ３１が設けら
れ、上位ビットおよび下位ビットを同時に与える目的で
、上位ビットの出力を実質的に半周期遅延させるために
使われる。

【図面の簡単な説明】

第１図はＡＤＣを概略的に示す。 第２図はＡＤＣで使用可能な具体的な自動ゼロ比較器を
概略的に示す。 第３図は高重み付け比較器と使用される自動ゼロ比較器
を概略的に示す。 第４図は低重み付け比較器として使用される自動ゼロ比
較器を示す。 図において、１は入力端子、２は電圧分割器、５は高重
み付け比較器、６は第１のコード化装置、７は上位ビッ
ト出力端子、１１は低重み付け比較器、１２は第２のコ
ード化装置、１３は下位ビット出力端子、１４はセレク
タ、１５は４接続バス、１６は４接続バス、１７は制御
入力、２１．２２．２４はスイッチ、２３はインバータ
である。

Claims (3)

【特許請求の範囲】
1. （１）入力端子（１）でアナログ信号を受取り、Ｐ上位
   ビットおよびＱ下位ビットからなる論理ワードを出力す
   るアナログ／デジタルコンバータであって、 各ステップが２＾Ｑ＋１の等しいサブステップに分割さ
   れる規則的ステップに分けられる２＾Ｐ主電圧を第１の
   出力（Ａ）に出力し、各ステップに対して各サブステッ
   プ対間の２＾Ｑ二次電圧を第２の出力（Ｂ）に出力する
   分割器（２）と、 ２＾Ｐ高重み付け比較器（５）とを含み、各々の第１の
   入力（Ｅ１１）が前記入力端子に、第２の入力（Ｅ２１
   ）が第１のはっきりした出力に、および出力（Ｓ１）が
   Ｐ上位ビット出力端子（７）に結合される第１のコード
   化装置（６）に接続されており、さらに ２＾Ｑ低重み付け比較器（１１）を含み、各々の第１の
   入力（Ｅ１２）が前記入力端子に、および出力（Ｓ２）
   がＱ下位ビット出力端子に結合される第２のコード化装
   置（１２）に接続されており、さらに 一方が各低重み付け比較器の第２の入力（Ｅ２２）に、
   および他方が各ステップに伴う第２の出力に接続される
   セレクタ（１４）と、 クロック（Ｈ）とを含み、 前記高重み付け比較器の第２の入力は主電圧による初期
   化のためにクロック信号（Ｈ）によって能動化され、そ
   の第１の入力はアナログ入力電圧と比較するために、お
   よびステップを定めるために、逆クロック信号（Ｈ＾＊
   ）によって能動化され、前記第１のコード化装置は前記
   セレクタを制御するための手段を含み、高重み付け比較
   器の各比較の終りに、前記低重み付け比較器の２＾Ｑの
   第２の入力と定められたステップに伴う２＾Ｑの第２の
   出力との接続を確立し、 前記低重み付け比較器の第１の入力はアナログ入力電圧
   による初期化のために逆クロック信号（Ｈ＾＊）によっ
   て能動化され、その第２の入力は二次電圧との比較のた
   めにクロック信号（Ｈ）によって能動化される、アナロ
   グ／ディジタルコンバータ。
2. （２）前記高重み付け比較器および低重み付け比較器は
   自動ゼロ比較器である、請求項１に記載のアナログ／デ
   ジタルコンバータ。
3. （３）各上位ビット出力端子（７）および前記第１のコ
   ード化装置（６）の間にフリップフロップ（３１）をさ
   らに含む、請求項１に記載のアナログ／デジタルコンバ
   ータ。