DE69015946T2

DE69015946T2 - Analog-Digitalwandler von hoher Umwandlungsfrequenz.

Info

Publication number: DE69015946T2
Application number: DE69015946T
Authority: DE
Inventors: Andre Abrial; Patrice Senn
Original assignee: France Telecom SA
Current assignee: Orange SA
Priority date: 1989-10-02
Filing date: 1990-10-01
Publication date: 1995-09-07
Anticipated expiration: 2010-10-02
Also published as: EP0421896B1; US5093664A; DE69015946D1; EP0421896A1; FR2652689A1; FR2652689B1; JPH03184424A

Description

Die vorliegende Erfindung betriftt Analog-Digitalwandler mit hoher Umwandlungsfrequenz, und speziell solche Wandler, die im Videobereich verwendbar sind.
Man kennt sogenannte "Flash"-Wandler, die einen Spannungsteiler z.B. aus einem Widerstandsnetz aufweisen, welcher zwei 2N gestufte Referenzspannungen liefert. Um ein analoges Signal in ein Wort von N Bits umzuwandeln, weisen sie zwei 2N Vergleicher auf, von denen jeder das Analogsignal mit einer der Referenzspannungen vergleicht. Die Ausgänge der Vergleicher sind mit einer Codiereinrichtung verbunden, die dazu dient, die N Bits des digitalen Wortes zu liefern. Alle Vergleicher werden parallel in jedem Taktzyklus angesteuert, wobei die Umwandlungsfrequenz gleich der Taktfrequenz ist. Jedoch belegt eine solche Anzahl von Vergleichern eine erhebliche Flache des Schaltkreises und bedingt einen hohen Verbrauch.
Um die Anzahl der Vergleicher zu reduzieren, hat man sogenannte "Half-Flash"-Wandler vorgesehen, vgl. z.B. die Publikation mit dem Titel "An 8b 20MHz CMOS Half-Flash A/D Converter" von T. Matsuura et al. in 1988 IEEE International Solid-State Circuits Conference, Band 31, 17. - 19. Februar 1988, Seiten 220 bis 221, 376. Hierbei werden analoge Signale in digitale Worte aus P Bits mit hohem Rang und Q Bits mit niedrigem Rang umgewandelt (P + Q = N). Die "Half-Flash"-Wandler weisen hierbei 2P Vergleicher mit hohem Rang auf, um nach der Codierung im Laufe einer ersten Taktperiode die Bits mit hohem Rang zu liefern, und 2Q Vergleicher mit niedrigem Rang, um nach der Codierung im Laufe der folgenden Taktperiode die Bits mit niedrigem Rang zu liefern.
Jedoch weisen derartige "Half-Flash"-Wandler eine Umwandlungsfrequenz auf, die doppelt so niedrig ist wie diejenige der "Flash"-Wandler. Darüber hinaus weisen sie Einrichtungen zum Halten der analogen Eingangsspannung über zwei Taktperioden auf, z.B. Abtast- und Halteschaltungen.
Demnach ist es eine Aufgabe der vorliegenden Erfindung, einen Analog/Digitalwandler vom Typ "Half-Flash" vorzusehen der mit einer hohen Umwandlungsfrequenz arbeitet.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen solchen vereinfachten Wandler vorzusehen, der keine Einrichtung zum Halten eines analogen Eingangssignales benötigt.
Um diese Aufgaben zu lösen, wird mit der Erfindung ein Analog- Digitalwandler vorgesehen, der analoge Signale an einem Eingangsanschluß empfängt und logische bzw. digitale Worte aus P Bits mit hohem Rang und Q Bits mit niedrigem Rang abgibt. Dieser Analog-Digitalwandler weist folgende Merkmale auf:
Einen Teiler, der an ersten Ausgängen 2P Hauptspannungen abgibt, die durch regelmäßige Stufen voneinander getrennt sind, wobei jede Stufe in 2Q+1 gleiche Unterstufen unterteilt ist, und der über zweite Ausgänge für jede Stufe 2Q Nebenspannungen zwischen jedem Paar von Unterstufen abgibt,
2P Vergleicher mit hohem Rang, die jeweils einen ersten, mit dem Eingangsanschluß verbundenen Eingang, einen zweiten an einen ersten eigenen Ausgang angeschlossenen Eingang und einen Ausgang aufweisen, der mit einer ersten Codiereinrichtung verbunden ist, welche am Ausgang an P Ausgangsanschlüsse für Bits mit hohem Rang angeschlossen ist,
2Q Vergleicher mit niedrigem Rang, die jeweils einen ersten, mit dem Eingangsanschluß verbundenen Eingang und einen Ausgang aufweisen, der mit einer zweiten Codiereinrichtung verbunden ist, welche an Q Ausgangsanschlüsse für Bits mit niedrigem Rang angeschlossen ist,
eine Wahlschaltung, die einerseits mit einem zweiten Eingang eines jeden Vergleichers mit niedrigem Rang und andererseits an die zweiten Ausgänge, die jeder Stufe zugeordnet sind, verbunden ist, und
einen Taktgenerator, der ein Signal mit einem ersten und einem zweiten Pegel in jeder Periode erzeugt.
Bei den Vergleichern mit hohem Rang werden deren zweite Eingänge beim ersten Pegel des Taktsignales für eine Initialisierung auf die Hauptspannungen und deren erste Eingänge bei dem zweiten Pegel des Taktsignals für einen Vergleich in bezug auf die analoge Eingangsspannung und zum Bestimmen einer Stufe aktiviert. Die erste Codiereinrichtung weist Steuermittel für die Wahlschaltung auf, um bei der Ausgabe eines jeden Vergleiches der Vergleicher mit hohem Rang eine Verbindung zwischen den 2Q zweiten Eingängen der Vergleicher mit niedrigem Rang und den 2Q zweiten, der bestimmten Stufen zugeordneten Ausgängen einzurichten. Bei den Vergleichern mit niedrigem Rang werden deren erste Eingänge bei dem zweiten Pegel des Taktsignals für eine Initialisierung auf die analoge Eingangsspannung und deren zweite Eingänge bei dem ersten Pegel des Taktsignals für einen Vergleich in bezug auf die Nebenspannungen aktiviert.
Diese und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden in der folgenden Beschreibung eines speziellen Ausführungsbeispiels anhand der Figuren näher erläutert, in denen
Fig. 1 schematisch einen Analog-Digitalwandler gemäß der Erfindung darstellt;
Fig. 2 schematisch ein Beispiel eines Vergleichers mit Selbstnullung darstellt, der in einem Analog-Digitalwandler verwendbar ist;
Fig. 3 schematisch einen Vergleicher mit Selbstnullung darstellt, der als Vergleicher mit hohem Rang verwendet wird; und
Fig. 4 einen Vergleicher mit Selbstnullung darstellt, der als Vergleicher mit niedrigem Rang verwendet wird.
Zum besseren Verständnis wird ein Ausführungsbeispiel eines Analog-Digitalwandlers beschrieben, der analoge Signale in Worte von 4 Bits wandelt, die aus P = 2 Bits mit hohem Rang und Q = 2 Bits mit niedrigem Rang zusammengesetzt sind. Es ist natürlich möglich, wesentlich größere Analog-Digitalwandler des gleichen Types zu realisieren, die z.B. digitale Worte mit 8, 16 oder 32 Bits liefern.
Fig. 1 zeigt einen Analog-Digitalwandler, der Analogsignale VA an einem Eingangsanschluß 1 empfängt. Ein Spannungsteiler 2 liefert an Ausgängen A vier Hauptreferenzspannungen VP, die durch regelmäßige Stufen voneinander getrennt sind. Jede Stufe ist in vier gleiche Unterstufen unterteilt. Der Teiler liefert somit für jede Hauptspannung ebenfalls vier Nebenreferenzspannungen VS, die jeweils einem Spannungswert zwischen einem Paar von Unterstufen entsprechen. Insgesamt stehen 16 Nebenreferenzspannungen an den Ausgängen B des Teilers zur Verfügung.
Vier Vergleicher mit hohem Rang sind jeweils mit einem ersten Eingang E11 an den Eingangsanschluß 1 und mit einem zweiten Eingang E21 an einen jeweils unterschiedlichen Ausgang A angeschlossen. Sie weisen ferner einen Ausgang 51 auf, der mit einer ersten Codiereinrichtung 6 verbunden ist, die an ihrer Ausgangsseite mit zwei Ausgangsanschlüssen 7 für Bits mit hohem Rang verbunden ist.
Vier Vergleicher 11 mit niedrigem Rang sind jeweils mit ihrem ersten Eingang E12 an den Eingangsanschluß 1 angeschlossen und mit einem Ausgang 52 an eine zweite Codiereinrichtung 12 angeschlossen, die ihrerseits auf der Ausgangsseite mit zwei Ausgangsanschlüssen 13 für Bits mit niedrigem Rang verbunden ist. Der zweite Eingang E22 jedes Vergleichers ist an eine Wahlschaltung 14 über ein Kabel 15 mit vier Leitungen angeschlossen. Diese Wahlschaltung ist ebenfalls an jede Gruppe von Nebenausgängen B angeschlossen, die mit einer Stufe über ein Kabel 16 mit jeweils vier Leitungen verbunden ist.
Die Codiereinrichtung 6 weist Steuereinrichtungen auf, die an einen Steuereingang 17 der Wahlschaltung angeschlossen sind. Die Steuerung der Wahlschaltung wird weiter unten erklärt.
Der Wandler weist ferner einen nicht dargestellten Taktgeber auf, dessen Signal in jeder Periode einen hohen und einen niedrigen Pegel aufweist.
Fig. 2 zeigt schematisch einen herkömmlichen Vergleicher mit Selbstnullung. Diese Art von Vergleichern kann sowohl für die Vergleicher mit hohem Rang als auch für die Vergleicher mit niedrigem Rang verwendet werden.
Er weist einen Kondensator C auf, dessen einer Anschluß an den ersten, hier generell mit EA dargestellten Eingang des Vergleichers über einen Schalter 21 und an den zweiten Eingang EB über einen Schalter 22 angeschlossen ist. Der zweite Anschluß des Kondensators ist mit dem Eingang eines Inverters 23 verbunden, dessen Ausgang den Ausgang S des Vergleichers bildet. Ein zusätzlicher Schalter 24 ist parallel zu den Anschlüssen des Inverters geschaltet.
Um eine Spannung VE, die am Eingang EA angelegt ist, mit einer Referenzspannung VR, die am Eingang EB angelegt ist, zu vergleichen, arbeiten die Vergleicher mit Selbstnullung nach folgender Methode. In einer ersten, Initialisierungsphase genannten Phase ist der Schalter 21 geöffnet und die Schalter 22 und 24 sind geschlossen. Der Inverter ist somit direkt rückgekoppelt und seine Eingangsspannung ist gleich seiner Schwellenschaltspannung V0. Die Ladung Q des Kondensators ist gegeben durch Q = C (V0 - VR).
In einer zweiten, Vergleichsphase genannten Phase ist der Schalter 21 geschlossen und die Schalter 22 und 24 sind geöffnet. Der Inverter hat eine sehr hohe Eingangsimpedanz, und die Ladung des Kondensators wird beibehalten. Somit ist die neue Eingangsspannung V&sub0;¹ des Inverters mit der Spannung V&sub0; durch die Beziehung
V&sub0;¹ - VE = V&sub0; - VR
oder ebenfalls
V&sub0;¹ = V&sub0; - (VR - VE)
verbunden.
Somit werden bei Vergleichern mit Selbstnullung parasitäre konstante Spannungen vermieden.
Fig. 3 stellt einen solchen Vergleicher mit Selbstnullung dar, der als Vergleicher mit hohem Rang verwendet wird. Die Eingänge sind wiederum durch die Bezugszeichen E11 und E21 wie in Fig. 1 bezeichnet und sie empfangen die analoge Eingangsspannung VA bzw. eine der Hauptreferenzspannungen VP. Der Ausgang ist mit S1 gekennzeichnet. Die Schalter 22 und 24 werden durch das Taktsignal gesteuert. Sie sind geschlossen, wenn das Taktsignal auf seinem hohen Pegel ist, und geöffnet bei niedrigem Pegel. Im Gegensatz hierzu wird der Schalter 21 durch das inverse Taktsignal angesteuert, d.h. daß er geschlossen ist, wenn das inverse Signal auf hohem Pegel ist, und geöffnet bei niedrigem Pegel ist.
Die Vergleicher mit hohem Rang sind somit in einem Initialisierungszustand in bezug zu den Hauptreferenzspannungen VP, wenn das Taktsignal auf hohem Pegel ist, und in einem Vergleichszustand, in dem die analoge Eingangsspannung gelesen wird, wenn das inverse Taktsignal auf hohem Pegel ist.
Vorzugsweise sind die Übergänge der Taktsignale von dem hohen Pegel auf den niedrigen Pegel und die Übergänge der inversen Taktsignale von dem niedrigen Pegel auf den hohen Pegel ohne Überdeckung und durch ein kleines Zeitintervall voneinander getrennt.
Am Ende einer jeden Vergleichsphase der Vergleicher mit hohem Rang wird eine der Hauptspannungen VP bestimmt, die einer speziellen Stufe entspricht. Die Codiereinrichtung liefert Bits mit hohem Rang an die Ausgangsanschlüsse 7.
Fig. 4 stellt einen Vergleicher mit Selbstnullung dar, der als Vergleicher mit niedrigem Rang verwendet wird. Die Eingänge E12 und E22 empfangen die analoge Eingangsspannung VA bzw. eine der Nebenreferenzspannungen VS.
Der Schalter 22 wird über das Taktsignal synchronisiert und die Schalter 21 und 24 durch das inverse Taktsignal. Wenn das Taktsignal auf hohem Pegel ist, sind die Schalter 21 und 24 geschlossen und der Schalter 22 ist geöffnet. Während somit die Vergleicher mit hohem Rang in einem Vergleichszustand sind und die analoge Eingangsspannung lesen, sind die Vergleicher mit niedrigem Rang in einer Initialisierungsphase bei der gleichen Eingangsspannung VA.
Sobald die Vergleicher mit hohem Rang ihre Vergleiche beenden und eine spezielle Stufe bestimmt ist, steuert die Codiereinrichtung 6 die Wahlschaltung 14, um eine Verbindung zwischen den Eingängen E22 der Vergleicher mit niedrigem Rang und der Gruppe von Ausgängen B einzurichten, die der bestimmten Stufe zugeordnet sind.
Wenn das Taktsignal auf hohem Pegel ist, ist der Schalter 22 geschlossen und die Schalter 21 und 24 sind geöffnet. Die Vergleicher mit niedrigem Rang sind in einer Vergleichsphase in bezug auf die Nebenreferenzspannungen VS. Die aus diesen Vergleichen resultierenden Signale werden der Codiereinrichtung 14 zugeleitet, die am Ausgang die Bits mit niedrigem Rang an die Ausgangsanschlüsse 13 liefert.
Somit werden die Bits mit hohem Rang mit der Taktfrequenz geliefert, wenn das inverse Taktsignal auf hohem Pegel ist, und die Bits mit niedrigem Rang werden ebenfalls mit der Taktfrequenz geliefert, wenn das Taktsignal auf hohem Pegel ist. Die Umwandlungsfrequenz des Wandlers ist damit die des Taktsignales.
Darüber hinaus lesen bei jeder Umwandlung in ein digitales Wort die Vergleicher mit hohem Rang und die Vergleicher mit niedrigem Rang simultan die analoge Eingangsspannung. Es ist somit nicht mehr nötig, Einrichtungen zum Halten der analogen Eingangsspannung, z.B. Abtast- und Halteschaltungen, vorzusehen.
Gemäß einer Variante der vorliegenden Erfindung wird zwischen jedem Ausgangsanschluß 7 für Bits mit hohem Rang und der Codiereinrichtung 6 eine Kippschaltung 31 vorgesehen, um die Abgabe von Bits mit hohem Rang um eine Halbperiode zu verzögern, um somit die Bits mit hohem Rang und die Bits mit niedrigem Rang gleichzeitig abzugeben.

Claims

1. Analog-Digitalwandler, der analoge Signale an einem Eingangsanschluß (11) emp£ängt und logische Worte aus P Bits mit hohem Rang und Q Bits mit niedrigem Rang abgibt, mit:

einem Teiler, der an ersten Ausgängen (A) 2P Hauptspannungen abgibt, die durch regelmäßige Stufen getrennt sind, wobei jede Stufe in 2Q+1 gleiche Unterstufen unterteilt ist, und der über zweite Ausgänge (B) für jede Stufe 2Q Nebenspannungen zwischen jedem Paar von Unterstufen abgibt,

2P Vergleicher mit hohem Rang (5), die jeweils einen ersten, mit dem Eingangsanschluß verbundenen Eingang (E11), einen zweiten, an einen ersten eigenen Ausgang angeschlossenen Eingang (E21) und einen Ausgang (1) aufweisen, der mit einer ersten Codiereinrichtung (6) verbunden ist, welche am Ausgang an P Ausgangsanschlüsse (7) für Bits mit hohem Rang angeschlossen ist,

2Q Vergleicher mit niedrigem Rang (11), die jeweils einen ersten, mit dem Eingangsanschluß verbundenen Eingang (E12) und einen Ausgang (52) aufweisen, der mit einer zweiten Codiereinrichtung (12) verbunden ist, welche am Ausgang an Q Ausgangsanschlüsse (13) für Bits mit niedrigem Rang angeschlossen ist,

eine Wahlschaltung (14), die einerseits mit einem zweiten Eingang (E22) eines jeden Vergleichers mit niedrigem Rang und andererseits an die zweiten Ausgänge, die jeder Stufe zugeordnet sind, verbunden ist,

einen Taktgenerator, der ein Signal mit einem ersten und einem zweiten Pegel in jeder Periode erzeugt,

wobei die zweiten Eingänge der Vergleicher mit hohem Rang beim ersten Pegel des Taktsignales für eine Initialisierung auf die Hauptspannungen und deren erste Eingänge bei dem zweiten Pegel des Taktsignales für einen Vergleich in bezug auf die analoge Eingangsspannung und zum Bestimmen einer Stufe aktiviert sind,

wobei die erste Codiereinrichtung Steuermittel für die Wahlschaltung aufweist, um bei der Ausgabe eines jeden Vergleiches der Vergleicher mit hohem Rang eine Verbindung zwischen den 2Q zweiten Eingängen der Vergleicher mit niedrigem Rang und den 2Q zweiten, der bestimmten Stufe zugeordneten Ausgängen einzurichten,

dadurch gekennzeichnet, daß die ersten Eingänge der Vergleicher mit niedrigem Rang bei dem zweiten Pegel des Taktsignales für eine Initialisierung auf die analoge Eingangsspannung und deren zweite Eingänge bei dem ersten Pegel des Taktsignales für einen Vergleich in bezug auf die Nebenspannungen aktiviert sind.

2. Analog-Digitalwandler nach Anspruch 1, dadurch gekennzeichnet, daß die Vergleicher mit hohem Rang und die Vergleicher mit niedrigem Rang Vergleicher mit automatischem Nullabgleich sind.

3. Analog-Digitalwandler nach Anspruch 1, dadurch gekennzeichnet, daß er ferner ein Flipflop (31) zwischen jedem Augangsanschluß für Bits mit hohem Rang (7) und der ersten Codiereinrichtung (6) aufweist.