DE3027329C2

DE3027329C2 -

Info

Publication number: DE3027329C2
Application number: DE3027329A
Authority: DE
Inventors: Norihisa Atsugi Kanagawa Jp Shirota
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-07-23
Filing date: 1980-07-18
Publication date: 1990-06-28
Also published as: FR2462068B1; JPS5619506A; FR2462068A1; AU533140B2; NL8004243A; AT386306B; ATA376480A; US4387364A; CA1154873A; GB2056225B; DE3027329A1; GB2056225A; JPS6138538B2; AU6030480A

Description

Die Erfindung bezieht sich auf ein Codeumsetzsystem gemäß dem Oberbegriff des Anspruchs 1.

Es ist bereits eine Einrichtung zum Aufzeichnen und/oder Übertragen von digitalen Signalen bekannt (DE-OS 28 30 924), die einen Analog-/Digital-Wandler zur Umsetzung eines analogen Signals in Digitalsignale umfaßt, die in Wortpaaren auftreten, von denen jedes Wort aus mehreren Bits besteht. Ferner ist mit dem betreffenden Umsetzer eine Codiereinrichtung verbunden, welche die Digitalsignale in Digitalworte umcodiert, die eine vorbestimmte Anzahl von identischen Bits aufweist. Mit dieser bekannten Einrichtung gelingt es nicht ohne weiteres, n-Bit-Wortcodes in einen ausgewählten m-Bit-Wortcode in wirksamer Weise umzusetzen.

Es ist ferner bekannt, eine Folge von Binärziffern in eine Form mit geringerer Disparität umzusetzen (US-PS 36 31 471); dabei werden aufeinanderfolgende Gruppen von n Binärziffern in der betreffenden Folge ausgewählt, und jeweils m Binärziffern werden als Gruppe aufgezeichnet, wobei m größer ist als n. Dabei ist so vorgegangen, daß einige Gruppen jedoch nicht sämtliche Gruppen der m Ziffern, die bei der Aufzeichnung herangezogen werden, minimale Disparität aufweisen und daß jede Gruppe der n Ziffern, die als Gruppe von m Ziffern aufgezeichnet werden und die eine von Null verschiedene Disparität aufweisen, ebenfalls als alternative Gruppen aus m Ziffern aufgezeichnet werden. Diese Verfahrensweise genügt jedoch nicht zum einfachen Umsetzen eines n-Bit-Wordcodes in einen ausgewählten m-Bit-Wortcode.

Im allgemeinen ist es notwendig, daß dann, wenn ein digitalisiertes Informationssignal, welches sich aus der Pulscodemodulation (PCM) eines Analogsignals ergibt, auf einem magnetischen Aufzeichnungsträger aufgezeichnet wird, das aufzuzeichnende codierte Signal eine so geringe Gleichstromkomponente und ein so konzentriertes Frequenzspektrum wie möglich aufweist. Damit das codierte Signal eine geringe Gleichstromkomponente aufweist, soll dessen Signalverlauf viele Wechsel zwischen "1" und "0" aufweisen. Die Signalverarbeitung zur Einführung häufigerer Wechsel von "0" und "1" ist erforderlich, um das Durchführen einer synchronen Ableitung des Signals auf der Empfangs- bzw. Wiedergabeseite zu erleichtern. Eine solche Betriebsweise wird schwierig, wenn entweder "0"- oder "1"-Impulse längerer Dauer vorliegen. Dies heißt: Zum Ableiten des Taktes synchron mit einem empfangenen Signal ist es notwendig, daß der Bit-Zustand des empfangenen Signals bei jedem Bit oder bei jeweils einigen Bits geändert wird. Darüber hinaus wird, wenn ein digitales Videosignal auf einem Magnetband mittels sich drehender Magnetköpfe aufgezeichnet wird bzw. davon wiedergegeben wird, das digitale Videosignal von den Magnetköpfen mittels eines drehenden Wandlers wiedergegeben bzw. diesem zugeführt. Daher kann, wenn das digitale Videosignal eine Gleichstromkomponente enthält, dieses nicht als vollständige Information über den drehenden Wandler übertragen werden.

Weiter muß das Frequenzspektrum des aufzuzeichnenden Signals konzentriert werden, um eine Erscheinung, die mit "Spitzenwertverschiebung" bezeichnet wird, zu verhindern oder zu verringern. Der Begriff Spitzenwertverschiebung bedeutet, daß das erste Bitsignal, das nach einem relativ lang andauernden Impuls beginnt, wie das durch die Stern-Markierung in Fig. 1 angedeutet ist, in seinem Spitzenwert bei der Wiedergabe bewegt oder verschoben wird. Das Auftreten dieser Spitzenwertverschiebungserscheinung verursacht eine fehlerhafte Erfassung des codierten Signals aufgrund der Spitzenwertverschiebung des Bitsignals. Daher ist es zur Entfernung dieser Spitzenwertverschiebung notwendig, daß die codierten Daten soviel Übergänge zwischen "1" und "0" mit ähnlicher Periode besitzen, d. h., das Frequenzspektrum des digitalisierten Aufzeichnungssignals ist zu konzentrieren.

Wie erläutert, ist eine Codierung eines magnetisch aufzuzeichnenden Signals erforderlich mit minimalster Gleichstromkomponente und einer Konzentration des Frequenzspektrums derart, daß dieses so eng wie möglich ist. Zur Erfüllung dieser Bedingungen wurden bisher verschiedene Codeumsetzsysteme angegeben, deren eines das sogenannte 8/10-Codeumsetzsystem ist, das eine Einrichtung zum Umsetzen eines Digitalsignals mit 8 Bits pro Abtastung in eines mit 10 Bits verwendet.

Eine Codetafel des 8/10-Codeumsetzsystems wird so hergestellt, wie das mit Bezug auf Fig. 2 weiter unten erläutert wird. Der Digitalcode der 10-Bit-Worte ergibt 2¹⁰ mögliche Kombinationen von "0" und "1". Die möglichen Kombinationen von 10-Bit-Worten mit fünf "0"en und fünf "1"en betragen ₁₀C₅=252. Da der Digitalcode der 8-Bit-Worte vor der Umwandlung mögliche 2⁸=256 Kombinationen erreicht, ist die Anzahl der 10-Bit-Code in diesem Fall, oder 252, um vier Code kleiner als die der 8-Bit-Code. Daher werden mindestens vier 10-Bit-Worte, bei denen die Differenz zwischen der Anzahl der "1"en und der "0"en 2 ist, wie [1010101011], [0101010100] ausgewählt und zu der Anzahl der 10-Bit-Worte, oder 252, hinzuaddiert, um die Gesamtzahl 256 zur Vervollständigung der Codetafel zu erreichen.

Dieses 8/10-Codeumsetzsystem enthält jedoch gleichwertig Code mit langer Impulsdauer, wie [1111100000], und Code mit kurzer Impulsdauer, wie [1010101010], weshalb es möglich ist, Gleichstrom- bzw. Gleichspannungskomponenten aus dem Aufzeichnungssignal zu entfernen, es gibt jedoch keine Möglichkeit, das Ausmaß der Konzentration des Frequenzspektrums zu verbessern. Daher ist bei diesem 8/10-Codeumsetzsystem nachteilig, daß ein Fehler in die wiedergegebenen Daten eingeführt wird, wenn die erwähnte Spitzenwertverschiebung auftritt.

Der Erfindung liegt die Aufgabe zugrunde, ein Codeumsetzsystem der eingangs genannten Art so weiterzubilden, daß auf relativ einfache und sichere Weise n-Bit-Wortcodes in ausgewählte m-Bit-Wortcodes umgesetzt werden.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Anspruch 1 gekennzeichnete Maßnahme.

Die Erfindung bringt den Vorteil mit sich, daß auf relativ einfache Weise n-Bit-Wortcodes in ausgewählte m-Bit-Wortcodes sicher umgesetzt werden können.

Zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Bei dem erfindungsgemäßen Codeumsetzsystem werden geeignete m-Bit-Worte, die eine bessere Gleichspannungs- bzw. Gleichstromkomponentenfreiheit besitzen, dem Eingangs analogsignal zugeordnet in der Reihenfolge der Häufigkeit des Auftretens dieses Signals. Daher kann das Frequenzspektrum, das ein digitaler Codezug besitzt, konzentriert werden.

Weiter sind bei dem Codeumsetzsystem gemäß der Erfindung mögliche m-Bit-Wortkombinationen in zwei Gruppen gemäß ihrem Inhalt aufgeteilt, so daß zwei Codetafeln gebildet sind. Das heißt, eine Codetafel enthält m-Bit-Worte, die mehr "1"en als "0"en besitzen, und die andere Tafel enthält m-Bit-Worte mit weniger "1"en als "0"en besitzen, und die andere Tafel enthält m-Bit-Worte mit weniger "1"en als "0"en. Jede der beiden so gebildeten Tafeln besitzt Kombinationen von m-Bit-Worten, deren Anzahl den 2ⁿ möglichen Kombinationen von n-Bit-Worten entspricht.

Diese Tafeln werden im folgenden als Tafel 1 und Tafel 2 bezeichnet. Die Tafel 1 enthält m-Bit-Worte, bei denen die Anzahl der "1"en gleich der der "0"en ist, und weiter m-Bit-Worte, bei denen die Anzahl der "1"en größer als die der "0"en ist. Die Tafel 2 enthält m-Bit-Worte, bei denen die Anzahl der "1"en gleich der der "0"en ist, und weiter m-Bit-Worte, bei denen die Anzahl der "1"en kleiner als die der "0"en ist. In diesem Fall sind die m-Bit-Worte mit fünf "0"en und fünf "1"en, die in den beiden Tafeln enthalten sind, die gleichen.

Es sei angenommen, daß die Codeumsetzung zuerst in Übereinstimmung mit der Tafel 1 durchgeführt wird. Wenn einmal das m-Bit-Wort, bei dem die Anzahl der "1"en kleiner als die der "0"en von der Tafel 1 gewählt ist, wird die Tafel 2 danach gewählt, und dann wird die Codeumsetzung in Übereinstimmung mit der Tafel 2 durchgeführt. Wenn eines der m-Bit-Worte, bei denen die Anzahl der "1"en größer ist als die der "0"en, von der Tafel 2 während der Codewandlung gewählt wird, erfolgt eine Umschaltung zur Tafel 1.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 und 2 zeigen schematisch Darstellungen zur Erläuterung eines herkömmlichen Codeumsetzsystems;

Fig. 3 zeigt schematisch eine Darstellung zur Erläuterung des Prinzips eines Ausführungsbeispiels der Erfindung;

Fig. 4 bis 7 zeigen jeweils Tafeln für die Codeumsetzung gemäß der Erfindung;

Fig. 8 und 9 zeigen eine Darstellung eines Frequenzspektrums der Ergebnisse mittels eines herkömmlichen Codeumsetzsystems und des erfindungsgemäßen Codeumsetzsystems;

Fig. 10 zeigt eine Darstellung zur Erläuterung der Verwendung der Tafeln für die Codeumsetzung gemäß der Erfindung;

Fig. 11 ein Blockschaltbild eines Ausführungsbeispiels einer Schaltungsanordnung gemäß der Erfindung;

Fig. 12 zeigt einen Signalverlauf zur Erläuterung des Betriebs der Anordnung gemäß Fig. 11.

Zunächst wird erläutert, wie 256 Kombinationen gewählt werden, die den möglichen Kombinationen von 8-Bit-Worten entsprechen, aus den möglichen Kombinationen von 10-Bit-Worten.

In jedem der 10-Bit-Worte sei die Anzahl der Übergänge zwischen "0" und "1", die Anzahl der "1"en und die Gewichtung des Wortes gegeben durch IDV, ISUM bzw. IW. Weiter geben in dem IW, IW1 die Gewichtung zweier Bits abwechselnder Anordnung von "1" und "0" und IW2 die Gewichtung von [11] und [00] an. Diese Parameter sind jweils für jedes der 2¹⁰ Worte gegeben.

Beispielsweise für das 10-Bit-Wort [1110010100] sind sowohl IDV als ISUM jeweils 5, da 2 [00]en und 3 Übergänge von "1" und "0" in diesem Wort enthalten sind.

Daher ergibt sich, wenn IW2 und IW1 mit zwei bzw. eins gewichtet sind, daß IW = IW1 + IW2 = 1·3+2·2 = 7 ist. Bei dem 10-Bit-Wort [1100010111] ergeben sich: IDV = 4, ISUM = 6 und IW = 1·2+2·1 = 4.

Von den 2¹⁰ Worten, die alle möglichen Kombinationen der 10 Bits umfassen, und für die die Werte von IDV, ISUM und IW gegeben sind, werden 256 Codes derart gewählt, daß als erstes der Code mit dem maximalen Wert von IW davon gewählt wird, daß dann die Codes mit IDV-Werten von 9, 8, 7, 6, 5, 4 in dieser Reihenfolge gewählt werden und daß schließlich Codes mit ISUM-Werten von 5, 6 in dieser Reihenfolge gewählt werden. Das heißt, zuerst werden die Werte von IW, dann werden die Werte von IDV, und schließlich werden die Werte von ISUM bestimmt, wobei die Worte, die diese Parameter erfüllen, von den 2¹⁰ Worten gewählt werden. Wenn die Anzahl der gewählten Worte kleiner als 256 ist, wird der Wert für ISUM um 1 geändert, d. h. von 5 nach 6, und es werden die geeigneten Worte von den übrigen ausgewählt. Wenn die Anzahl der gewählten Worte kleiner als 256 ist, schreitet IDV um 1 weiter, beispielsweise von 9 nach 8, wobei der gleiche Betrieb wiederholt wird. Wenn die Anzahl der gewählten Worte 256 wird, ergibt sich aus einer anderen Betrachtung des Ergebnisses, daß ISUM-Werte von 5 und 6 enthalten sind. Daher sind nur für die Worte mit ISUM=6 komplementäre Worte angeordnet, die durch Invertieren jedes Bits der ersteren Worte gemäß [1→0] [0→1] erhalten sind, nämlich den Worten mit ISUM=4, so daß Paare gebildet sind. Daher ist es bei der Erfindung, wenn Codes für eine 8/10-Umsetzung von 2¹⁰ Worten gewählt werden, nicht immer notwendig, daß die gewählten Worte eine gleiche Anzahl von "1"en und "0"en besitzen.

Die so gewählten 256 Code können, wie gemäß Fig. 3, dargestellt werden A in eine Gruppe mit ISUM=5, B in eine Gruppe mit ISUM=6 und C in eine Gruppe mit ISUM=4. Da die Beziehung B = erfüllt ist, gilt A + B = 256 und A + C = 256. Das heißt, die Gruppen A und B werden als Code der Tafel 1 und die Gruppen A und C als Code für die Tafel 2 verwendet.

Es wird nun untersucht, wie die 256 Codes jeder den Tafeln 1 und 2 den 2⁸ quantisierten Pegeln zugeordnet sind. Es sei angenommen, daß diese Pegel für ein digitalisiertes Fernsehsignal oder dergleichen verwendet werden. Die Untersuchung einer Erzeugungsfrequenz abgetasteter verschiedener quantisierter Pegel pro Vollbild zeigt, daß Zwischenpegel bei einer maximalen Frequenz auftreten und kleinere und größere Pegel an der niedrigeren Erzeugungsfrequenz auftreten. Obwohl die Aufteilung der Erzeugungsfrequenz im Pegel von der Bildinformation abhängt, nimmt sie im wesentlichen die gleiche Form für das normale Videobild an, das Personen und eine Darstellung enthält. Daher sind den quantisierten Pegeln, die bei höheren Frequenzen auftreten, vorzugsweise bessere Codes der Tafeln zugeordnet, d. h. Codes mit großem IW und IDV und mit ISUM=5, wie das zuvor gewählt worden ist, und es werden andere Code der Tafeln sequentiell den verbleibenden quantisierten Pegeln zugeordnet. Beispielsweise sind die Codes der Tafeln 1 und 2 wie folgt zugeordnet:

Wie sich aus dieser Tabelle ergibt, sind die gleichen Code von ISUM=5 beiden Tafeln für einen bestimmten quantisierten Pegel zugeordnet. Die entsprechenden Code mit ISUM=6 sind der Tafel 1 zugeordnet, und die Komplemente der ersteren Codes oder der Codes mit ISUM=4 sind der Tafel 2 zugeordnet. Als Ergebnis sind der Tafel 1 insgesamt 256 Codes mit ISUM=5 und ISUM=6 entsprechend den quantisierten Pegeln 0-255 zugeordnet, und der Tafel 2 sind insgesamt 256 Codes mit ISUM=5 und ISUM=4 entsprechend den quantisierten Pegeln 0-255 zugeordnet.

Die Fig. 4 bis 7 zeigen die so bestimmten Codes, wobei diese durch IW1=1 und IW2=2 gewichtet sind. Fig. 9 zeigt das Spektrum eines aufgezeichneten Signals, das beispielsweise durch ein Farbbalkensignal auf der Grundlage dieser Tafeln moduliert ist. Zum Vergleich des Spektrums gemäß Fig. 9 mit dem des Aufzeichnungssignals, das durch die herkömmliche 8/10-Umsetzung erhalten ist, wie dies in Fig. 8 dargestellt ist, ergibt sich, daß die Erfindung eine bessere Konzentration des Frequenzspektrums erreicht.

Es erfolgt nun anhand Fig. 10 eine Erläuterung, wie die Tafeln 1 und 2 verwendet werden. Fig. 10 zeigt digitale 8-Bit-Videosignale X und Y, die von einem analogen Videosignal umgesetzt bzw. umgewandelt sind, beispielsweise X = {X 1, X 2, . . . Xl} und Y = {Y 1, Y 2, . . . Yk}. Die Buchstaben A, B und C geben die Codegruppen jeder Tafel an, die den gleichen ISUM-Wert besitzen, wie das für die Codegruppen A und B und C in Fig. 3 dargestellt ist, beispielsweise A = {A 1, A 2, . . . Al}, B = {B 1, B 2, . . . Bk}, C = {C 1, C 2, . . . Ck}, mit l +k = 256. Wenn nun digitale 8-Bit-Videosignale X 1-Xl und Y 1-Yl der Reihe nach zugeführt werden, werden die beiden Tafeln, wie sie in der folgenden Tabelle 1 aufgelistet sind, abwechselnd ausgewählt, um das entsprechende digitale 10-Bit-Videosignal als Ergebnis des Umsetzungsvorgangs zu erreichen. In der Tabelle geben die Suffixe von X und Y lediglich den Zeitablauf zur Darstellung an, wobei die Suffixe für A, B und C diesen Suffixen entsprechen.

Tabelle 1

Aus der Tabelle 1 ergibt sich, daß dann, wenn Worte zugeführt werden, die Gruppen entsprechend, welche nicht der Gruppe A mit ISUM=5 zugeordnet sind, d. h., der Gruppe B mit ISUM=6 oder der Gruppe C mit ISUM=4, eine Umschaltung zur Verwendung der anderen Tafel erfolgt. Daher ermöglicht die abwechselnde Verwendung der Tafeln, daß Gleichspannungskomponenten von dem gesamten Videobild entfernt werden können, selbst obwohl Codes statt des Code mit ISUM=5 verwendet werden.

Fig. 11 zeigt eine Schaltungsanordnung zum praktischen Umsetzen des oben erwähnten digitalen 8-Bit-Videosignals in ein digitales 10-Bit-Videosignal. Die Wirkungsweise der Schaltungsanordnung gemäß Fig. 11 wird im folgenden erläutert. Fig. 11 zeigt Lesespeicher oder ROM-Speicher 1 und 2 zum Speichern beispielsweise der ersten Tafel der weiter oben erläuterten Tafeln. In diesem Fall kann ein einziger ROM-Speicher anstelle der beiden ROM-Speicher 1 und 2 verwendet werden, wenn die Speicherkapazität derart ausreichend groß ist, daß dies zulässig ist. Das vorherige Speichern der ersten Tafel in den ROM-Speichern 1 und 2 beruht darauf, daß, wie dies weiter unten erläutert werden wird, die 10-Bit-Worte mit ISUM=5 in der zweiten Tafel die gleichen sind wie in der ersten Tafel und daß die 10-Bit-Worte mit ISUM=4 in der zweiten Tafel durch Invertieren der 10-Bit-Worte mit ISUM=6 in der ersten Tafel erhalten werden können. Daher können die verwendeten ROM-Speicher 1 und 2 eine vergleichsweise niedrige Kapazität bzw. Leistungsfähigkeit besitzen.

Wenn diesen ROM-Speicher 1 und 2 an ihren Eingangsschlüssen 3 digitale 8-Bit-Videosignale X 1-Xl oder Y 1-Yl zugeführt werden, erzeugen die ROM-Speicher 1 und 2 an Ausgangsanschlüssen D 1-D 10 die entsprechenden digitalen 10-Bit-Videosignale A 1-Al, B 1-Bl oder C 1-Cl als Ergebnis der Wahl aus den Tafeln. Ein Markierungsanschluß D _F des ROM-Speichers 1 ist auf "0", wenn der Code des von der Tafel gewählten digitalen 10-Bit-Videosignals die gleiche Anzahl von "1"en und "0"en besitzt, oder ISUM=5, wobei dagegen die Markierung D _F auf "1" ist, wenn die Anzahl der "1"en nicht gleich der der "0"en ist, oder wenn ISUM=6 oder =4.

Fig. 11 zeigt weiter einen Tristate-Puffer 4 und einen Tristate-Inverter 5. Der Puffer 4 dient zur logischen Zuführung der Ausgangssignale der ROM-Speicher 1 und 2 direkt zu einer Ausgangsverriegelungsschaltung 6, während der Puffer oder Inverter 5 dazu dient, die Ausgangssignale der ROM-Speicher 1 und 2 logisch zu invertieren und die invertierten Ausgangssignale der Ausgangsverriegelungsschaltung 6 zuzuführen. Der Puffer 4 und der Inverter 5 werden dadurch freigegeben, daß eine "0" an den Freigabeanschluß EN (enable) angelegt ist.

Einem Eingang 7 in Fig. 11 werden Taktimpulse und einem Eingang 8 Daten-Aufnahmeimpulse zugeführt, die mit dem digitalen Videosignal, das den Eingangsanschlüssen 3 zugeführt wird, synchron sind. Der am Anschluß 7 zugeführte Taktimpuls dient als Haupttakt zur Synchronisation jedes Schaltungsbetriebes, während der dem Eingangsanschluß 8 zuge führte Daten-Aufnahmeimpuls zum getrennten Erzeugen des Synchronisierungsmusters und der Daten verwendet wird. Dieser Daten-Aufnahmeimpuls zeigt einen sogenannten Datenblock (vergleiche Fig. 12B) zur Trennung der Daten von der Sequenz aus dem Synchronsignal SYNC und dem Datensignal DATA gemäß Fig. 12A. Der Daten-Aufnahmeimpuls vom Anschluß 8 und das Ausgangssignal des ROM-Speichers 1 am Markierungsanschluß D _F werden mittels einer logischen Verknüpfungsschaltung verarbeitet, um dadurch den Betrieb des Puffers 4 und des Inverters 5 zu steuern.

Die logische Verknüpfungsschaltung 9 enthält beispielsweise ein JK-Flipflop 10, UND-Glieder 11 und 12, NAND-Glieder 13, 14, 15 und einen Inverter 16. Der Anschluß 8 ist mit einem der Anschlüsse des UND-Glieds 11 und der NAND-Glieder 13, 14 und 15 verbunden. Mit dem anderen Eingangsanschluß des UND-Glieds 11 und dem des NAND-Glieds 13 ist der Markierungsanschluß D _F des ROM-Speichers 1 verbunden. Der Ausgang des UND-Glieds 11 ist mit einem Eingangsanschluß J des JK-Flipflops 10 verbunden sowie mit einem Eingangsanschluß des UND-Glieds 12. Der Ausgang des NAND-Glieds 13 ist mit einem Eingangsanschluß des JK-Flipflops 10 verbunden. Der andere Eingangsanschluß des UND-Glieds 12 ist mit einem Ausgangsanschluß Q des JK-Flipflops 10 verbunden. Der Ausgang des UND-Glieds 12 ist über den Inverter 16 mit dem anderen Eingangsanschluß des NAND-Glieds 14 verbunden sowie auch mit dem anderen Eingang des NAND-Glieds 15. Die Ausgänge der NAND-Glieder 14 und 15 sind mit den Freigabeanschlüssen EN des Puffers 4 bzw. des Inverters 5 verbunden.

Wenn daher die logische Verknüpfungsschaltung 9 ein Freigabesignal "0" dem Puffer 4 oder dem Inverter 5 zuführt, ermöglicht es der Puffer 4, daß die Bit-Daten von den ROM-Speichern 1 und 2 der Ausgangsverriegelungsschaltung 6 direkt zugeführt werden, während der Inverter 5 die Bit-Daten von den ROM-Speichern 1 und 2 logisch invertiert, d. h., das Eingangs signal "1" in "0" und das Eingangssignal "0" in "1" umsetzt und diese der Ausgangsverriegelungsschaltung 6 zuführt. Folglich erzeugt die Ausgangsverriegelungsschaltung 6 an ihren Ausgangsanschlüssen 17 ein digitales 10-Bit-Videosignal.

Der Betrieb der Schaltungsanordnung wird nun unter Bezugnahme auf die Tabelle 1 erläutert. Wenn ein digitales 8-Bit-Videosignal X 1 oder X 2 dem Eingangsanschluß 3 zugeführt ist, besitzt der Ausgangscode eine gleiche Anzahl von "1"en und "0"en, oder ISUM=5, weshalb der Markierungsanschluß D _F des ROM-Speichers 1 auf "0" ist. Zu diesem Zeitpunkt erzeugt das UND-Glied 11 an seinem Ausgang eine "0", und der Ausgang des JK-Flipflops 10 ist auch auf "0", wodurch das UND-Glied 12 ein Ausgangssignal "0" besitzt. Das "0"-Ausgangssignal des UND-Glieds 12 wird durch den Inverter 16 zu einer "1" invertiert. Folglich wird das Ausgangssignal des NAND-Glieds 14 zu "0", wodurch der Puffer 4 freigegeben wird. Simultan wird der Puffer oder Inverter 5 an seinem Anschluß EN mit einer "1" von dem NAND-Glied 15 versorgt und bleibt somit gesperrt. Als Ergebnis wird das 10-Bit-Codesignal A 1 bzw. A 2 von der Tafel 1 der ROM-Speicher 1 und 2 direkt über den Puffer 4 der Ausgangsverriegelungsschaltung 6 zugeführt, wo das übertragene 10-Bit-Signal mit dem Haupttaktsignal vom Anschluß 7 synchronisiert wird; auf diese Weise wird das digitale 10-Bit-Videosignal am Ausgangsanschluß 17 auftreten, von wo es nach außen geführt wird.

Wenn dem Eingangsanschluß 3 das digitale 8-Bit-Videosignal Y 1 zugeführt wird, besitzt der Ausgangscode eine unterschiedliche Anzahl von "1"en und "0"en, oder ISUM=6, weshalb ein "1"-Pegel am Markierungsanschluß D _F des ROM-Speichers 1 auftritt, wobei jedoch das JK-Flipflop 10 weiter einen "0"-Ausgangspegel erzeugt. Die folgende Tabelle 2 zeigt einen Beziehung zwischen dem digitalen 8-Bit-Videosignal gemäß Tabelle 1, dem Ausgangssignal des Markierungsanschlusses D _F des ROM-Speichers 1 und dem Ausgangssignal des JK-Flipflops 10.

Tabelle 2

Daher ist, da zum Zeitpunkt von Y 3 der Ausgang des JK-Flipflops 10 weiter einen "0"-Pegel erzeugt, der Puffer 4 freigegeben, wie bei den Fällen von X 1 und X 2, so daß der 10-Bit-Code gemäß B 3 von der Gruppe B mit ISUM=6 der Tafel 1 direkt der Ausgangsverriegelungsschaltung 6 zugeführt wird.

Wenn die 8-Bit-Videosignale X 4, X 5 und X 6 aufeinanderfolgend den Eingängen 3 der ROM-Speicher 1 und 2 zugeführt werden, tritt ein "1"-Pegel am Ausgangsanschluß Q des JK-Flipflops 10 auf, ist jedoch das Ausgangssignal am Markierungsanschluß D _F des ROM-Speichers 1 auf "0". Folglich erzeugen die UND-Glieder 11 und 12 ein "0"-Ausgangssignal, wodurch der Puffer 4 wie in den Fällen von X 1, X 2 und Y 3 freigegeben wird. Folglich werden die 10-Bit-Code A 4, A 5 und A 6 als Signale der Tafel 2 von der Tafel 1 der ROM-Speicher 1 und 2 so wie sie sind zur Ausgangsverriegelungsschaltung 6 übertragen.

Wenn das 8-Bit-Videosignal Y 7 den ROM-Speichern 1 und 2 zugeführt ist, sind, da für das Eingangssignal die Beziehung ISUM=4 gilt, die Ausgangssignale an dem Markierungsanschluß D _F des ROM-Speichers 1 und an dem Ausgangsanschluß Q des JK-Flipflops 10 beide dem "1"-Pegel. Daher erzeugen die UND-Glieder 11 und 12 Ausgangssignale mit "1"-Pegel, wodurch das NAND-Glied 15 ein Ausgangssignal mit dem Pegel "0" erzeugen kann, das als Freigabesignal den Puffer oder Inverter 5 freigibt. Folglich wird der 10-Bit-Code für B 7 von der Tafel 1 der ROM-Speicher 1 und 2 durch den Puffer 5 invertiert und der Ausgangsverriegelungsschaltung 6 als 10-Bit-Code für C 7 der Tafel 2 zugeführt. In diesem Fall ist der so erzeugte C 7 komplementär zum Code B 7, d. h., C 7 = .

In ähnlicher Weise wird, wenn das 8-Bit-Videosignal Y 8 zugeführt wird, ein 10-Bit-Code für B 8 direkt von der Tafel 1 übertragen; wenn Y 9 zugeführt wird, wird ein Code für B 9 der Tafel 1 invertiert und als 10-Bit-Code für C 9 der Tafel 9 zugeführt; und wenn X 10 und X 11 der Reihe nach zugeführt werden, werden 10-Bit-Codes für A 10 und A 11 der Tafel 1 sequentiell so wie sie sind übertragen. Das heißt, wenn Codes, für die ISUM=5 nicht gilt, zugeführt werden, werden die gewünschten digitalen 10-Bit-Videosignale der Reihe nach von abwechselnden Tafeln erhalten, und daher werden die Gleichspannungskomponenten insgesamt zu Null.

Folglich erreicht das Codeumsetzungssystem gemäß der Erfindung, daß das Frequenzspektrum der Codetafel für das Aufzeichnen konzentriert wird, wodurch die Spitzenwertverschiebung bei der Wiedergabe beseitigt wird, um so ein richtig wiedergegebenes Signal zu erhalten. Zusätzlich kann die Erzeugung von Gleichspannungskomponenten zusammen mit der Konzentration des Frequenzspektrums korrigierend durch das Vorsehen einer Tafel verhindert werden, die Code enthält, welche Gleichspannungskomponenten erzeugen, und einer anderen Tafel, die Code enthält, welche komplementär zu den ersteren Codes sind, d. h., daß Paare von Codes gebildet werden, und zwar durch abwechselndes Verwenden der beiden Tafeln.

Bei dem obigen Ausführungsbeispiel der Erfindung werden 8-Bit-Codes in 10-Bit-Codes umgewandelt; das erfindungsgemäße System kann jedoch auch bei einem System verwendet werden, bei dem n-Bit-Code in m-Bit-Wort (m<n) umgesetzt werden, und zwar mit der gleichen Wirkung.

Weiter kann nicht nur die logische Verknüpfungsschaltung 9, die in Fig. 11 dargestellt ist, verwendet werden, sondern es kann auch eine andere Anordnung verwendet werden, soweit das Ausgangssignal am Markierungsanschluß D _F des ROM-Speichers 1 logisch verarbeitet wird für das selektive Freigeben des Puffers 4 bzw. des Inverters 5.

Claims

1. Codeumsetzsystem zum Umsetzen eines n-Bit-Wortcodes in einen ausgewählten m-Bit-Wortcode zur Herabsetzung von in dem Datenstrom enthaltenen Gleichspannungskomponenten, wobei die möglichen Kombinationen der m Bits durch Gewichtung auf der Grundlage der Runlänge der Daten in jedem m-Bit-Wort gruppiert werden, dadurch gekennzeichnet, daß die möglichen Kombinationen der n Bits in der Reihenfolge der Häufigkeit ihres Auftretens angeordnet werden und daß jede der Kombinationen von n Bits jeder der Kombinationen der m Bits derart zugeteilt wird, daß n-Bit-Worte mit höherer Häufigkeit ihres Auftretens den m-Bit-Worten mit kürzerer Runlänge zugewiesen werden.

2. Codeumsetzsystem nach Anspruch 1, dadurch gekennzeichnet, daß in einem Gruppierungsschritt zwei Gruppen der m-Bit-Worte mit jeweils 2ⁿ Kombinationen gebildet werden
und daß die n-Bit-Worte selektiv den m-Bit-Worten von den beiden Gruppen in einem Zuweisungsschritt zugewiesen werden.

3. Codeumsetzsystem nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahl einer der beiden Gruppen in dem Zuweisungsschritt auf der Grundlage der Anzahl der Bits mit "1", die in jedem der zuvor zugewiesenen m-Bit-Worte enthalten sind, durchgeführt wird.

4. Codeumsetzsystem nach Anspruch 1, dadurch gekennzeichnet, daß in einem ersten Gruppierungsschritt die m-Bit-Worte in drei Gruppen klassifiziert werden, wobei die erste Gruppe aus m-Bit-Worten mit gleicher Anzahl von "0"en und "1"en besteht, wobei die zweite Gruppe aus m-Bit-Worten besteht, bei denen die Anzahl der "1"en größer als die Anzahl der "0"en ist, und wobei die dritte Gruppe aus m-Bit-Worten besteht, bei denen die Anzahl der "0"en größer ist als die Anzahl der "1"en.

5. Codeumsetzsystem nach Anspruch 4, dadurch gekennzeichnet, daß in einem zweiten Gruppierungsschritt zwei Codierungsgruppen der m-Bit-Worte gebildet werden, wobei die eine m-Bit-Worte der ersten und der zweiten Gruppe enthält, und wobei die andere m-Bit-Worte der ersten der dritten Gruppe enthält.

6. Codeumsetzsystem nach Anspruch 5, dadurch gekennzeichnet, daß in einem Zuweisungsschritt eine Codierungsgruppe in die andere Codierungsgruppe umgewandelt wird, wenn ein m-Bit-Wort einmal von entweder der zweiten oder der dritten Gruppe gewählt ist.

7. Codeumsetzsystem nach Anspruch 5, dadurch gekennzeichnet, daß die m-Bit-Worte in der dritten Gruppe durch Invertieren jedes Bits, die in den m-Bit-Worten in der zweiten Gruppe enthalten sind, erhalten werden.