DE3431777C2

DE3431777C2 -

Info

Publication number: DE3431777C2
Application number: DE3431777A
Authority: DE
Inventors: Yuichi Kojima; Shinichi Tokio/Tokyo Jp Fukuda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-08-29
Filing date: 1984-08-29
Publication date: 1993-05-06
Also published as: DK410484A; GB2184923B; US4617552A; ES8800543A1; IT1175662B; SE467032B; GB2146206A; CA1224273A; ES556795A0; SE8404288L; FR2551277A1; NL192362C; SE8802734L; SE8404288D0; CH661624A5; ES8703219A1; DK410484D0; ES535476A0; GB2184923A; AU576515B2

Description

Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zum Umsetzen von Digitaldaten und auf eine Einrichtung zur Durchführung des Verfahrens, insbesondere auf ein Verfahren zum Umsetzen digitaler Daten und eine Einrichtung dafür, welche zur Verwendung in einem Fall geeignet sind, in dem ein Audiosignal oder dergl. pulscodemoduliert (PCM) und dann aufgezeichnet wird.

Wenn ein analoges Signal, beispielsweise ein Audiosignal, vor einem Aufzeichnungsvorgang in eine digitale Form umgesetzt wird, kann die Wiedergabegüte des aufgezeichneten Signals erheblich gesteigert werden. Ein übliches Aufzeichnungsschema setzt ein ursprünglich analoges Signal in ein digitales Signal unter Benutzung der sog. Pulscodemodulation (PCM) um. Die digitalen PCM-Daten werden dann moduliert, wozu ein sog. NRZI (non return to zero, inverted)-Codierungssystem verwendet wird. Das NRZI-Codierungssystem ermöglicht das Aufzeichnen mit gleichen Bitdichten, die mit der sog. NRZ-Codierung möglich ist, jedoch ohne die Probleme, die mit einer Signalpolarität bei der NRZ-Codierung einhergehen.

In dem NRZI-Codierungssystem wird ein Bit des Digitalwertes "1" durch einen Übergang zwischen den beiden Pegeln eines 2-Pegel-Signals dargestellt, während ein Fortbestehen des 2-Pegel-Signals auf dem gleichen Pegel ein Bit mit dem digitalen Wert "0" repräsentiert. In dem NRZI-Code repräsentiert weder ein hoher noch ein niedriger Pegel des Signals eine digitale Information. Statt dessen wird die digitale Information dadurch bestimmt, daß entweder das Signal seine Pegel zwischen benachbarten Blitzzellen ändert oder nicht. Wenn beispielsweise der Abschnitt des Signals, der ein bestimmtes Bit der digitalen Daten repräsentiert, auf dem gleichen Pegel wie der Abschnitt, der das vorhergehende Bit repräsentiert, liegt, ist das bestimmte Bit eine digitale Null.

Aus der DE 32 15 179 A1 ist ein Verfahren und eine Schaltungsanordnung zum Umsetzen aufeinanderfolgender n-Bit-Informationswörter in aufeinanderfolgende m-Bit-NRZI-Codewörter bekannt. Bei dem offenbarten Verfahren wird zur aufeinanderfolgenden Umsetzung von n-Bit-informationswörtern in aufeinanderfolgende m- Bit-NRZI-Codewörter jedem n-Bit-Informationswort zumindest ein m-Bit-Codewort mit einer entsprechenden NRZI-Disparität zugeordnet bzw. zugeteilt. Die digitale Summenvariation (DSV) der vorangehenden m-Bit-NRZI-Codewörter wird bestimmt, und die Polarität des Endes des unmittelbar vorangehenden m-Bit-NRZI-Codewortes wird ermittelt. Ein zugeteiltes m-Bit-Codewort wird zur Darstellung des nächsten n-Bit-Informationsworts als Funktion der NRZI-Disparität des betreffenden Codeworts, der bestimmten digitalen Summenvariation und der ermittelten Polarität ausgewählt. Das ausgewählte m-Bit-Codewort wird dann in das NRZI-Format so moduliert, daß das modulierte Codewort dieselbe Anfangspolarität wie die ermittelte Polarität aufweist. Das m- Bit-Codewort wird so ausgewählt, daß seine NRZI-Disparität bei Kombination mit der bestimmten digitalen Summenvariation dazu neigt, ein Ansteigen der digitalen Summenvariation zu verhindern.

Die Anmelderin der vorliegenden Erfindung hat zuvor ein derartiges Informations-Umsetzsystem vorgeschlagen, das im folgenden beschrieben wird. Dieses System verwendet ein 8/10-Umsetzschema, in dem jeweils acht Bits der digitalen Information in einem digitalen Basissignal in ein 10-Bit- Wort umgesetzt werden, um ein umgesetztes digitales Signal zu bilden. Acht Bits (B₁, B₂, B₃, B₄, B₅, B₆, B₇, B₈) können in 256 (2⁸) unterschiedlichen Weisen kombiniert werden. Mit 10 Bits sind 1024 (2¹⁰) Kombinationen möglich. Daher werden 256 der 1024 möglichen 10-Bit-Kombinationen benutzt, um die 8-Bit-Kombinationen darzustellen.

In Übereinstimmung mit den Bedingungen, die zuvor erläutert wurden, sind bestimmte Einschränkungen gegeben, unter denen 256 Kombinationen verwendet werden können. Zum ersten fordern diese Bedingungen, daß die Gleichstromkomponente in dem umgesetzten Signal Null ist. Zum zweiten darf, da die NRZI- Codierung verwendet wird, die Anzahl von aufeinanderfolgenden Digitalwerten "0" in dem umgesetzten Signal niemals den Wert 3 übersteigen. Andernfalls wird T_max/T_min (wobei T_max das maximale Intervall zwischen Pegelübergängen und T_min das minimale Intervall zwischen Pegelübergängen ist) größer als 4.

Mit Rücksicht auf diese Einschränkungen zeigt die im folgenden angegebene Tabelle I die möglichen Kombinationen der 10 Bits in NRZI-Code, für welche die Gleichstromkomponenten Null ist, wobei jedoch nicht mehr als drei digitale Nullen in einer Reihe (entweder intern in jedem 10-Bit-Wort oder an der Verbindungsstelle zwischen zwei derartigen Wörtern) vorhanden sind:

Tabelle I

Tabelle I zeigt, daß zahlreiche mögliche Kombinationen bestehen, die die Bedingungen erfüllen. Beispielsweise können dann, wenn bis zu drei digitalen Nullen am Beginn jedes Wortes erlaubt sind, keine digitalen Nullen am Ende irgendeines Wortes erlaubt werden. In diesem Fall zeigt Tabelle I, daß die Gesamtzahl der möglichen Kombinationen wie folgt lautet:

137 = 69 + 40 + 20 + 8

Von allen der möglichen Kombinationen in Tabelle I wird die maximal mögliche Gesamtzahl erreicht, wenn nicht mehr als zwei digitale Nullen am Anfang eines umgesetzten 10-Bit- Wortes und nicht mehr als eine digitale Null an dessen Ende erlaubt ist. In diesem Fall beträgt die Gesamtzahl:

193 = 69 + 40 + 20 + 34 + 20 + 10

Auf diese Weise stehen 193 10-Bit-Kombinationen zur Verfügung, für die die Gleichstromkomponente Null ist. Sie werden "primäre Kombinationen" genannt.

Da 256 mögliche 8-Bit-Wörter der ursprünglichen Daten gegeben sind, werden 63 zusätzliche 10-Bit-Kombinationen verlangt, um alle der ursprünglichen Daten repräsentierten zu können. Auf diese Weise ist es notwendig, die 10-Bit-Kombinationen zu verwenden, für die Gleichstromkomponente nicht Null ist.

Die folgende Tabelle zeigt die Anzahl der möglichen Kombinationen der 10-Bit-Kombinationsversion, die mit nicht mehr als zwei digitalen Nullen beginnen und mit nicht mehr als einer digitalen Null enden und eine Gleichstromkomponente mit 0, -2 und +2 haben, wenn sie NRZI-codiert werden.

Tabelle II

Tabelle II zeigt die 193 (=103 +60 +30) möglichen Kombinationen, in denen die Gleichstromkomponente Null ist, wie dies zuvor in Verbindung mit Tabelle II ausgeführt wurde. Es sei angemerkt, daß die Eintragungen in die "0"-Spalte der Tabelle II, nämlich 103 (=69+34), 60 (=40+20) und 30 (=20+10), die Gesamtzahl aus den ". . . 1"- und ". . 01"-Spalten in Tabelle I repräsentieren.

Zur Berechnung der Gleichstromkomponenten für die Tabelle II wurde angenommen, daß das letzte Bit der unmittelbar vorhergehenden 10-Bit-Kombination auf dem niedrigen Signalpegel lag. Wenn Tabelle II durch die Annahme aufgestellt würde, daß der Pegel des letzten Bits des vorhergehenden Wortes hoch war, dann wären die "-2"- und "+2"-Spalten miteinander vertauscht. In jedem Fall ist die Annahme betreffend den Anfangspegel der umgesetzten Wörter nur eine übliche Festlegung. Die Gleichstromkomponente, die gemäß dieser üblichen Festlegung gewonnen wird, wird als "Festlegungs-Gleichstromkomponente" bezeichnet. Wie aus dem weiter unten Ausgeführten deutlich wird, hat es keine Auswirkung, daß im vorliegenden Fall die Festlegung so getroffen wurde. Diese spezielle Festlegung ist nur zum Zwecke der Beschreibung getroffen worden.

Fig. 1A bis Fig. 1C zeigen einige Beispiele für umgesetzte Wörter, die benutzt wurden, um die Tabelle II aufzustellen. Beispielsweise zeigen Fig. 1A und Fig. 1B 10-Bit-Kombinationen in dem NRZI-Code mit einer Gleichstromkomponente von -2; Fig. 1C zeigt eine 10-Bit-Kombination mit einer Gleichstromkomponente von +2. Fig. 1A bis Fig. 1C zeigen außerdem, daß falls die Tabelle II so aufgestellt wäre, daß die Definition der Gleichstromkomponente durch Annahme, daß das letzte Bit der unmittelbar vorhergehenden 10-Bit-Kombination eines mit dem höheren Signalpegel war, gegeben ist, die "-2"- und "+2"-Spalten vertauscht würden.

In jedem Fall werden, da nur 193 primäre 10-Bit-Kombinationen mit einer Null-Gleichstromkomponente zur Verfügung stehen, 63 weitere "sekundäre Kombinationen", und zwar solche mit einer Nicht-Null-Gleichstromkomponente, gefordert, um alle der 256 Kombinationen, die mit den ursprünglich 8-Bit- Datenwörtern möglich sind, vollständig darzustellen. Aus Gründen, die im folgenden erläutert werden, ist es in dem oben angegebenen Beispiel notwendig, daß das Anfangsbit der 10-Bit-Kombination in dem NRZI-Code eine digitale "0" ist. Außerdem ist dieses Beispiel für die Gleichstromkomponente aller der sekundären Kombinationen das gleiche. Weil dies der Fall ist, zeigt Tabelle II, daß ungeeignete Kombinationen (40 + 11) von Bits, die eine Gleichstromkomponente von +2 haben, bestehen. Auf diese Weise werden die erforderlichen 63 zusätzlichen Kombinationen aus den 73 (43 + 30) 10- Bit-Kombinationen ausgewählt, die eine Gleichstromkomponente von -2 haben.

Fig. 2A und Fig. 2B zeigen eine wichtige Eigenschaft der 10- Bit-Sekundärkombinationen, die auf diese Weise ausgewählt wurden. Wenn das erste Bit in einer Sekundärkombination, wie in Fig. 2B gezeigt, invertiert wird, wird die Gleichstromkomponente von -2 nach +2 geändert. Es ist möglich, andere Bits innerhalb der Sekundärkombinationen zu invertieren, um die Gleichstromkomponente von -2 nach +2 zu ändern. Es wird jedoch bevorzugt, die Gleichstromkomponente durch Invertieren des ersten Bits zu ändern, da dies stets in einer Änderung der Gleichstromkomponente von -2 nach +2 bzw. in einer Änderung der aktuellen Gleichstromkomponente von +2 oder -2 nach -2 oder +2 resultiert.

Das Verfahren, das diesem Beispiel zugrundeliegt, wird mittels der Fig. 3A und 3B verständlich. Es sei angenommen, wie in Fig. 3A gezeigt, daß ein spezieller Abschnitt des umgesetzten digitalen Signals mit dem niedrigeren Signalpegel endet. Es sei außerdem angenommen, daß die Gleichstromkomponente des Signals an dem Ende dieses Signalabschnitts Null ist. In Fig. 3A und Fig. 3B zeigt das auf dem Kopf stehende Delta jeweils den Beginn und das Ende aufeinanderfolgender umgesetzter Wörter an. Wenn das erste vollständig umgesetzte Wort CW₁ in Fig. 3A eine Sekundärkombination enthält, dann wird seine Gleichstromkomponente -2 sein. Für alle der folgenden Wörter, die Primärkombinationen enthalten, sind die Gleichstromkomponenten Null. Auf diese Weise verbleibt die Gleichstromkomponente in dem gesamten Signal bei -2. Wenn die nächste sekundäre 10-Bit-Kombination CW₃ auftritt, kann die Gleichstromkomponente des Signalabschnitts, der ein Paar von Sekundärkombinationen enthält, in Übereinstimmung mit diesem Beispiel nach Null zurückgeführt werden, und zwar durch Invertieren eines Bits in der nächsten Sekundärkombination, falls deren aktuelle Gleichstromkomponente die gleiche wie die aktuelle Gleichstromkomponente der ersten Sekundärkombination in diesem Signalabschnitt ist.

Bei Betrachtung von Fig. 3A für das erste Beispiel ist festzustellen, daß die Anzahl der Pegelübergänge in dem Signalabschnitt, der das Paar von Sekundärkombinationen enthält, vor dem Beginn der zweiten Sekundärkombinationen 8 beträgt, was eine gerade Zahl ist. Der Pegel des Signals am Beginn der zweiten sekundären 10-Bit-Kombination wird derselbe nach einer geraden Anzahl von Pegeländerungen sein, wie der Signalpegel am Beginn der ersten Sekundärkombination. Auf diese Weise wird, falls die zweite Sekundärkombination mit demselben Pegel beginnt, deren aktuelle Gleichstromkomponente dieselbe sein, hier -2. Wenn jedoch das erste Bit dieser zweiten Sekundärkombination von einer digitalen 0 in eine digitale 1 geändert wird, wird die Gleichstromkomponente der zweiten Sekundärkombination zu +2. Wenn diese zu der aktuellen Gleichstromkomponente des Signals vor der zweiten Sekundärkombination addiert wird, deren Gleichstromkomponente -2 war, wird die Gleichstromkomponente des gesamten Signalabschnitts Null.

Der Grund dafür, daß das erste Bit der Sekundärkombinationen zu Null gewählt wird, wie dies zuvor in Verbindung mit Tabelle II dargelegt wurde, ist nun klar. Falls Sekundärkombinationen mit einem Anfangsbit mit dem Digitalwert "1" ausgewählt würden, würde dann, um die aktuelle Gleichstromkomponente dieser Kombination von -2 nach +2 oder umgekehrt zu ändern, das Ändern des ersten Bits von einer digitalen "1" nach einer digitalen "0" erforderlich sein. Diese Änderung könnte dazu führen, daß genügend aufeinanderfolgenden Nullen vorhanden wären, um T_max/T_min größer als 4 zu machen.

Fig. 3B zeigt ein weiteres Beispiel. Falls die Anzahl von Pegelübergängen vor dem Beginn der zweiten Sekundärkombination ungerade ist, beginnt diese Sekundärkombination bei einem hohen Pegel, und deren Gleichstromkomponente wird +2 sein. Daher ist keine Umkehr erforderlich, um die Gleichstromkomponente des gesamten 3-Wort-Signalabschnitts, der als CW₁ . . . CW₃ in Fig. 3B gezeigt ist, zu Null zu machen.

Fig. 4 zeigt ein Ausführungsbeispiel für eine Einrichtung, die in der Lage ist, in Übereinstimmung mit dem zuvor beschriebenen System Umsetzungen vorzunehmen.

In Fig. 4 bezeichnet das Bezugszeichen 1 eine Eingangsklemme, das Bezugszeichen 2 ein 8-Bit-Schieberegister, das Information mit 8 Bit aufnimmt, das Bezugszeichen 3 eine Umsetz- Logikschaltung und das Bezugszeichen 4 ein 10-Bit-Schieberegister. Information, die an die Eingangsklemme 1 gelegt wird, wird jeweils zu acht Bits durch das Schieberegister 2 geleitet, und die Information aus acht Bits (B₁, B₂, B₃, B₄, B₅, B₆, B₇, B₈) wird der Logikschaltung 3 zugeführt. In der Logikschaltung 3 wird die zuvor genannte 1 : 1-Umsetzung ausgeführt, und es wird dann Information aus umgesetzten 10 Bits (P₁, P₂, P₃, P₄, P₅, P₆, P₇, P₈, P₉, P₁₀) dem Schieberegister 4 zugeführt.

Des weiteren wird die Anzahl der Pegelübergänge des Signals, nachdem dies NRZI-codiert ist, durch die Logikschaltung 3 erfaßt. Da die Anzahl von Pegelübergängen im voraus für jede Kombination bekannt ist, kann ein Nur-Lesespeicher, der beispielsweise die Logikschaltung 3 bildet, gleichzeitig Information betreffend die Anzahl der Pegelübergänge erzeugen (die Information ist bereits ausreichend, wenn sie nur angibt, ob die Anzahl von Pegelübergängen ungeradzahlig oder geradzahlig ist, und wenn diese ungeradzahlig ist, ist die Information eine digitale "1"). Das entsprechende Ausgangssignal wird einer Halteschaltung 8 zugeführt, und das gehaltene Ausgangssignal aus der Halteschaltung 8 wird der Logikschaltung 3 zugeführt. Ein Zeitgebersignal, das die Information in jeweils 8 Bits betrifft, welche der Eingangsklemme 1 zugeführt wird, wird durch eine Erfassungsschaltung 9 erfaßt, und dieses Zeitgebersignal wird dem Ladeeingang des Schieberegisters 4 und dem Halteeingang der Halteschaltung 8 zugeführt.

Wenn die Bits beispielsweise in die zuvor genannte Sekundärkombination umgesetzt sind, wird das gehaltene Ausgangssignal in einer Weise benutzt, in der dann, wenn das gehaltene Ausgangssignal "0" ist, das Anfangsbit in "1" umgesetzt wird, während wenn das gehaltene Ausgangssignal "1" ist, das Anfangsbit zu "0" umgesetzt wird. Zu diesem Zeitpunkt, zu dem das Ausgangssignal erzeugt wird, gibt die Information an, ob die Anzahl von Pegelübergängen ungeradzahlig oder geradzahlig ist, welche Information dann in die Halteschaltung 8 eingegeben wird. Des weiteren wird, wenn die Bits zu Primärkombinationen umgesetzt werden, das Ausgangssignal der 10 Bits, unverändert abgegeben, und als das Ausgangssignal wird eine Information über die Ungeradzahligkeit oder die Geradzahligkeit erzeugt, die eine Summe der Anzahl von Pegelübergängen der Primärkombinationen und des gehaltenen Ausgangssignals, das zu diesem Zeitpunkt gehalten wird, ist.

Des weiteren wird ein Taktsignal, dessen Frequenz das 5/4fache der Taktfrequenz des Eingangssignals ist, über einen Takteingang 5 an das Schieberegister 4 gelegt, aus welchem die obengenannten 10 Bits in der Folge ausgelesen werden. Dieses Auslesesignal wird einem JK-Flipflop 6 zugeführt, und das Taktsignal an dem Takteingang 5 wird dem JK-Flipflop 6 zugeführt, so daß ein Signal, das NRZI-codiert ist, an einer Ausgangsklemme 7 erzeugt wird.

Fig. 5 zeigt ein Ausführungsbeispiel für eine Einrichtung zum Demodulieren von Information, die moduliert wurde.

In Fig. 5 bezeichnet das Bezugszeichen 11 eine Eingangsklemme, über die ein Signal durch eine NRZI-Demodulationsschaltung 12 an ein 10-Bit-Schieberegister 13 gelegt wird. Information aus 10 Bits P₁ . . . P₁₀ aus dem Schieberegister 13 wird einer Umsetz-Logikschaltung 14 zugeführt, in welcher die Information von 10 Bits P₁ . . . P₁₀ durch Verwendung einer 1 : 1 Rückumsetzung demoduliert wird. Übereinstimmend damit wird demodulierte Information aus 8 Bits B₁ . . . B₈ an ein 8- Bit-Schieberegister 15 geliefert und dann an einer Ausgangsklemme 16 abgegeben. Im vorliegenden Fall wird, wenn die obengenannte 10-Bit-Information der Sekundärkombination an die Logikschaltung 14 gelegt wird, die Rückumsetzung ohne Rücksicht auf das Anfangsbit durchgeführt.

Wie zuvor beschrieben, kann eine Umsetzung und die Demodulation von Daten ausgeführt werden.

In diesem System muß indessen, wenn die Logikschaltungen 3 und 14 aus Nur-Lesespeichern gebildet sind, eine sehr große Anzahl von Bits vorgesehen werden, so daß dann, wenn die Logikschaltungen 3 und 14 als hochintegrierte Schaltungen ausgebildet sind, dadurch in diesen eine große Fläche benötigt wird, was nicht vorteilhaft ist.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und eine Einrichtung zum Umsetzen eines Basisdigitalsignals in ein NRZI-codiertes, umgesetztes Digitalsignal mit einer Gleichstromkomponente, die im wesentlichen gleich Null ist, und mit einer vorbestimmten Maximalzeit zwischen Pegelübergängen zu schaffen.

Die Aufgabe wird durch die Merkmale der Ansprüche 1 bzw. 2 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Ansprüchen 3 und 4 angegeben.

Die Erfindung wird im folgenden anhand mehrerer Ausführungsbeispiele für die vorliegende Erfindung betreffender Figuren näher erläutert, wobei in den Figuren gleiche Bezugszeichen gleiche Elemente und Teile bezeichnen.

Fig 1A . . . Fig 1C zeigen mögliche 10-Bit-Sekundärkombinationen eines umgesetzten Digitalsignals, das NRZI- codiert ist.

Fig 2A zeigt eine 10-Bit-Sekundärkombination eines umgesetzten Digitalsignals, das NRZI-codiert ist.

Fig 2B zeigt die 10-Bit-Kombination, die in Fig 2A dargestellt ist, wobei das erste Bit davon von einer digitalen 0 in eine digitale 1 invertiert ist.

Fig 3A und Fig 3B zeigen umgesetzte Digitalsignale.

Fig 4 zeigt schematisch eine Einrichtung zum Erzeugen von NRZI-codierten, umgesetzten m-Bit-Digitalsignalen aus einem n-Bit-Basisdigitalsignal.

Fig 5 zeigt schematisch eine Einrichtung zum Wiedergewinnen eines n-Bit-Basisdigitalsignals aus dem NRZI-codierten, umgesetzen m-Bit-Digitalsignal.

Fig 6 zeigt ein Blockschaltbild, das ein Ausführungsbeispiel für eine Informationsumsetzeinrichtung gemäß der vorliegenden Erfindung darstellt.

Fig. 7 zeigt ein Blockschaltbild, das ein praktisches Beispiel für eine Sub-Logikschaltung darstellt, die in der Umsetzeinrichtung gemäß der vorliegenden Erfindung benutzt wird, welche in Fig. 6 gezeigt ist.

Fig. 8 zeigt ein Blockschaltbild, das ein praktisches Beispiel von Teilen der Einrichtung gemäß Fig. 6 darstellt.

Fig. 9 zeigt ein Blockschaltbild, das ein Beispiel für eine Demodulationseinrichtung, wie sie für die vorliegende Erfindung benutzt wird, darstellt.

Fig. 10 zeigt ein Blockschaltbild eines praktischen Ausführungsbeispiels für eine Sub-Logikschaltung, die in der Demodulationseinrichtung, wie sie in Fig. 9 gezeigt ist, verwendet wird.

Fig. 11 zeigt ein Blockschaltbild, das ein Beispiel für eine Schaltung darstellt, in welcher Hauptlogikschaltungen, die in der Umsetz- und Demodulationseinrichtung gemäß Fig. 6 und Fig. 9 benutzt werden, miteinander in einer Einheit ausgebildet sind.

Fig. 12 . . . Fig. 17 zeigen jeweils tabellenartige Darstellungen, die unterschiedliche 278 10-Bit-Muster angeben.

Im folgenden wird die vorliegende Erfindung im einzelnen anhand der Figuren beschrieben.

Von 1024 unterschiedlichen Kombinationen aus 10 Bits, werden 10-Bit-Muster, die die obengenannten Bedingungen erfüllen können, auf 278 unterschiedliche Weisen gebildet. (Die 278 10-Bit-Muster sind in den Fig 12 . . . 17 gezeigt.) In 278 Mustern von 10-Bit-Kombinationen können, wenn die Muster in obere fünf Bits und untere fünf Bits aufgeteilt und dann klassifiziert werden, die Muster der unteren fünf Bits in fünf Gruppen A . . . E klassifiziert werden, wie dies in der folgenden Tabelle III gezeigt ist. Zusätzlich sind Sondermuster vorhanden.

Tabelle III

Tabelle III zeigt, daß in den Gruppen A u. B das Anfangsbit jeweils invertiert ist, die verbleibenden vier Bits jedoch einander gleich sind. Desweiteren sind die unteren drei Bits der Gruppen C u. D gleich den unteren drei Bits der Muster, die mit "0" in der Gruppe A und mit "1" in der Gruppe B beginnen.

Die oberen fünf Bits sind in 21 unterschiedlichen Weisen, wie dies in der folgenden Tabelle IV gezeigt ist, kombiniert.

Tabelle IV

Für diese Muster ergeben sich aus den Gruppen A . . . E der unteren fünf Bits, die die zuvor genannten Bedingungen einhalten und verbindbar sind, Gruppierungen, die in der mittleren Spalte in Tabelle IV gezeigt sind. In Tabelle IV bezeichnet das Zeichen A′ die unteren fünf Bits, die mit einem Pegel mit Ausnahme von "0" beginnen, während das Zeichen B′ untere fünf Bits bezeichnet, die mit Pegeln mit Ausnahme von "00" beginnen.

Daher wird, wenn die Gruppen, die durch Kreise in Tabelle IV gekennzeichnet sind, benutzt werden, die Anzahl der Muster, die durch betreffende Verbindungen der Bits gebildet werden, zu jeweils der, die in der rechten Spalte der Tabelle IV gezeigt ist, und es können daher 240 Muster gebildet werden. Des weiteren ist es durch Zufügen von 16 Mustern, in denen die unteren fünf Bits zu der Gruppe E gehören, möglich, 256 Muster zu bilden.

Das Eingangsmuster mit acht Bits wird in jeweils obere und untere vier Bits aufgeteilt. Die Muster von vier Bits werden in 16 unterschiedlichen Weisen kombiniert. Dazu werden die Muster der oberen vier Bits jeweils korrespondierend mit einem oder mehreren von 21 Mustern der Tabelle IV gebildet, während die Muster der unteren vier Bits jeweils korrespondierend mit den Mustern der Gruppe 5 in der Tabelle III gebildet werden.

Das bedeutet, daß 16 Muster von unteren vier Bits korrespondierend mit 16 Mustern der Gruppen A und B in Tabelle III gebildet werden. Als Ergebnis können die oberen vier Bits des Eingangssignals direkt korrespondierend mit neun Mustern der oberen fünf Bits gebildet werden, die zu den Gruppen A, B (einschließlich B′) in der mittleren Spalte der Tabelle IV werden.

Dann werden von neun Mustern der oberen fünf Bits, die sich auf irgendeine der Gruppen A (einschließlich A′) und B beziehen, zwei Muster, die sich auf die Gruppe B beziehen, und gewünschte zwei Muster, die sich auf die Gruppe A beziehen, miteinander kombiniert, und es werden zwei Paare der oberen fünf Bits (jeweils zwei Muster) korrespondierend mit zwei Mustern der oberen vier Bits des Eingangssignals gebildet. Außerdem werden von den verbleibenden fünf Mustern, die sich auf die Gruppe A beziehen, gewünschte zwei Muster miteinander kombiniert, so daß ein Paar der oberen fünf Bits (zwei Muster) korrespondierend mit einem Muster der oberen vier Bits des Eingangssignals gebildet wird. Des weiteren werden zwei Muster von oberen fünf Bits, die sich auf die Gruppen A (einschließlich A′) und C beziehcn, mit gewünschten zwei Mustern in den verbleibenden drei Mustern, die sich auf die Gruppe A beziehen, kombiniert, so daß zwei Paare der oberen fünf Bits (jeweils zwei Muster) korrespondierend mit zwei Mustern der oberen vier Bits des Eingangssignals gebildet werden. Des weiteren wird das verbleibende eine Muster, das sich auf die Gruppe A bezieht, mit einem Muster kombiniert, das sich auf die Gruppen B und D bezieht, so daß ein Paar der oberen fünf Bits (zwei Muster) korrespondierend mit einem Muster der oberen vier Bits des Eingangssignals gebildet wird. Dann werden 16 Muster der oberen fünf Bits, die sich auf die Gruppe E beziehen, korrespondierend mit einem Muster der oberen vier Bits des Eingangssignals gebildet.

Mit den Kombinationen, die auf diese Weise hergestellt werden, kann die 8/10-Umsetzung in zwei Systeme von 4/5-Umsetzungen unterteilt werden. Als Ergebnis kann die Umsetzlogik in extremer Weise vereinfacht werden.

Ein Ausführungsbeispiel für eine Umsetzschaltung und eine Demodulationsschaltung gemäß der vorliegenden Erfindung wird im folgenden beschrieben.

Fig. 6 zeigt ein Ausführungsbeispiel für eine Umsetzschaltung, die gemäß der vorliegenden Erfindung verwendet wird. In Fig. 6 bezeichnet das Bezugszeichen 21 eine 8-Bit-Eingangsklemmengruppe, das Bezugszeichen 22 eine Hauptlogikschaltung für die Umsetzung, welche aus einem programmierbaren Logikfeld (programmable logic array PAL) oder einer sog. Gatterschaltung gebildet ist, und das Bezugszeichen 22 eine Sub-Logikschaltung, die in der Lage ist, die Hauptlogikschaltung zu entlasten.

Die Sub-Logikschaltung 23 erzeugt Erfassungssignale durch Erfassung des Eingangsmusters. Das bedeutet in dem zuvor erläuterten Ausführungsbeispiel, daß durch die Sub-Logikschaltung 23 beispielsweise ein Erfassungssignal a, das eingeschaltet wird, wenn ein Eingangssignal korrespondierend mit einem Muster des Paares, das nicht die Gruppe B einschließt, auftritt, während es in anderen Fällen ausgeschaltet wird, ein Erfassungssignal b, das eingeschaltet wird, wenn ein Eingangssignal korrespondierend mit einem Muster des Paares, das die Gruppe E enthält, auftritt, während es in anderen Fällen ausgeschaltet wird, und ein Erfassungssignal c, das eingeschaltet wird, wenn ein Eingangssignal korrespondierend mit einem Paar, das die Gruppen A′, B′ enthält, auftritt, während es in anderen Fällen ausgeschaltet wird, erzeugt werden.

Fig. 7 zeigt ein praktisches Ausführungsbeispiel für eine Schaltungsanordnung für einen solchen Fall, in dem das Paar, das beispielsweise zwei der Gruppen A aufweist, 6_H, 7_H und E_H oberen vier Bits des Eingangssignals und das Paar, das die Gruppe E enthält, F_H der oberen vier Bits des Eingangssignals zugeordnet sind. Es ist ausreichend, daß das Erfassungssignal c dann, wenn es aufeinanderfolgend 000 bis 111 der unteren drei Bits des Eingangssignals in Tabelle III zugeordnet ist, mit 010, 100 und 110 eingeschaltet und in einem anderen Fall ausgeschaltet wird. In diesem Fall wird die Schaltung zu derjenigen, wie sie in Fig. 7 gezeigt ist.

Diese Erfassungssignale a . . . c werden jeweils der Hauptlogikschaltung 22, wie sie in Fig. 6 gezeigt ist, zugeführt, um letztere zu steuern, wodurch die Umsetzlogik extrem vereinfacht werden kann.

Das Bezugszeichen 24 bezeichnet eine Gruppe von Invertern, die an den Ausgängen des PLA vorgesehen sind, um so die Hautlogikschaltung 22 zu vereinfachen. Die nicht in Klammern gesetzten Inverter sind wirkungsvoller, während die in Klammern gesetzten Inverter, falls sie vorgesehen sind, vorteilhafter sind.

Das Bezugszeichen 25 bezeichnet ein Schieberegister für das Ausgangssignal.

Des weiteren bezeichnet das Bezugszeichen 26 eine Schaltungsanordnung, die ein Invertierungssteuersignal eines Ausgangsanfangsbits durch Erfassen der zuvor beschriebenen Gleichstromkomponente bildet. Das Bezugszeichen 27 bezeichnet ein Exklusiv-ODER-Glied, das das Anfangsbit durch Verwendung des Steuersignals invertiert, und das Bezugszeichen 28 bezeichnet eine Erfassungsschaltung für die Gleichstromkomponente.

Die das Invertierungssteuersignal bildende Schaltungsanordnung 26 ist wie im folgenden beschrieben aufgebaut.

Wie in Fig. 8 gezeigt, werden die Ausgänge für die geradzahligen numerierten Bits jeweils einem Exklusiv-ODER-Glied 31 zugeführt und in einer Exklusiv-ODER-Verknüpfungsoperation für alle der Ausgangssignale verarbeitet. Im vorliegenden Fall wird, wenn das geradzahlige Bit "1" ist, dieses Bit invertiert, so daß die Gleichstromkomponenten dieses Bits und die unmittelbar vorhergehenden Bits zu Null werden. Während wenn das ungeradzahlige Bit "0" ist, die Gleichstromkomponente ±2 besteht. Des weiteren wird, wenn das Bit mit zwei Nullen beginnt, die Gleichstromkomponente zu 0 oder ±4. Auf ähnliche Weise wird, wenn das Bit mit drei Nullen beginnt, die Gleichstromkomponente ±2 oder ±6. Das bedeutet, daß wenn die Anzahl von Nullen geradzahlig ist, die Gleichstromkomponente 0, ±4, ±8 . . . wird, während wenn sie ungeradzahlig ist, die Gleichstromkomponente zu ±2, ±6, ±10 . . . wird. Andererseits ist die Gleichstromkomponente von 10 Bits insgesamt auf 0 oder -2 begrenzt. Als Ergebnis ist es durch Prüfung, ob die Anzahl von Nullen in den obengenannten geradzahligen Bits geradzahlig oder ungeradzahlig ist, zu entscheiden, ob die Gleichstromkomponente 0 oder ±2 ist.

Daher kann die obengenannte Exklusiv-ODER-Schaltung 31 erfassen, daß wenn das Ausgangssignal "1" ist, die Gleichstromkomponente Null ist, während wenn das Ausgangssignal "0" ist, die Gleichstromkomponente -2 ist.

Des weiteren bilden gemäß Fig. 8 ein Exklusiv-ODER-Glied 32 und ein D-Flipflop 33 eine NRZI-Codierschaltung.

Die Erfassungsschaltung 28 für die Gleichstromkomponente (gezeigt in Fig. 6) ist durch einen Aufwärts/Abwärtszähler 34 gebildet. Dabei wird dieser Aufwärts/Abwärtszähler 34 durch einen Takt mit der halben Bitfrequenz getrieben, um so nur die geradzahlig numerierten Bits abzuzählen. Das Aufwärts- und Abwärtszählen des Zählers 34 wird durch das Ausgangssignal aus dem Exklusiv-ODER-Glied 32 gesteuert, wodurch die Gleichstromkomponente erfaßt wird. Da das Ausgangssignal des Aufwärts/Abwärts-Zählers 34 stets um zwei Bits verzögert ist, sind weitere Exklusiv-ODER-Glieder 35, 36 vorgesehen, um den Betrag der Verzögerung um die letzten zwei Bits zu kompensieren.

Auf diese Weise werden die positive oder negative Polarität der Gleichstromkomponente erfaßt. Das erfaßte Signal und das Signal aus dem Exklusiv-ODER-Glied 31 werden jeweils einem NAND-Glied 37 zugeführt, welches dann das Invertierungssteuersignal für das Anfangsbit bildet.

Eine weitere Version des Invertierens des Anfangsbits ist derart vorgesehen, daß die Gleichstromkomponente durch den Zähler oder dergl. erfaßt wird, um direkt das Anfangsbit des Ausgangssignals aus dem Schieberegister 25 zu invertieren.

Wie zuvor beschrieben, wird das Codierungssignal an eine Ausgangsklemme 20 geliefert.

Des weiteren zeigt Fig. 9 ein Ausführungsbeispiel für eine Demodulationsschaltung. In Fig. 9 bezeichnet das Bezugszeichen 41 eine Gleichstromkomponenten-Erfassungsschaltung, die aus einem Zähler oder dergl. gebildet ist. Ein Eingangssignal wird über diese Gleichstromkomponenten-Erfassungsschaltung 41 an ein Schieberegister 42 gelegt, und das Anfangsbit wird durch ein Exklusiv-ODER-Glied 43 in Abhängigkeit von dem Signal aus der Erfassungsschaltung 41 invertiert und dann an eine Hauptlogikschaltung 44 abgegeben.

Das Bezugszeichen 45 bezeichnet eine Sub-Logikschaltung, die beispielsweise wie in Fig. 10 gezeigt, aufgebaut ist, um ein Erfassungssignal e für das Muster, das die Gruppe E enthält, und ein Erfassungssignal f, für das Muster, das die Gruppe A enthält, zu erzeugen. Aufgrund der Erfassung der Gruppen A und B wird die Gruppe A erfaßt, wenn das dritte und fünfte Bit einander gleich sind und deren Anfangsbits "1" sind und wenn das dritte und fünfte Bit unterschiedlich voneinander und deren Anfangsbits "0" sind. Die Gruppe B wird erfaßt, wenn das dritte und fünfte Bit einander gleich sind und deren Anfangsbits "0" sind und wenn das dritte und fünfte Bit unterschiedlich voneinander sind und deren Anfangsbits "1" sind.

Dann werden diese Erfassungssignale e und f der Hauptlogikschaltung 44 zugeführt, um die Umsetzungslogik zu steuern, wodurch die Umsetzungslogik extrem vereinfacht werden kann.

Wenn das Erfassungssignal f benutzt wird, wird das sechste Bit des Eingangssignals unnötig. Das demodulierte Ausgangssignal wird an eine Ausgangsklemmengruppe 45′ gelegt.

Ferner zeigt Fig. 11 ein Ausführungsbeispiel, in dem die Hauptlogikschaltungen 22 und 44 in den Umsetzungs- und Demodulationsschaltungen in einer einzigen Schaltungsanordnung 50 integriert sind. Wie in Fig. 11 gezeigt, werden Ausgangssignale aus einer Eingangsschaltung 21′, die mit der Eingangsklemmengruppe 21 in Fig. 6 korrespondiert, und die Ausgangssignale aus dem Schieberegister 42 in Fig. 9 gemeinsam in sog. Tristate-Ausgangssignale umgesetzt werden und an die Hauptlogikschaltung in der Schaltungsanordnung 50 gelegt. Des weiteren wird ein Schaltsignal für die Umsetzung und Demodulation über eine Klemme 51 an die Hauptlogikschaltung in der Schaltungsanordnung 50 gelegt.

Bei Betrachten der Logikanordnung der Logikschaltungen 22 und 44 ist festzustellen, daß zahlreiche logische Gemeinsamkeiten zwischen den Logikschaltungen 22 und 44 bestehen.

Daher kann, wenn die Logik X, die ausgewählt wird, wenn das Signal von der Klemme 51 "0" ist, die Logik Y, die ausgewählt wird, wenn das Signal von der Klemme 51 "1" ist und eine gemeinsame Logik Z, die stets ausgewählt wird, vorgesehen sind, die Anordnung der Umsetzungslogik in stärkerem Umfang als in dem Fall vereinfacht werden, in dem die Hauptlogikschaltungen 22 und 44 getrennt aufgebaut sind.

Wenn die Umsetzung und Demodulation gleichzeitig ausgeführt werden, können sie in der sog. "time-sharing"-Methode ausgeführt werden.

Gemäß der vorliegenden Erfindung kann die Umsetzungslogik vereinfacht werden.

Die zuvor gegebene Beschreibung bezieht sich auf ein einziges bevorzugtes Ausführungsbeispiel für die vorliegende Erfindung. Es ist jedoch ersichtlich, daß zahlreiche Modifikationen und Variationen durch den Fachmann ausgeführt werden können, ohne daß dazu der allgemeine Erfindungsgedanke oder der Schutzumfang für die neuartige Konzeption gemäß der vorliegenden Erfindung verlassen werden müssen. Der Schutzumfang für die vorliegende Erfindung ist durch die Ansprüche bestimmt.

Claims

1. Verfahren zum Umsetzen eines Basisdigitalsignals, das in einer Reihe von Basiswörtern unterteilt ist, wovon jedes m Bits der Daten hat, in ein umgesetztes Digitalsignal durch Anpassen eines umgesetzten Wortes an jedes der Basisworte, wobei jedes umgesetzte Wort n Bits der Daten hat, die eine vorbestimmte Bedingung erfüllen, die darin besteht, daß die umgesetzten Digitalsignale nach einer NRZI-Codierung eine minimale Gleichstromkomponente besitzen, und wobei n größer als m ist, gekennzeichnet durch

- Unterteilen des umgesetzten Wortes in eine Vielzahl von Bitsätzen;
- Bilden von Klassen, die jeweils Bitsätze gleichen Musters enthalten;
- Unterteilen des Basisworts in eine Vielzahl von Bitsätzen korrespondierend mit der Vielzahl von Bitsätzen des umgesetzten Worts;
- Umsetzen jedes aus der Vielzahl von Bitsätzen des Basisworts in jeweils die Vielzahl von Bitsätzen des umgesetzten Worts, die ein geeignetes Muster in den Klassen haben, die jeweils die Bitsätze gleicher Muster enthalten;
- Prüfen, ob eine Verbindung aufeinanderfolgender aus der Vielzahl von Bitsätzen des umgesetzten Worts, die jeweils geeignete Muster haben, die vorbestimmte Bedingung erfüllt;
- Erzeugen eines Erfassungssignals, wenn die Bedingung nicht erfüllt ist;
- Ändern des Musters des Bitsatzes des umgesetzten Wortes in ein Muster, das die Bedingung erfüllt, entsprechend dem Erfassungssignal.

2. Einrichtung zum Umsetzen eines Basisdigitalsignals, das in eine Reihe von Basiswörtern unterteilt ist, wobei jedes m Bits der Daten hat, in ein umgesetztes digitales Signal durch jeweiliges Anpassen eines umgesetzten Wortes an das betreffende Basiswort, wobei jedes umgesetzte Wort n Bits der Daten hat, welche eine vorbestimmte Bedingung erfüllen, die darin besteht, daß die umgesetzten Digitalsignale nach einer NRZI-Codierung eine minimale Gleichstromkomponente besitzen, und wobei n größer als m ist, gekennzeichnet durch

- ein Mittel (25) zum Unterteilen des umgesetzten Worts in eine Vielzahl von Bitsätzen;
- ein Mittel (21, 23) zum Unterteilen des Basisworts in eine Vielzahl von Bitsätzen, die mit der Vielzahl von Bitsätzen des umgekehrten Worts korrespondieren;
- ein Mittel zum Umsetzen (22) jedes aus der Vielzahl von Bitsätzen des Basisworts in jeweils die Vielzahl von Bitsätzen des umgesetzten Worts, die ein geeignetes Muster in Klassen haben, die jeweils die Bitsätze gleicher Muster enthalten;
- ein Mittel zum Prüfen (26, 28), ob eine Verbindung aufeinanderfolgender aus der Vielzahl von Bitsätzen des umgesetzen Worts jeweils ein geeignetes Muster hat, das die vorbestimmte Bedingung erfüllt, und zum Erzeugen eines Erfassungssignals, wenn die Bedingung nicht erfüllt ist;
- ein Mittel (27) zum Ändern des Musters des Bitsatzes des umgesetzten Wortes in ein Muster, das die Bedingung erfüllt, entsprechend dem Erfassungssignal.

3. Einrichtung zum Umsetzen eines Basisdigitalsignals in ein umgesetztes Digitalsignal nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung auch zum Rückumsetzen des umgesetzten Digitalsignals in das Basisdigitalsignal geeignet ist, indem die Mittel zum Umsetzen eine Logik-Schaltungsanordnung (50), die mit dem Basisdigitalsignal und dem umgesetzten Digitalsignal gespeist werden kann, aufweisen,
wobei die Logik-Schaltungsanordnung (50) eine Steuerklemme (51) und erste Logikmittel (X), die ausgewählt werden, wenn die Steuerklemme (51) mit einem ersten Signalwert belegt wird, zweite Logikmittel (Y), die ausgewählt werden, wenn die Steuerklemme (51) mit einem zweiten Signalwert belegt wird, sowie dritte Logikmittel (Z), die jederzeit zur Verfügung stehen, enthält und
wobei der erste Signalwert den Betrieb der Einrichtung zum Umsetzen des Basissignals in das umgesetzte Digitalsignal indiziert, während der zweite Signalwert den Betrieb der Einrichtung zum Rückumsetzen des umgesetzten Digitalsignals in das Basissignal indiziert.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Logik-Schaltungsanordnung (50) ein programmierbares Logikfeld PLA enthält.