DE4121444A1 - System und verfahren zur fehlerdetektion und zur reduzierung von simultanem schaltrauschen - Google Patents

System und verfahren zur fehlerdetektion und zur reduzierung von simultanem schaltrauschen

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DE4121444A1 DE4121444A DE4121444A DE4121444A1 DE 4121444 A1 DE4121444 A1 DE 4121444A1 DE 4121444 A DE4121444 A DE 4121444A DE 4121444 A DE4121444 A DE 4121444A DE 4121444 A1 DE4121444 A1 DE 4121444A1
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Paul C Wade
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Description

Die vorliegende Erfindung betrifft allgemein Systeme und Verfahren, die eingesetzt werden, um den Rauschbetrag, zu reduzieren, der durch simultanes Schalten von Ausgangsstiften digitaler integrierter Schaltungschips verursacht wird. Genauer gesehen betrifft die vorliegende Erfindung Systeme und Verfahren, die eingesetzt werden, um den Betrag an Rauschen zu vermindern, das durch gleichzeitiges Schalten von Ausgangsstiften digitaler integrierter Schaltungschips verursacht wird, und die auch mehrere Typen von Fehlerdetektion zur Verfügung stellen.
Bei der evolutionären Entwicklung digitaler integrierter Schaltungen ("IC")-Chips ist deren Leistungsfähigkeit dramatisch verbessert worden. Die Verbesserungen umfassen einen scharfen Anstieg in der Geschwindigkeit, mit der diese IC-Chips Daten verarbeiten. Mit diesen Verbesserungen ist eine Abnahme in der Gehäusegröße dieser Chips gekoppelt.
Eines der Probleme, die den Betrieb fortschrittlicher digitaler IC-Chips beeinflußt haben, ist simultanes Schaltrauschen. Dieses Rauschen wird durch die Ausgangspins bzw. Stifte eines Chips erzeugt, die von einem Treiberstrom zu einem Entnahmestrom (sinking current) oder vice versa innerhalb einer sehr kurzen Zeitdauer, z. B. innerhalb von 1-3 ns (Nanosekunden), schalten. Deshalb ist das Rauschniveau bzw. der Rauschwert um so größer je größer die Anzahl der Ausgangspins ist, die simultan in dieser kurzen Zeitdauer schalten. Wenn dieses simultane Schaltrauschen groß genug wird, kann es Datenübertragungsfehler verursachen.
Simultanes Schaltrauschen war in älteren digitalen IC-Chipdesignes kein kritisches Problem, da die Zykluszeiten sehr viel länger waren und die Schaltanstiegs- und -Abfallzeiten langsamer waren verglichen mit jenen der neuen und fortgeschrittenen digitalen IC-Chips. Da die Zykluszeiten in diesen älteren Chipdesignes sehr viel länger waren als diejenigen in den fortgeschrittenen digitalen IC-Chips, konnte sich ein Ausgangspinschalten über diese lange Zykluszeit hin ausbreiten bzw. verteilen, was in großem Maße in Wahrscheinlichkeit reduziert, daß simultanes Schaltrauschen groß genug wird, um einen Datenübertragungsfehler zu verursachen.
Diese längeren Zykluszeiten sind auch für andere Einrichtungen zum Reduzieren der Erzeugungswahrscheinlichkeit für simultanes Schaltrauschen geeignet, um Datenübertragungsfehler nicht zu verursachen. Zum Beispiel können Zykluszeiten in Abschnitte unterteilt werden, die zum einen gerade für Datenübertragung verwendet wurden und zum anderen gerade für das Schalten der Ausgangspins verwendet wurden. Die Abschnitte, die dem Schalten der Ausgangspins zugeordnet wurden, waren lang genug, um das Schalten zu verteilen, so daß es nur eine sehr geringe Wahrscheinlichkeit dafür gab, daß simultanes Schaltrauschen jemals einen ausreichenden Pegel erreichen würde, um Datenübertragungsfehler zu verursachen.
Der Luxus langer Zykluszeiten ist in fortgeschrittenen digitalen IC-Chips nicht erhältlich. Die paar Nanosekunden, während denen eine erforderliche Anzahl simultan schaltender Ausgangspins einen Rauschpegel generieren kann, der ausreicht, um Datenübertragungsfehler zu verursachen, können die Hälfte oder mehr der Zykluszeit dieser fortgeschrittenen Chips betragen. Dementsprechend gibt es keine ausreichende Zykluszeit, um simultane Schaltprobleme, wie es bei älteren IC-Chipdesignes gemacht worden ist, zu lösen.
Simultanes Schaltrauschen ist proportional zur Anzahl der Ausgangspins, die sich während einer bestimmten kurzen Zeitdauer ändern. Es gibt Situationen, bei denen das Ändern von einem Ausgangsmuster zu einem anderen notwendigerweise simultanes Schaltrauschen erzeugt, das auf einem Pegel ist, der hoch genug ist, um Datenübertragungsfehler zu verursachen. Deshalb gibt es eine gewisse Musterabhängigkeit beim Erzeugen von Datenübertragungsfehlern. Dies kann nur verhindert werden, indem das simultane Schaltrauschen reduziert wird.
Es ist eine Anzahl von vorgeschlagenen Lösungen für das Problem des simultanen Schaltrauschens in fortschrittlichen digitalen IC-Chips angegeben worden. Diese Lösungen jedoch erfordern entweder, daß das digitale IC-Chip einer kostspieligen Rekonfiguration unterzogen wird, oder, daß die effektive Datenbandbreite oder Geschwindigkeit signifikant beeinflußt wird, mit der die digital IC-Chips Informationen verarbeiten.
Ein Vorschlag für ein Rekonfigurieren der digitalen IC- Chips besteht darin, aus allen Ausgangspins Differenzpins zu machen. Da dann jedes Bite durch zwei komplementäre Pins übertragen wird, ergibt sich, daß der Nettosignalstrom für dieses Bit gleich null ist. Obwohl das simultane Schaltrauschen reduziert ist und die vollen Übergangsgeschwindigkeiten bzw. Einschwinggeschwindigkeiten erlaubt sind, verwendet diese Vorrichtung zwei Ausgangspins pro Bit, was die effektive Datenbandbreite um die Hälfte erniedrigt. Offensichtlich benötigt man das zweifache an Zeit oder das zweifache oder zweimal soviele Ausgangspins, um die Signale aus einem Chip herauszuholen, verglichen mit einem Chip, der mit einfachendenden Ausgangspins konfiguriert ist. Diese Lösung ist nicht erwünschenswert.
Ein anderer Vorschlag besteht darin, die digitalen IC-Chips zu rekonfigurieren, um eine größere Anzahl von Massepins bzw. Erdepins einzuführen oder sicherzustellen, daß der Chip eine Massepegelebene hat. Diese haben den Effekt der Reduzierung der Induktans bei einfachendenden Ausgangspins, wodurch das Schaltrauschen reduziert wird. Auch wenn eine dieser Rekonfigurationen vorgesehen ist und die Induktanz reduziert wird, verbleibt ein wesentlicher Anteil der Induktanz an jedem Ausgangspin. Somit braucht nur ganz einfach eine größere Anzahl simultan schaltender Ausgangspins gegeben sein, um ausreichendes Rauschen zu verursachen, das Datenübertragungsfehler verursacht.
Da die meisten heutigen Systeme Systeme vom Synchronschalttyp sind, besteht ein anderer Vorschlag darin, darauf zu warten, den Ausgangssignalverlauf nach einer Zeitdauer abzutasten, die sicherstellt, daß simultanes Schaltrauschen ausgeschaltet ist. Dies erfordert offensichtlich notwendigerweise ein Verlängern der Zykluszeit, was, wie oben erwähnt, bei schnell schaltenden Parallelsystemen wie z. B. fortschrittlichen digitalen IC-Chips überhaupt nicht erwünscht ist.
Ein anderes vorgeschlagenes Verfahren besteht einfach darin, die Schaltzeit zu verteilen, aber nicht sie auszudehnen, wie es bei älteren digitalen IC-Chipdesignes gemacht worden ist. Auch dies erfordert ein Verlängern der Zykluszeit, was nicht erwünscht ist.
In der Vergangenheit wurde ein Fehlerdetektionsverfahren für Übertragungen serieller Daten über lange Distanzen verwendet. Gemäß diesem Verfahren ist es erwünscht, die Gleichstromkomponente der Übertragung zu eliminieren. Dies wird durchgeführt, indem sichergestellt wird, daß eine gleiche Anzahl von "Einsen" und "Nullen" in den Serielldaten über eine lange Zeitdauer übertragen werden, was ein durchschnittsbildendes Verfahren ist. Dieses jedoch ist nicht effektiv genug bei schnellen, parallelen Schaltnetzwerken aus digitalen IC-Chips.
Es besteht also ein Bedürfnis dafür, diese Probleme zu lösen und ein System und Verfahren zum Reduzieren simultanen Schaltrauschens anzugeben, wobei zur gleichen Zeit eine effektive Fehlerdetektion ausgeführt wird, und zwar alles ohne ein signifikantes Ändern der effektiven Datenbandbreite.
Die Aufgabe der vorliegenden Erfindung besteht demnach darin, ein System und Verfahren zum Reduzieren des Betrags von simultanen Schaltrauschen anzugeben, daß ansonsten Datenübertragungsfehler verursachen würde, und zum Erzeugen einer effektiven Fehlerdetektion anzugeben.
Diese Aufgabe wird durch das System nach Anspruch 1, 4, 9, 16, 19 oder 24 bzw. durch das Verfahren nach Anspruch 31, 34, 39, 46, 49 oder 54 gelöst.
Demnach wird gemäß einem System bzw. einem Verfahren der vorliegenden Erfindung Datensignale, die an den Ausgangspins eines digitalen IC-Chips ausgegeben werden sollen, so kodiert, daß sie in jedem Zyklus eine gleiche Anzahl von "Einsen" und "Nullen" enthalten, was bewirkt, daß der Nettosignalstrom ungefähr null ist. Dies reduziert simultanes Schaltrauschen und irgendeinen Verzögerungsnachteil, der durch die Induktanz verursacht wird, wodurch die Wahrscheinlichkeit für das Verursachen von Datenübertragungsfehlern minimiert wird, die auf simultanem Schaltrauschen beruhen.
Dies wird ohne ein wesentliches Erhöhen der effektiven Datenbandbreite durchgeführt und dabei wird die Anzahl der Masserückkehrstifte (ground return pins) reduziert, die für das Chipdesigne erforderlich sind.
Das erfindungsgemäße System und Verfahren umfaßt auch eine Detektionstechnik für mehrfache Fehler zum Detektieren von Fehlern in der kodierten Übertragung und der dekodierten Übertragung.
Vorteilhafte Weiterbildungen der vorliegenden Erfindung sind den Unteransprüchen zu entnehmen.
Weitere Vorteile und Anwendungsmöglichkeiten der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung von Ausführungsformen der Erfindung in Verbindung mit den beiliegenden Zeichnungen ersichtlich. Es zeigt
Fig. 1 ein repräsentatives, erstes Kodierschema gemäß der vorliegenden Erfindung;
Fig. 2 ein repräsentatives, zweites Kodierschema gemäß der vorliegenden Erfindung;
Fig. 3 ein Gruppieren von Bits zum Kodieren, was die Bits niedriger Ordnung des Wortes in Fig. 2 und die Fehlerdetektionsbit umfaßt;
Fig. 4 die Bytes des Wortes in Fig. 2 zusammen mit ihren verbundenen bzw. zugeordneten Fehlerdetektionbits;
Fig. 5 ein repräsentatives, drittes Kodierschema gemäß der vorliegenden Erfindung;
Fig. 6 ein Gruppieren der Bits zum Kodieren, was die Bits niedriger Ordnung des Wortes in Fig. 5 und die Fehlerdetektionsbits umfaßt;
Fig. 7 die Bytes des Wortes in Fig. 5 mit ihren zugeordneten Fehlerdetektionsbits.
Die vorliegende Erfindung ist ein System und ein Verfahren zum Reduzieren des Betrags von Schaltrauschen, das durch simultan schaltende Ausgänge erzeugt wird, und zum Durchführen mehrerer Typen von Fehlerdetektion.
Das System und das Verfahren gemäß der vorliegenden Erfindung sind bei digitalen IC-Chips nützlich, insbesondere bei bipolaren Bauelementen und da insbesondere bei IC-Chips der emittergekoppelten Logik ("ECL"). Gemäß der vorliegenden Erfindung werden das simultane Schaltrauschen und Verarbeitungsverzögerungen die durch eine Induktanz verursacht werden, durch ein Kodierschema reduziert, das einen Nettosignalstrom von ungefähr null in jeder Zykluszeit bei schnellen, parallel schaltenden Netzwerken digitaler IC-Chips ergibt.
Das Kodierschema des Systems und Verfahrens gemäß der vorliegenden Erfindung wird eingesetzt, um einfach endende Ausgangsspins digitaler IC-Chips zu kodieren. Gemäß diesem Kodierschema hat jedes kodierte Wort eine gleiche Anzahl von "Einsen" und "Nullen", so daß es eine gleiche Anzahl von Treiberströmen und Entnahmeströmen gibt, war einen Nettosignalstrom von Null ergibt. Gemäß diesem Kodierschema sind die nachfolgenden Ausdrücke anwendbar:
S=N/2 (1)
wobei
S=Anzahl von "Einsen" in dem kodierten Wort;
N=Gesamtanzahl der Bits in dem kodierten Wort.
T=N/2 (2)
wobei
T=Anzahl der "Nullen" in dem kodierten Wort;
N=Gesamtanzahl der Bits in dem kodierten Wort.
S=T (3)
wobei
S=Anzahl von "Einsen" in dem kodierten Wort;
T=Anzahl der "Nullen" in dem kodierten Wort.
Viele Computer und deshalb auch digitale IC-Chips, die Komponenten dieser Computer sind, arbeiten mit 32-Bit-Wörtern. Deshalb wird zum Zweck der Erläuterung des Systems und Verfahrens nach der vorliegenden Erfindung ein 32-Bit-Wort als Standardwortlänge betrachtet. Es ist klar, daß auch andere Wortlängen, länger und kürzer, innerhalb des Bereichs der vorliegenden Erfindung liegen.
Das Kodieren eines binären 32-Bit-Wortes gemäß dem Kodierschema der vorliegenden Erfindung wird mit Bezug auf Tabelle 1 diskutiert.
Tabelle 1
In Tabelle 1 ist die erste Spalte die Anzahl der Bits des originalen 32-Bit-Worts, die für die Kodierung gruppiert werden. Das heißt, daß das 32-Bit-Wort, das kodiert werden soll, in Gruppen von Bits für Kodierzwecke unterteilt werden kann. Diese Bitgruppierungen können in einem Bereich von 1 bis 32 Bit liegen. Die Komplexität für das Kodieren erhöht sich mit der Gruppierungsgröße.
Die zweite Spalte gibt die Anzahl der Bits wieder, die aus dem Kodierschema resultieren.
Die dritte Spalte ist die Effektivität bezüglich der effektiven Datenbandbreite der Gruppierung vor und nach dem Kodieren. Die Effektivität wird durch folgenden Ausdruck bestimmt.
Eff.=M/N (4)
wobei
M=Anzahl der Bits in der ersten Spalte;
N=Anzahl der Bits in der zweiten Spalte.
Die Effektivität ranchiert von 50% bei kleineren Gruppierungen bis zu 89 Prozent für größere Gruppierungen.
Die vierte Spalte gibt die Anzahl der möglichen Kombinationen wieder, die für die Kodierung der Bits in der zweiten Spalte erhältlich sind. Und die fünfte Spalte ist die Anzahl der Kombinationen, die eingesetzt werden, um Bits in der zweiten Spalte zu kodieren.
Das Kodierschema des Systems bzw. des Verfahrens gemäß der vorliegenden Erfindung beruht darauf, daß ein Nettosignalstrom von null bei jeder Zykluszeit auftritt. Um dies zu erreichen, muß das kodierte Wort gleiche Anzahlen "Einsen" und "Nullen" enthalten.
Gemäß dem Kodierschema des Systems bzw. des Verfahrens gemäß der vorliegenden Erfindung wird für jede Bitgruppierung von 1 bis 32, die in der ersten Spalte der Tabelle 1 gezeigt wird, die Anzahl der Kodierkombinationen, die für die Bitgruppierung benötigt wird, durch den folgenden Ausdruck bestimmt:
Anzahl der eingesetzten Kombinationen=2M (5)
wobei, M=Anzahl der Bits in der ersten Spalte.
Diese Kombinationen werden in der fünften Spalte der Tabelle 1 gezeigt.
Für jedes Bit der geraden Anzahl von kodierten Bits wird die mögliche Anzahl von Kodierkombinationen durch folgenden Ausdruck bestimmt:
wobei
Mögliche Kombinationen=Mögliche Anzahl von Kombinationen gemäß N Kodierbits;
N=gerade Anzahl kodierter Bits.
Diese Kombinationen werden in der vierten Spalte der Tabelle 1 gezeigt.
Nachdem diese Bestimmungen gemacht worden sind, wird die Anzahl der Kombinationen für die unterschiedlichen Gruppierungen der Bits (gemäß dem Ausdruck (5)) mit der möglichen Anzahl von Kodierkombinationen für die gerade Anzahl von kodierten Bits (gemäß dem Ausdruck (6)) verglichen. Die Anzahl der kodierten Bits für eine Gruppierung wird dann bestimmt, die Anzahl der kodierten Bits zu sein, die mit der größten Anzahl möglicher Kodierkombinationen verbunden ist (gemäß Ausdruck (6)), die die Anzahl der Kodierkombinationen (gemäß Ausdruck (5)) nicht überschreitet.
Als Beispiel in Tabelle 1 erfordert eine 6-Bit-Gruppierung 64 Kodierkombinationen (gemäß Ausdruck (5)). Die mögliche Anzahl von Kodierkombinationen für 6, 8, und 10 Kodierbits ist 20, 70, bzw. 252 (gemäß Ausdruck (6)). Die 20 Kodierkombinationen für 6 Kodierbits ist geringer als 64 und 70 Kodierkombinationen sind gerade über 64, wohingegen 252 Kodierkombinationen weit über 64 liegen. Für einen effizienten Einsatz der Kodierbits werden 8 Kodierbits ausgewählt, um 6 Bit-Gruppierungen des 32-Bit-Wortes zu kodieren, da sie der am nächsten kommenden Anzahl möglicher Kombinationen entspricht, die größer sind als die erforderliche Anzahl von Kombinationen.
Eine größere Anzahl als 8 Kodierbits kann eingesetzt werden, wie z. B. 10 Kodierbits, aber die Effektivität nimmt dabei ab: 6 kodiert zu 8 hat 75% der Effektivität wohingegeben 6 kodiert zu 10 60% Effektivität hat. Deshalb werden 8 Kodierbits ausgewählt, um 6 Bit-Gruppierungen des 32-Bit- Worts zu kodieren.
Das Kodierschema gemäß der vorliegenden Erfindung wird nachfolgend mit Bezug auf die Figuren und die Tabelle 1 diskutiert.
In Fig. 1 wird eine erste repräsentative Kodierung eines 32-Bit-Worts gemäß der vorliegenden Erfindung gezeigt. Wie es in der Figur gezeigt wird, ist das 32-Bit-Wort 100 in acht 4-Bit-Gruppierungen unterteilt. Diese sind <31 : 28< bei 102, <27 : 24< bei 104, <26 : 20< bei 106, <19 : 16< bei 108 <15 : 12< bei 110, <11 : 8< bei 112, <7 : 4< bei 114 und <3 : 0< bei 116. Gemäß dem Kodierschema des Systems bzw. des Verfahrens der vorliegenden Erfindung wird jede 4-Bit-Gruppierung, wie oben beschrieben wurde, in 6 Kodierbits (siehe Tabelle 1) kodiert. Gemäß Ausdruck (5) und Spalte 5 der Tabelle 1 kann jede 4-Bit-Gruppierung einen Wert aus 16 Werten haben und jeder dieser 16 Werte ist einer der 20 möglichen Kodierkombinationen von gleichen Einsen und "Nullen" zugewiesen, die in Tabelle 2 gezeigt werden.
111000
000111
110100 001011
110010 001101
110001 001110
101100 010011
101010 010101
101001 010110
100110 011001
100101 011010
100011 011100
Die Auswahl und Zuordnung bzw. Zuweisung einer der 20 Kodierkombinationen für einen bestimmten 4-Bit-Wert muß nicht irgendeinem vorgegebenen Muster folgen. Zum Beispiel kann der 4- Bit-Wert 0101 (oder 9) bei den Bits <31 : 28< sein und in ein 6-Kodierbit der Kodierkombination 011100 kodiert sein, wohin gegen der 4-Bit-Wert 1111 (oder 15) bei den Bits <27 : 24< sein kann und zu 6 Kodierbit mit der Kodierkombination 000111 kodiert werden kann.
Da jede der acht 4-Bit-Gruppierungen zu 6 Kodierbits kodiert wird, wenn kodiert wird, ist das originale 32-Bit- Wort 48 Bit lang. Dieses 48-Bit-Kodierwort hat eine gleiche Anzahl von "Einsen" und "Nullen". Da der Netttosignalstrom ungefähr null ist, wird die Möglichkeit minimiert, wenn nicht sogar eliminiert, daß es ein ausreichendes simultanes Schaltrauschen gibt, um Datenübertragungsfehler zu verursachen, und zwar unabhängig von der Anzahl der Ausgangspins, die simultan geschaltet werden.
Die Fig. 2 und 5 zeigen andere Gruppierungen von Bits des 32-Bit-Worts: Fig. 2 zeigt Gruppierungen von 6 Bits und Fig. 5 zeigt Gruppierungen von 10 Bits. Das Kodierprinzip, das obenstehend mit Bezug auf 4-Bit-Gruppierungen beschrieben worden ist, ist auch auf jede der anderen Gruppierungen der Bits in der ersten Spalte der Tabelle 1 anzuwenden, wobei die Fig. 2 und 5 gerade zwei repräsentative Gruppierungen angeben.
Ein anderer Aspekt der vorliegenden Erfindung besteht darin, daß eine Fehlerdetektion mit dem Kodierschema des Systems bzw. des Verfahrens gemäß der vorliegenden Erfindung gekoppelt ist. Die Fehlerdetektionsverfahren gemäß der vorliegenden Erfindung sind in dem Kodierschema eingebracht, um die Anzahl der Bits zu minimieren, die für jedes Kodierwort übertragen werden müssen.
Der erste Typ von Fehlerdetektion ist mit Bezug auf Fig. 1 leichter zu verstehen. In Fig. 1 ist das 32-Bit-Wort in acht 4-Bit-Gruppierungen unterteilt. Jede Gruppierung ist in 6 Kodierbits kodiert. Da es acht 4-Bit-Gruppierungen gibt, sind alle 32-Bits in einer der Gruppierungen enthalten.
Wie bereits ausgeführt wurde, wenn das 32-Bit-Wort kodiert wird, ist das resultierende Kodierwort 48-Bit lang. Dieses 48-Bit-Wort enthält eine gleiche Anzahl von "Einsen" und "Nullen", und zwar in Übereinstimmung mit den Ausdrücken 1, 2 und 3, oben. Damit kann auf der Dekodierseite, d. h. beim Empfänger, die Anzahl der "Einsen" und der "Nullen" gezählt werden, um zu bestimmten, ob sie gleich sind. Wenn die empfangene Anzahl der "Einsen" gleich der empfangenen Anzahl der "Nullen" ist, dann ist kein Einzelbitdatenübertragungsfehler in dem kodierten Wort enthalten. Wenn eine Differenz in diesen Anzahlen gegeben ist, dann ist ein Datenübertragungsfehler des kodierten Worts vorhanden. Dieses Verfahren der Fehlerdetektion ist immer erhältlich, da das Kodierschema gemäß der vorliegenden Erfindung erfordert, daß das Kodierwort eine gleiche Anzahl von "Einsen" und "Nullen" enthält.
Mit Bezug auf die Fig. 2, 3 und 4 wird im nachfolgenden eine Verminderung des simultanen Schaltrauschens durch Verwendung einer Fehlerdetektion mit Zählung der "Einsen" und der "Nullen" und durch Einzelbitfehlerdetektion beschrieben.
Das 32-Bit-Wort 200 ist in fünf 6-Bit-Gruppierungen und eine 2-Bit-Gruppierung unterteilt. Das sind <31 : 26< bei 202, <25 : 20< bei 204, <19 : 14< bei 206, <13 : 8< bei 208, <7 : 2< bei 210 und <1 : 0< bei 212. Da die Gruppierung bei 212 nur zwei Bits hat, werden vier Bits hinzuaddiert, so daß diese letzte Gruppierung sechs Bits hat, wie die anderen fünf Gruppierungen: <31 : 26< bei 202, <25 : 20< bei 204, <19 : 14< bei 206, <13 : 8< bei 208, <7 : 2< bei 210. Die vier Bits, die hinzugefügt werden, können "X" (unbeachtlich)- Bits sein oder sie können für Einzelbitfehlerdetektion verwendet werden.
In Fig. 3 wird bei 250 die letzte 6-Bit-Gruppierung bei 264 gezeigt. Diese Gruppierung enthält zwei Bits bei 212 und die vier Bits, gezeigt bei 252. Bie Bits bei 252 sind die Bits 274, 278, 282 und 286. Diese 6-Bit-Gruppierung wird wie die anderen fünf 6-Bit-Gruppierungen jeweils in acht Kodierbits kodiert. Das bedeutet, daß das Kodierwort 48-Bit lang ist, was der gleichen Wortlänge entspricht wie das Kodierwort nach Fig. 1.
Die vier Bits, die zu den Bits niedriger Ordnung eines 32- Bit-Worts hinzuaddiert werden, können Paritätsbits sein. Somit kann jedes der Bits eingesetzt werden, um eine Byte- Parität für die vier Bytes des 32-Bit-Worts zu liefern. Die Zuweisung der Paritätbits bei 252 zu den Bytes des 32-Bit- Worts wird allgemein bei 270 in Fig. 4 gezeigt. Gemäß dieser Figur ist das Paritätsbit 274 dem Byte <31 : 24< bei 272 zugeordnet, das Paritätsbit 278 dem Byte <23 : 16< bei 276 zugeordnet, dem Paritätsbit 282 ist das Byte <15 : 8< bei 280 zugeordnet und dem Paritätsbit 286 ist das Byte <7 : 0< bei 284 zugewiesen.
Deshalb bieten die 6-Bit-Gruppierungen der Bits des 32-Bit- Wortes zwei Typen von Fehlerdetektion. Der erste Typ ist die Fehlerdetektion, die auf einer gleichen Anzahl von "Einsen" und "Nullen" in dem 48-Bit-Kodierwort beruht. Der zweite Typ ist eine Fehlerdetektion, die auf einem Paritätsbit für jedes Byte des 32-Bit-Worts beruht.
Mit Bezug auf die Fig. 5, 6 und 7 wird die Reduktion simultanen Schaltrauschens mit einer Fehlerdetektion durch Zählung von "Einsen" und "Nullen" und einer vollen 2-Bit Fehlerdetektion diskutiert.
Das 32-Bit-Wort 200 ist in drei 10-Bit-Gruppierungen und eine 2-Bit-Gruppierung unterteilt. Diese Gruppierungen sind nach Fig. 5 folgende: <31 : 22< bei 302, <21 : 12< bei 304, <11 : 2< bei 306 und <1 : 0< bei 308.
Um die letzte Gruppierung zu vervollständigen, sind acht Bits den 2 Bits niedriger Ordnung des 32-Bit-Worts hinzuaddiert. Die Bits, die hinzuaddiert sind, können "X" (unbeachtlich)- Bits sein, werden aber bevorzugt eingesetzt, um eine volle 2-Bit-Fehlerdetektion zu ermöglichen.
Mit Bezug auf Fig. 6 wird im allgemeinen bei 350 die 10- Bit-Gruppierung 354 gezeigt. Diese letzte Gruppierung enthält die zwei Bits bei 308 plus die acht Bits gezeigt bei 352. Die Bits bei 352 sind Bitpaare bei 374, 378, 382 und 386. Die 10-Bit-Gruppierung 354 und die drei anderen 10- Bit-Gruppierungen werden jeweils in 14 Kodierbits kodiert. Das Kodierwort ist 56 Bits lang, was etwas länger ist, als die Kodierworte nach den Fig. 1 und 2.
Wie in der Fig. 7 gezeigt wird, können die acht Bits (oder vier Bitpaare), die hinzugefügt werden, Paritätsbits sein. Ein Paar von Paritätsbits ist mit jedem Byte des originalen 32-Bit-Worts verbunden, um eine volle 2-Bit-Fehlerdetektion zu ermöglichen. Gemäß Fig. 7 liegt folgende Zuordnung von Paritätbits zu: das Paar von Paritätsbits bei 374 ist dem Byte <31 : 24< bei 372 zugeordnet, das Paar bei 378 dem Byte <23 : 16< bei 376, das Paar von Paritäsbits bei 382 dem Byte <15 : 8< bei 380 und das Paar von Paritätbits bei 386 dem Byte <7 : 0< bei 384.
Die 10 Bit-Gruppierungen der Bits des 32-Bit-Worts erlauben deshalb zwei Typen von Fehlerdetektion. Der erste Typ ist die Fehlerdetektion, die auf der gleichen Anzahl von "Einsen" und "Nullen" in dem kodierten 56-Bit-Wort beruht. Der zweite Typ ist die Fehlerdetektion, die auf der vollen Zwei-Bit (Doppelbit)-Fehlerdetektion beruht.
Es ist klar, daß, wenn zwei Bit pro Byte erzeugt werden, man eine Einzelbitfehlerdetektion verwenden kann, während das andere Bit eine andere Verwendung haben kann.

Claims (60)

1. System zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschwertes für simultane Schaltausgänge eines integrierten Schaltungschips, gekennzeichnet durch einen Kodierer, der jede von P Gruppierungen mit einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert wird und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält und wobei P<0, M<0, R<0, N eine gerade Anzahl <1, und N eine grade Anzahl <M ist.
2. System nach Anspruch 1, dadurch gekennzeichnet, daß der Kodierer jede Kombination einer M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt sind, die durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als die M Anzahl der Bits.
3. System nach Anspruch 2, dadurch gekennzeichnet, daß der Kodierer jede Kombination der M Anzahl von Binärbits gemäß einer aus 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits kodiert, wobei M<0 ist.
4. System zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschwertes für simultane Schaltausgänge eines integrierten Schaltungschips, und zum Durchführen von zumindest eines Typs von Fehlerdetektion, gekennzeichnet durch einen Kodierer, der jede von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert wird und die M Anzahl von Binärbits so ausgewählt ist, daß eine P-Gruppierung aus der M Anzahl von Binärbits binäre Bits des Wortes, das R Binärbits lang ist, enthält und zumindest ein Bit für jedes Byte des Wortes, das R Binärbits lang ist, enthält, wobei die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"- Werten und binären "Null"-Werten enthält, und wobei P<0, M<0, R<0, N eine gerade Anzahl <1, und N eine gerade Anzahl <M ist.
5. System nach Anspruch 4, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits entsprechend einer Kombination aus N binären Kodierbits kodiert, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt wird, die durch den Ausdruck bestimmt werden: wobei, N=Gerade Anzahl von Bits größer als die M Anzahl der Bits.
6. System nach Anspruch 5, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von binären Bits gemäß einer der 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits kodiert, wobei M<0 ist.
7. System nach Anspruch 4, dadurch gekennzeichnet, daß das Bit, das mit jedem Byte verbunden ist, ein Einzelbit- Fehlerdetektionsbit ist.
8. System nach Anspruch 7, dadurch gekennzeichnet, daß das Einzelbit-Fehlerdetektionsbit ein Paritätsbit aufweist.
9. System zum Erzeugen eines Nettosignalstromes von im wesentlichen Null bei jeder Zykluszeit zum Reduzieren eines Rauschpegels für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch einen Kodierer, der jede von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert wird und die M Anzahl von Binärbits so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits binäre Bits des Wortes aufweist, das R Binärbits lang ist, und wobei zumindest zwei Bits für jedes Byte dieses Wortes, das R Binärbits lang ist, enthalten sind, und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 ist und N eine gerade Anzahl <M ist.
10. System nach Anspruch 9, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt ist, die durch den Ausdruck bestimmt werden: wobei, N=Gerade Anzahl von Bits größer als die M Anzahl von Bits.
11. System nach Anspruch 10, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer aus den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits kodiert, wobei M<0 ist.
12. System nach Anspruch 9, dadurch gekennzeichnet, daß zumindest eines der zwei Bits für jedes Byte ein Einzelbit-Fehlerdetektionsbit ist.
13. System nach Anspruch 12, dadurch gekennzeichnet, daß das Einzelbit-Fehlerdetektionsbit ein Paritätsbit enthält.
14. System nach Anspruch 9, dadurch gekennzeichnet, daß zwei Bits für jedes Byte Zweibit-Fehlerdetektionsbits sind.
15. System nach Anspruch 14, dadurch gekennzeichnet, daß die Zweibit-Fehlerdetektionsbits Paritätsbits sind.
16. System zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultanes Schalten von Ausgängen eines integrierten Schaltungschips und zum Durchführen von zumindest eines Typs von Fehlerdetektion, gekennzeichnet durch
einen Kodierer, der jede von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert wird, und die Kombinationen aus N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten aufweist, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist, und
einen Empfänger, der Worte empfängt, die durch einen Kodierer kodiert worden sind, und binäre "Eins"-Werte und binäre "Null"-Werte in den empfangenen Kodierworten zählt, um zu bestimmen, ob irgendeines der kodierten Wörter einen Datenübertragungsfehler enthält.
17. System nach Anspruch 16, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N-binären-Kodierbits kodiert, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt sind, welche durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als die M Anzahl von Bits.
18. System nach Anspruch 17, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits entsprechend einer aus 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits kodiert, wobei M <0 ist.
19. System zum Erzeugen eines Nettosignalstromes von im wesentlichen Null bei jeder Zykluszeit zum Reduzieren eines Rauschwertes für simultanes Schalten von Ausgängen eines integrierten Schaltungschips und zum Durchführen von zumindest eines Typs von Fehlerdetektion, gekennzeichnet durch:
einen Kodierer, der jede Gruppierung von P Gruppierungen einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N kodierten Binärbits kodiert ist und wobei die M Anzahl von Binärbits so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits Binärbits des Wortes, das R Binärbits lang ist, und zumindest ein Bit für jedes Byte des Wortes enthält, das R Binärbits lang ist, und wobei Kombinationen der N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten aufweist, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist, und
einen Empfänger, der Worte empfängt, welche durch einen Kodierer kodiert sind, und der die binären "Eins"-Werte und binären "Null"-Werte in den empfangenen Kodierworten zählt, um zu bestimmen, ob irgendeines der Kodierworte einen Datenübertragungsfehler aufweist.
20. System nach Anspruch 19, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt sind, welche durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
21. System nach Anspruch 20, dadurch gekennzeichnet, daß der Kodierer jede Kombination der M-Anzahl von Binärbits entsprechend einer von den 2M Kombinationen aus dem Satz von Kombinationen der N binären Kodierbits kodiert, wobei M <0 ist.
22. System nach Anspruch 19, dadurch gekennzeichnet, daß das Bit für jedes Byte ein Einzelbit-Fehlerdetektionsbit ist.
23. System nach Anspruch 22, dadurch gekennzeichnet, daß das Einzelbit-Fehlerdetektionsbit ein Paritätsbit enthält.
24. System zum Erzeugen eines Nettosignalstromes von im wesentlichen Null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultanes Schalten von Ausgängen eines integrierten Schaltungschips und zum Durchführen von zumindest eines Typs von Fehlerdetektion, gekennzeichnet durch:
einen Kodierer, der jede Gruppierung aus P Gruppierungen einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits kodiert, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert ist und wobei die M Anzahl von Binärbits so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits ein Binärbit des Wortes, das R Binärbit lang ist, und zumindest zwei Bit für jedes Byte des Wortes enthält, das R Binärbits lang ist, wobei die Kombinationen aus N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und "Null"- Werten enthält, wobei P<0, M<0, R<0, N eine gerade Anzahl <0 ist und N eine gerade Anzahl <M ist, und
einen Empfänger, der Worte empfängt, die durch einen Kodierer kodiert worden sind, und der die binären "Eins"-Werte und binären "Null"-Werte in den empfangenen Kodierworten zählt, um zu bestimmen, ob irgendeines der kodierten Wörter einen Datenübertragungsfehler enthält.
25. System nach Anspruch 24, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits auswählt, welche durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
26. System nach Anspruch 25, dadurch gekennzeichnet, daß der Kodierer jede Kombination aus der M Anzahl von Binärbits gemäß einer von den 2M Kombinationen aus dem Satz von Kombinationen der N binären Kodierbits kodiert, wobei M<0 ist.
27. System nach Anspruch 24, dadurch gekennzeichnet, daß zumindest eines der zwei Bits für jedes Byte ein Einzelbit- Fehlerdetektionsbit ist.
28. System nach Anspruch 27, dadurch gekennzeichnet, daß das Einzelbit-Fehlerdetektionsbit ein Paritätsbit enthält.
29. System nach Anspruch 24, dadurch gekennzeichnet, daß zwei Bit für jedes Byte Zweibit-Fehlerdetektionsbits sind.
30. System nach Anspruch 29, dadurch gekennzeichnet, daß die Zweibit-Fehlerdetektionsbits Paritätsbits sind.
31. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips, gekennzeichnet durch das Kodieren jeder von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits kodiert ist und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten aufweist, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist.
32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß die Kodierung weiterhin das Kodieren jeder Kombination von der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits enthält, die aus einem Satz von Kombinationen aus N binären Kodierbits ausgewählt ist, welche durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
33. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß die Kodierung weiterhin aufweist das Kodieren jeder Kombination aus der M Anzahl Binärbits gemäß einer aus den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits, wobei M<0 ist.
34. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch das Kodieren jeder von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert ist und die M Anzahl von Binärbits so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits Binärbits des Wortes, das R Binärbits lang ist, und zumindest ein Bit für jedes Byte dieses Wortes, das R Binärbits lang ist, enthält, wobei die Kombinationen aus N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält, und P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist.
35. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß die Kodierung weiterhin das Kodieren jeder Kombination aus der M Anzahl von Binärbits gemäß einer Kombination aus N binären Kodierbits umfaßt, die aus einem Satz von Kombinationen von N binären Kodierbits ausgewählt ist, welche durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
36. Verfahren nach Anspruch 35, dadurch gekennzeichnet, daß das Kodieren weiterhin aufweist das Kodieren jeder Kombination aus der M Anzahl von Binärbits gemäß einer aus 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits, wobei M<0 ist.
37. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß die Durchführung einer Fehlerdetektion das Bereitstellen eines Einzelbit-Fehlerdetektionsbit für jedes Byte enthält.
38. Verfahren nach Anspruch 37, dadurch gekennzeichnet, daß das Durchführen einer Fehlerdetektion das Bereitstellen eines Paritätsbits für jedes Byte enthält.
39. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen Null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch das Kodieren jeder von P Gruppierungen von einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert ist, und die M Anzahl von Binärbits so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits ein Binärbit des Wortes enthält, das R Binärbit lang ist, und zumindest zwei Bits für jedes Byte dieses Wortes enthält, das R Binärbits lang ist, und wobei die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthalten, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist.
40. Verfahren nach Anspruch 39, dadurch gekennzeichnet, daß die Kodierung weiterhin aufweist das Kodieren jeder Kombination von einer M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits, die aus einem Satz von Kombinationen von N binären Kodierbits ausgewählt sind, die durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
41. Verfahren nach Anspruch 40, dadurch gekennzeichnet, daß die Kodierung weiterhin das Kodieren jeder Kombination der M Anzahl von Binärbits gemäß einer von den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits aufweist, wobei M<0 ist.
42. Verfahren nach Anspruch 39, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen von zumindest einem Einzelbit-Fehlerdetektionsbit für jedes Byte umfaßt.
43. Verfahren nach Anspruch 42, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen eines Paritätsbits für jedes Byte umfaßt.
44. Verfahren nach Anspruch 39, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen von Zweibit-Fehlerdetektionsbits für jedes Byte umfaßt.
45. Verfahren nach Anspruch 44, dadurch gekennzeichnet, daß das Durchführen der Zweibit-Fehlerdetektion das Bereitstellen zweier Paritätsbits umfaßt.
46. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch die folgenden Schritte:
  • (a) Kodieren jeder von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert wird, und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist und
  • (b) Empfangen von Worten, die nach Schritt (a) kodiert worden sind, Zählen der binären "Eins"-Werte und der binären "Null"-Werte in den empfangenen kodierten Worten zum Bestimmen, ob es Datenübertragungsfehler in den empfangenen Kodierwörtern gibt.
47. Verfahren nach Anspruch 48, dadurch gekennzeichnet, daß der Schritt (a) weiterhin aufweist das Kodieren jeder Kombination von einer M Anzahl von Binärbits gemäß einer einzigen Kombination von N binären Kodierbits, die aus einem Satz von Kombinationen von N binären Kodierbits ausgewählt sind, die durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
48. Verfahren nach Anspruch 47, dadurch gekennzeichnet, daß der Schritt (a) weiterhin das Kodieren jeder Kombination der M Anzahl von Binärbits gemäß einer von den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits aufweist, wobei M<0 ist.
49. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch die folgenden Schritte:
  • (a) Kodieren jeder von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert wird und die M Anzahl so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits Binärbits des Wortes, das R Binärbits lang ist, und zumindest ein Bit für jedes Byte dieses Wortes enthält, das R Binärbits lang ist, und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist und
  • (b) Empfangen von Worten, die nach Schritt (a) kodiert worden sind, Zählen der binären "Eins"-Werte und der binären "Null"-Werte in den empfangenen kodierten Worten zum Bestimmen, ob es Datenübertragungsfehler in den empfangenen Kodierwörtern gibt.
50. Verfahren nach Anspruch 49, dadurch gekennzeichnet, daß der Schritt (a) weiterhin aufweist das Kodieren jeder Kombination von einer M Anzahl von Binärbits gemäß einer einzigen Kombination von N binären Kodierbits, die aus einem Satz von Kombinationen von N binären Kodierbits ausgewählt sind, die durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
51. Verfahren nach Anspruch 50, dadurch gekennzeichnet, daß der Schritt (a) weiterhin das Kodieren jeder Kombination der M Anzahl von Binärbits gemäß einer von den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits aufweist, wobei M<0 ist.
52. Verfahren nach Anspruch 50, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen von zumindest einem Einzelbit-Fehlerdetektionsbit für jedes Byte umfaßt.
53. Verfahren nach Anspruch 52, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen eines Paritätsbits für jedes Byte umfaßt.
54. Verfahren zum Erzeugen eines Nettosignalstromes von im wesentlichen null bei jeder Zykluszeit zum Reduzieren eines Rauschniveaus für simultan schaltende Ausgänge eines integrierten Schaltungschips und zum Durchführen von zumindest einem Typ von Fehlerdetektion, gekennzeichnet durch die folgenden Schritte:
  • (a) Kodieren jeder von P Gruppierungen aus einer M Anzahl von Binärbits eines Wortes, das R Binärbits lang ist, in eine gerade Anzahl von N binären Kodierbits, wobei jede Kombination der M Anzahl von Binärbits gemäß einer Kombination von N binären Kodierbits kodiert wird und die M Anzahl so ausgewählt ist, daß eine P Gruppierung aus der M Anzahl von Binärbits Binärbits des Wortes, das R Binärbits lang ist, und zumindest zwei Bits für jedes Byte dieses Wortes enthält, das R Binärbits lang ist, und die Kombinationen von N binären Kodierbits eine gleiche Anzahl von binären "Eins"-Werten und binären "Null"-Werten enthält, wobei P<0, M<0, R<0, N eine gerade Anzahl <1 und N eine gerade Anzahl <M ist und
  • (b) Empfangen von Worten, die nach Schritt (a) kodiert worden sind, Zählen der binären "Eins"-Werte und der binären "Null"-Werte in den empfangenen kodierten Worten zum Bestimmen, ob es Datenübertragungsfehler in den empfangenen Kodierwörtern gibt.
55. Verfahren nach Anspruch 54, dadurch gekennzeichnet, daß der Schritt (a) weiterhin aufweist das Kodieren jeder Kombination von einer M Anzahl von Binärbits gemäß einer einzigen Kombination von N binären Kodierbits, die aus einem Satz von Kombinationen von N binären Kodierbits ausgewählt sind, die durch den Ausdruck bestimmt sind: wobei, N=Gerade Anzahl von Bits größer als eine M Anzahl von Bits.
56. Verfahren nach Anspruch 55, dadurch gekennzeichnet, daß der Schritt (a) weiterhin das Kodieren jeder Kombination der M Anzahl von Binärbits gemäß einer von den 2M Kombinationen aus dem Satz von Kombinationen von N binären Kodierbits aufweist, wobei M<0 ist.
57. Verfahren nach Anspruch 54, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen von zumindest einem Einzelbit-Fehlerdetektionsbit für jedes Byte umfaßt.
58. Verfahren nach Anspruch 57, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen eines Paritätsbits für jedes Byte umfaßt.
59. Verfahren nach Anspruch 54, dadurch gekennzeichnet, daß das Durchführen der Fehlerdetektion das Bereitstellen von Zweibit-Fehlerdetektionsbits für jedes Byte umfaßt.
60. Verfahren nach Anspruch 59, dadurch gekennzeichnet, daß das Durchführen der Zweibit-Fehlerdetektion das Bereitstellen zweier Paritätsbits umfaßt.
DE4121444A 1990-06-29 1991-06-28 System und verfahren zur fehlerdetektion und zur reduzierung von simultanem schaltrauschen Ceased DE4121444A1 (de)

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