DE2900586A1 - Anordnung zum decodieren von codewoertern variabler laenge - Google Patents

Anordnung zum decodieren von codewoertern variabler laenge

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DE2900586A1 DE19792900586 DE2900586A DE2900586A1 DE 2900586 A1 DE2900586 A1 DE 2900586A1 DE 19792900586 DE19792900586 DE 19792900586 DE 2900586 A DE2900586 A DE 2900586A DE 2900586 A1 DE2900586 A1 DE 2900586A1
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Description

Beschreibung:
Die Erfindung betrifft eine Anordnung zum Decodieren einer Eingangsfolge von Codeelementen, welche Codewörter variabler Länge bilden, welche aus einer Gruppe von Codewörtern variabler Länge ausgewählt sind.
In Datenverarbeitungsgeräten und -anlagen werden Binärcodes zur Darstellung von Daten bzw. Informationen, wie beispielsweise alphanumerischen Zeichen, Rechnerbefehlen, Nachrichteninformationen und verschiedenen graphischen Symbolen, verwendet. Aufgrund der festen Größe der Speicherstellen innerhalb der in den Datenverarbeitungsgeräten verwendeten Speicher und der einfacherer en Realisierung von Decodierern mit fester Länge besitzen diese Codes üblicherweise eine bestimmte vorgegebene Länge. Es hat sich jedoch gezeigt, daß bei Verwendung von Codewörtern mit variabler Länge eine wirtschaftlichere Darstellung (weniger Binärziffern) möglich ist, als bei Codewörtern mit fester Länge. Dies gilt insbesondere für die digitale Datenverarbeitung, wo die Verwendung Bit-adressierbarer Speichersysteme in Verbindung mit Codewörtern variabler Länge zu einer wesentlichen Verminderung des Speicherraumbedarfs für das Verarbeitungssystem führt.
Die Decodierung von in einem Speicher enthaltenen Codewörtern variabler Länge ist nicht ganz einfach, da es bei einer codierten Nachricht erforderlich ist, festzustellen, wo das erste Codewort endet und das nächste Codewort beginnt. Dies kann durch die Verwendung von Codes erreicht werden, welche die Eigenschaft aufweisen, daß kein vollständiges Wort des Codes als Präfix, d. h. als Anfang irgendeines anderen Codewortes auftreten darf (Präfixeigenschaft). Ein Beispiel eines solchen Codes
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ist der redundanzsparende oder optimale Code, welcher von D. A. Huffman in Proceedings of IRE, Band 40, Seiten 1C98 - 1101, September 1952, unter dem Titel "A Method for the Construction of Minimum-Redundancy Codes" beschrieben wurde.
Es ist bereits eine Anordnung der eingangs genannten Art bekannt, mit welcher solche Präfixeigenschaften aufweisende Codes decodiert werden können. Die bekannte Anordnung verwendet eine Codebaum-Suchtechnik, bei welcher eine Vielzahl von Verknüpfungsbausteinen nach Art eines Codebaummusters miteinander verbunden sind.
Diese bekannte Anordnung weist den Nachteil auf, daß die Arbeitsgeschwindigkeit aufgrund der in der Vielzahl von pyramiden- oder baumartig angeordneten Verknüpfungsbausteinen auftretenden Verzögerungen stark begrenzt wird.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Decodieranordnung anzugeben, in welcher die genannten Nachteile nicht auftreten, d.h. in welcher eine Decodierung von Codewörtern variabler Länge mit relativ hoher Geschwindigkeit möglich ist.
Diese Aufgabe wird durch die im Patentanspruch 1 definierte Erfindung gelöst. Zweckmäßige Ausgestaltungen derselben ergeben sich aus den Unteransprüchen.
Ein weiterer Vorteil der erfindungsgemäßen Anordnung besteht auch darin, daß sie preisgünstig herzustellen ist.
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Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand von Zeichnungen im einzelnen beschrieben. In diesen zeigt
Fig. 1 eine Anordnung zum Decodieren von Codewörtern variabler Länge;
Fig. 2 ein Blockschaltbild eines Teils der in Fig. 1 dargestellten Decodieranordnung;
Fig. 3 eine Ausgangssignal-Tabelle für die in dem in Fig. 2 dargestellten Blockschaltbild verwendeten Verknüpfungsglieder bzw. Speicherelemente;
Fig. 4 ein Blockschaltbild für eine andere Ausführungsform der Ausgangsverbindungen für das in Fig. 2 dargestellte Blockschaltbild; und
Fig. 5 ein Blockschaltbild für eine weitere Ausführungsform der Ausgangsverbindungen für das in Fig. 2 dargestellte Blockschaltbild.
Die erfindungsgemäße Anordnung wird in Verbindung mit der Decodierung eines Codeworts variabler Länge beschrieben, welches eine bestimmte bei der Steuerung einer zentralen Verarbeitungseinheit auftretenden bzw. verwendeten Operation oder Routine darstellt. In der Tabelle I ist eine begrenzte Anzahl von Rechneroperationen aufgeführt, denen jeweils die entsprechende Huffman-Code-Darstellung zusammen mit deren Länge und der Adresse bezüglich der Lage innerhalb der Tabelle zugeordnet ist.
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Tabelle I
Operation Adresse
Addieren 1
Laden 2
Vergleichen 3
Multiplizieren 4
Dividieren 5
Verschieben 6
Speichern 7
Verzweigen 8
Codewort
000
001
0100
0101
0110
0111
1000
1010
Das vorliegende Ausführungsbeispiel des
Decodierers decodiert jedes in einem Register gespeicherte Codewort durch Erzeugen eines Signals, welches die Adresse des in der Tabelle I gefundenen Codeworts darstellt, wobei diese Adresse bei einem Tabellen-Aufsuchverfahren dazu verwendet wird, die durch das Codewort dargestellte Information zu erzeugen, wie sie in bekannter Weise beim Betrieb eines Rechners benötigt wird.
Unter Bezugnahme auf die ein Ausführungsbeispiel des erfindungsgemäßen Decodierers darstellende Figur 1 sei darauf hingewiesen, daß eine Eingangsfolge mit maximal η Bits, welche ein Codewort variabler Länge enthält, seriell in ein n-Bit-Eingangsregister 20 eingegeben wird, und zwar über einen Leiter 22, wobei das stellenwertmäßig niedrigste Bit des Codeworts variabler Länge zuerst eingegeben wird. Allerdings ist es auch möglich, ohne Änderung der Arbeitsweise des Decodierers das stellenwertmäßig höchste Bit des Codeworts variabler Länge zuerst in das Register 20 einzugeben. Nachdem die das
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Codewort variabler Länge enthaltende Eingangsfolge unter Steuerung von über einen Leiter 24 von einer nicht gezeigten Taktsignalquelle kommenden Taktimpulsen in bekannter Weise in das Register 20 eingespeichert wurde, bewirkt ein von einer nicht gezeigten Steuereinheit über einen Leiter 26 übertragenes Steuersignal die gleichzeitige Übertragung der Bits oder Datenelemente von dem Register 20 über Leiter 28 zu einer Logikschaltung 38.
Die Anordnung enthält einen Codespeicher und einen Maskierspeicher 32. Die Speicherzellen 34 des Codespeichers 30 können aus Flip-Flops, Magnetkernen usw. bestehen, in welchen Bits oder Datenelemente gespeichert sind, welche die in der Tabelle I dargestellten Codewörter variabler Länge bilden, wobei jeweils ein solches Codewort variabler Länge in jeweils einer horizontalen Reihe oder Adresse 31 (im folgenden auch als "Ebene" bezeichnet) gespeichert ist, welche jeweils einen Speicherplatz des Codespeichers 30 bildet. Die Speicherzellen 36 des MaskierSpeichers 32 können den gleichen Aufbau besitzen, wie die Speicherzellen 34 und enthalten Bits, welche die Länge jeweils desjenigen Codeworts variabler Länge definieren, das in der korrespondierenden Ebene 31 des Codespeichers 30 enthalten ist, wie dies im folgenden noch beschrieben wird. Nimmt man an, daß jede Ebene des Codespeichers 30 η Speicherzellen 3 4 aufweist, welche ein Codewort variabler Länge mit i Bits enthalten, dann werden die η - i Speicherzellen 34, welche den das Codewort enthaltenden Zellen folgen (d.h. links von diesen liegen), auf Null gesetzt. Ist beispielsweise das Codewort variabler Länge 001, wodurch die Laden-Operation gemäß Tabelle I dargestellt wird, dann enthalten die ersten
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drei Speicherzellen 34 am rechten Ende der zweiten Ebene des Codespeichers 30 das Codewort 001, während die restlichen Speicherzellen links von den durch das Codewort belegten Zellen auf Null gesetzt werden. Die örtlich dieser Lage entsprechenden η - i Speicherzellen 36 der gleichen Ebene des Maskierspeichers 32 werden auf Eins gesetzt, während die i Speicherzellen 36, welche den Bit-Positionen des gespeicherten Codeworts variabler Länge entsprechen, auf Null gesetzt werden. Somit definieren die Null-Bits enthaltenden Speicherzellen des Maskierspeichers 32 die Länge des zugeordneten in dem Codespeicher 30 gespeicherten Codeworts. Wie dies im einzelnen später noch beschrieben wird, wird beim Betrieb des Decodierers jedes in dem Eingangsregister 20 gespeicherte Bit mit einem entsprechenden Bit in der gleichen Bit-Position in jeder Ebene des Codespeichers 30 unter Steuerung des entsprechenden Bits in der gleichen Bit-Position jeder Ebene des Maskierspeichers 32 verglichen, wobei dieser Vergleich in einer Logikschaltung 38 (Fig. 1) durchgeführt wird, welche in einer später noch näher beschriebenen Weise jeweils ein binäres Bit erzeugt, das in einem Ausgangsoder Ergebnisregister 40 gespeichert wird. Die Lage des binären Eins-Bits im Ergebnisregister 40 zeigt die Adresse des Codeworts variabler Länge in dem Codespeicher an, wobei diese Adresse der Adresse des aus der Tabelle I gefundenen Codeworts variabler Länge und somit der Information oder dem Befehl, welche bzw. welcher durch das genannte Codewort dargestellt wird, entspricht.
In Fig. 2 sind die in der in Fig. 1 allgemein dargestellten Logikschaltung 38 enthaltenen Verknüpfungsglieder zunt Vergleich der Bits des Codeworts variabler Länge, welches in dem Register 20 gespeichert ist, mit
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entsprechenden in den Speicherzellen 34 des Codespeichers gespeicherten Bits im einzelnen dargestellt. Jede Verknüpfungsschaltung enthält vorzugsweise ein UND-Glied 42, dessen Eingänge invertiert sind und jeweils mit einer bestimmten Speicherstufe 44 des Eingangsregisters 20 und
mit einer entsprechenden Speicherzelle 34 des Codespeichers 30 verbunden sind. Der Ausgang der Stufe 44 des Registers 20 und der Ausgang jeder Speicherzelle 34 des Codespeichers 30 sind ferner jeweils mit den Eingängen eines UND-Gliedes 46 verbunden. Der Ausgang des UND-Gliedes 42 und der Ausgang des UND-Gliedes 46 sind mit den Eingängen eines ODER-Gliedes 48 verbunden, welches noch einen weiteren Eingang aufweist, an welchen ein von der zugeordneten Speicherzelle 36 des Maskierspeichers 32 kommendes Ausgangssignal angelegt wird. Die in Fig. 3 dargestellte Funktionstabelle
zeigt jeweils den logischen Ausgangspegel für das ODER-Glied 48 in Bezug auf diejenigen Bits an, welche in der
Stufe 44 des Registers 20, in den Speicherzellen 34 des
Codespeichers 30 und in den Speicherzellen 36 des Maskierspeichers 32 gespeichert sind. Aus Fig. 3 ist ferner ersichtlich, daß der Ausgang des ODER-Gliedes 48 immer dann eine binäre Eins ist, wenn eine Übereinstimmung zwischen
den in dem Register 20 und in dem Codespeicher 30 gespeicherten Bits besteht oder wenn an dieser Stelle in dem
Maskierspeicher eine binäre Eins gespeichert ist. Die
Ausgänge aller ODER-Glieder 48, welche einer Ebene der
Speicher 30 und 32 zugeordnet sind, werden über entsprechende Leiter 49 einem UND-Glied 50 zugeführt, dessen
Ausgang mit einer entsprechenden Stufe 52 des Ergebnisregisters 40 verbunden ist. Um am Ausgang des UND-Gliedes 50 ein binäres Eins-Bit zu erhalten, ist es erforderlich, daß alle in der gleichen Ebene der Code- und Markierspeicher 30 bzw. 32 durchgeführten Bit-Vergleiche ein binäres Eins-Ausgangssignal ergeben haben. Da festgelegt wurde,
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daß kein vollständiges Wort des Codes ein Präfix irgendeines anderen Codeworts sein kann, ist das Ergebnis eines wirksamen Vergleichs des Inhalts des das Codewort variabler Länge enthaltenden Eingangsregisters 20 mit den in dem Code- und Maskenspeicher 30 bzw. 32 gespeicherten Codewörtern höchstens eine einzige binäre Eins von einem der UND-Glieder 50, welche in das Ergebnisregister 40 eingespeichert wird. Die entsprechende Speicherstelle des binären Eins-Bits im Register 40 entspricht der Position oder Adresse des Codeworts in einer Bezugstabelle, wie· beispielsweise der Tabelle I, wobei die Lage des Codeworts innerhalb der Tabelle der Speicherebene des Codespeichers entspricht, in welcher das Codewort gespeichert ist.
Aufgrund der Tatsache, daß die betreffende Adresse des Codeworts in Tabelle I die tatsächliche Länge des Codeworts anzeigt, wenn in dem Register 20 mehrere benachbarte Codewörter gleicher oder unterschiedlicher Länge enthalten sind, kann aufgrund des Bekanntseins der Länge des ersten Codeworts das zweite ebenfalls in dem Register 20 gespeicherte Codewort in bekannter Weise in bezug auf Fig. 1 weiter nach rechts geschoben werden, um auf diese Weise aufeinanderfolgende Codewörter in die für aufeinanderfolgende Decodiervorgänge erforderliche richtige Lage zu bringen.
In den Fällen, wo es unerwünscht·ist, eine Stufe in einem Register, beispielsweise dem Register 40, zu setzen, um dadurch die durch ein Codewort variabler Länge dargestellte Information anzuzeigen, kann das Ausgangssignal jedes UND-Gliedes 50 über einen Leiter 54 (Fig. 4) dem Eingang eines weiteren einer Gruppe von UND-Gliedern 56 zugeführt werden, dessen anderer Eingang mit dem Ausgang eines Registers 57 verbunden sein kann.
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In diesem Falle enthält das Register 57 die Adresse eines Mikroprogramms, welches in bekannter Weise in der Lage ist, das einen Rechnerbefehl darstellende Codewort zu interpretieren, wobei die Adresse dieses Rechnerbefehls der Ebene oder der Adresse entspricht, in welcher das Register 57 liegt. Wenn somit über den Leiter 54 vom UND-Glied 50 (Fig. 2) ein binäres Eins-Bit an eines der UND-Glieder 56 gelangt, welches durch den Ausgang des zugeordneten Registers 57, in welchem die Adresse des Mikroprogramms gespeichert ist, aktiviert wird, dann wird die in diesem Register gespeicherte Adresse über einen Leiter 58 und ein ODER-Glied 60 zu einem Steuer-Speicher-Adressenregister 62 übertragen, wonach die Adresse des durch das Codewort variabler Länge dargestellten Mikroprogramms dazu verwendet wird, die Operation eines Rechners in an sich bekannter Weise zu steuern.
In Fig. 5 ist ein Teil der in Fig. 2 dargestellten Decodierschaltung gezeigt, in welchem ein Längenregister 64 hinzugefügt wurde, um der Decodierschaltung auch dann ein einwandfreies Arbeiten zu ermöglichen, wenn die in einem System verwendete Anzahl von Codewörtern variabler Länge geringer ist als die Anzahl der in dem Code- und Maskierspeicher 30 bzv/. 32 gespeicherten Codewörter. Der Ausgang jeder Stufe des · Längenregisters 64 wird über einen Leiter 66 einem der UND-Glieder 50 zugeführt, an welche außerdem die Ausgänge der ODER-Glieder 48 (Fig. 2) über jeweils einen Leiter 49 angelegt werden. Jede Stufe des Längenregisters 64, welche mit einem UND-Glied 50 verbunden ist, das einer solchen Ebene des Codespeichers 30 zugeordnet ist, welche ein gültiges Codewort enthält, wird auf eine binäre Eins gesetzt, so daß dadurch die Aktivierung des betreffenden UND-Gliedes 50 ermöglicht wird. Die rest-
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Claims (1)

  1. NCR CORPORATION Dayton, Ohio (V.St.A.)
    P atentanmeldung
    Unser Az.: Case 2470/GER
    ANORDNUNG ZUM DECODIEREN VON CODEWÖRTERN VARIABLER LÄNGE
    P atentansprüche:
    Anordnung zum Decodieren einer Eingangsfolge von Codeelementen, welche Codewörter variabler Länge bilden, welche aus einer Gruppe von Codewörtern variabler Länge ausgewählt sind, gekennzeichnet durch ein Eingangsregister (20) zur Speicherung einer Vielzahl der genannten Codeelemente, durch einen ersten Speicher (3O), welcher eine Vielzahl von ersten Speicherstellen {31) zur Speicherung der Codewörter der genannten Gruppe enthält, durch einen zweiten Speicher (32) mit einer Vielzahl von zweiten Speicherstellen (33) , welche jeweils entsprechenden der ersten Speicherstellen (31) zugeordnet sind und jeweils ein Längendefinitionswort zum Definieren der Länge des in der zugeordneten ersten Speicherstelle (31) gespeicherten Codeworts enthalten, und durch eine Logikschaltung (38) zum Vergleichen des Inhalts des genannten Eingangsregisters (20) mit dem Inhalt der genannten Vielzahl von ersten Speicherstellen (31) unter Steuerung durch den Inhalt der genannten Vielzahl von zweiten Speicherstellen <32), wobei die genannte Logikschaltung (38) ein Ausgangssignal zu erzeugen vermag, welches zumindest einen Teil des Inhalts des Eingangsregxsters (20) als ein identifiziertes Wort aus der genannten Gruppe von Wörtern
    29Q0586
    2. Anordnung nach Anspruch 1, gekennzeichnet durch ein mit der genannten Logikschaltung (38) gekoppeltes Ausgangsregister (4Oj mit einer Vielzahl von Ausgangsregisterstufen (52), welche den genannten ersten Speicherstellen (31) entsprechen, wobei die genannte Logikschaltung {38) das genannte Ausgangssignal an diejenige der genannten Ausgangsregisterstufen (52) abgibt, welche dem identifizierten Codewort entspricht.
    3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Logikschaltung (38) eine Vielzahl von Verknüpfungsgliedern (42, 46, 48, 50) enthält, deren Eingänge jeweils mit dem genannten Eingangsregister
    (20) und mit dem genannten ersten und zweiten Speicher (30, 32) und deren Ausgänge jeweils mit dem genannten Ausgangsregister {40) verbunden sind..
    4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Eingangsregister (20) eine vorbestimmte Anzahl von Eingangsregisterstufen (44) enthält, und daß jede der Vielzahl von ersten und zweiten Speicherstellen (31, 33) eine vorbestimmte Anzahl von ersten (34) bzw. zweiten {36) Speicherelementen aufweist, und daß die Eingänge der genannten Verknüpfungsglieder jeweils mit einer entsprechenden der Eingangsregisterstufen (44) , mit einem entsprechenden der ersten Speicherelemente (34) und mit einem entsprechenden der zweiten Speicherelemente (36) und der Ausgang jeweils mit einer entsprechenden der Ausgangsregisterstufen (52) verbunden ist.
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    3$982$
    5- Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß "ie die Länge definierenden Wörter in denjenigen der zweiten Speicherelemente (36> , welche denjenigen der genannten ersten Speicherelementen (34) entsprechen, die Ziffern der genannten Gruppe von Codewörtern mit variabler Länge speichern, Binärziffern einer ersten Art (z.B. 11O") .enthalten, während die restlichen der zweiten Speicherelemente (36) Binärziffern der zweiten Art (z.B. "1") speichern.
    6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die genannten Verknüpfungsglieder erste (42) und zweite (46) UND-Glieder enthalten, daß das erste UND-Glied (42) invertierte Eingänge aufweist, welche mit einer'entsprechenden der ersten Eingangsregisterstufen (44) und mit einem entsprechenden der ersten Speicherelemente (34) verbunden sind, daß das zweite UND-Glied (46) nic.at-invertierte Eingänge aufweist, die mit einer entsprechenden der ersten Eingangsregisterstufen (44) und mit einem entsprechenden der ersten Speicherelemente (34) verbunden sind, und daß die genannten Verknüpfungsglieder ferner ein ODER-Glied (48) aufweisen, dessen Eingänge mit den Ausgängen jeweils des ersten und zweiten UND-Gliedes (42, 46) und mit einem entsprechenden der zweiten Speicherelemente (36) verbunden sind, wobei die Ausgänge derjenigen ODER-Glieder (48) der Verknüpfungsglieder, welche denjenigen Speicherelementen zugeordnet sind, die eine der genannten Speicherstellen (31, 33) bilden, mit einem zugeordneten von einer Vielzahl dritter UND-Glieder (50) verbunden sind.
    22. Dezember 1978
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    7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die dritten UND-Glieder (50) entsprechende zusätzliche Eingänge (66) aufweisen, welche in Übereinstimmung mit der Anzahl der der genannten Gruppe zugeordneten Codewörter aktiviert werden können.
    22. Dezember 1978
    909829/0699
DE2900586A 1978-01-13 1979-01-09 Anordnung zum Decodieren von Codewörtern variabler Länge Expired DE2900586C2 (de)

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