DE19927751A1 - Vorrichtung und Verfahren zum Vorsehen eines Gleichstromsymmetrischen digitalen Codes - Google Patents

Abstract

Die Erfindung schlägt einen besonders effizienten Bitcodierer und ein hierzu gehörendes Verfahren vor. Der Bitcodierer sendet Gleichstrom-symmetrische digitale Signale über eine Übertragungsleitung. Um ein Gleichstrom-symmetrisches Signal vorzusehen, wird eine Einwortdisparität (SWD) eines Eingangswortes mit einer laufenden Wortdisparität (RWD) aus einem Speicherregister verglichen. Der RWD-Wert gibt die kumulative Gleichstrom-Asymmetrie auf der Übertragungsleitung an. Wenn die Disparitätsbeziehung von SWD und RWD einen Satz vorgegebener Regeln erfüllt, wird das Eingangswort invertiert, um so die RWD zu verschieben. Ein Inversionsbit wird an das digitale Eingangswort angehängt, um ein digitales Ausgangswort zu erzeugen und einem Empfänger anzuzeigen, ob das übertragene Ausgangswort invertiert wurde, um dadurch die Wiedergewinnung des ursprünglichen Wortes zu ermöglichen. Bei einer Anwendung sendet das Gleichstrom-symmetrische Signal abwechselnd Steuerworte und Datenworte. Ein Taktsignal wird auf einer getrennten Taktübertragungsleitung gesendet, um ein Taktsignal für die Zeitsteuerung und ein eingebettetes Steuersignal vorzusehen, das einen Steuermodus oder einen Datenmodus anzeigt.

Description

Die Erfindung betrifft die digitale Datenübertragung und spezieller ein System und ein Ver­ fahren zum Vorsehen eines Gleichstrom-symmetrischen digitalen Codes für die serielle digi­ tale Hochgeschwindigkeits-Datenübertragung über eine Übertragungsleitung.

Eine Übertragungsleitung hat üblicherweise einen Widerstandswert, der sowohl eine Dämp­ fung (Verlust) als auch eine Verzerrung der Signale bewirkt, die sich über die Übertragungs­ leitung ausbreiten. Die charakteristische Impedanz einer Übertragungsleitung ist im allgemei­ nen frequenzabhängig und kann bei hohen Frequenzen zu einem dominanten Anteil des ge­ samten Widerstandswertes der Übertragungsleitung werden. Bei hohen Frequenzen ist die Signaldämpfung für jede Frequenzkomponente ungefähr proportional zur Quadratwurzel der Frequenz. Die Länge der Übertragungsleitung wird somit durch diese Dämpfung begrenzt. Für Signale im 10-100 Megahertz-Bereich, wie digitale Videodatensignale, ist daher eine kur­ ze Übertragungsleitung zwischen einer Anzeige und der Videosteuereinrichtung (Video Con­ troller) notwendig.

Wenn die Signaldämpfung in einer Übertragungsleitung zunimmt können ein geringer Gleichstrom (DC) oder niederfrequente Komponenten in dem Signal das digitale Signal so stark verzerren, daß das gedämpfte digitale Signal für den Empfänger unverständlich wird, was zu Bitfehlern führt. Ein Verfahren zum Minimieren der Gleichstromkomponenten oder der niederfrequenten Komponenten in der Übertragungsleitung besteht darin, das digitale Si­ gnal in Bezug auf den Gleichstrom symmetrisch zu machen, indem eine gleiche Anzahl "1"en und "0"en codiert wird. So lange die Anzahl der "1"en und "0"en ungefähr gleich bleibt, ist die Nettospannung auf der Übertragungsleitung ungefähr null.

Ein Gleichstrom-symmetrisches Codierverfahren kann in einzelnen Worten j edoch noch im­ mer Disparitäten aufweisen. Die Disparität ist ein Maß der Differenz der Anzahl der "1"en und "0"en in einem Bitmuster. Kurze Bursts (Signalbündel) aus "1"en oder "0"en in einem einzelnen Wort sind bei der Datenübertragung unvermeidbar. Solche Bursts aus "1"en oder "0"en in einem einzelnen Wort können eine Einwort-Dispartität erzeugen, die zu einer Gleich-Vorspannung führt, welche die maximale, von dem Empfänger tolerierbare Gleich- Vorspannung überschreitet, so daß sich eine Signalstörung ergibt. Ein Codierverfahren, wel­ che das Problem der Einwort-Disparität überwindet, begrenzt die maximale Lauflänge aufein­ anderfolgender "1"en oder "0"en in einem einzelnen digitalen Wort, so daß verhindert wird, daß sich auf der Übertragungsleitung eine Gleichspannung aufbaut.

Verschiedene Lauflängen-begrenzte Datencodierverfahren wurden angewendet. In der US-A- 4,530,088 von Hamstra et al. wird z. B. ein Eingangscode mit 4 Bit auf einen NRZI- Übertragungscode mit 5 Bit (NRZI = Non-Return to Zero Inverted; invertierte Wechsel­ schrift) abgebildet, wobei entweder eine Nachschlagetabelle in einem ROM oder eine fest verdrahtete Logikanordnung zum Abbilden des 4 Bit umfassenden Eingangsworts auf den 5 Bit umfassenden NRZI-Code verwendet wird. Hamstra offenbart eine Menge aus 24 gültigen Zeichen bei 32 möglichen Zeichen. Die US-A-4,486,739 von Franaszek et al. beschreibt ebenfalls einen Gleichstrom-symmetrischen Code sowie eine Schaltung zum Übersetzen eines Eingangswortes mit 8 Bit in ein Ausgangswort mit 10 Bit. Wie Hamstra verwendet Franaszek ein ROM oder eine Logikanordnung zum Abbilden der Eingangsdaten auf ein codiertes Übertragungswort. In diesem Fall werden 256 8 Bit-Kombinationen auf 10 Bit-Wert als Code und Steuerworte abgebildet.

Ähnlich wählt die US-A-5,625,644 von Myers 16 Codeworte und 3 Steuerworte aus 256 möglichen Worten aus, wobei ein ROM oder eine Logikanordnung zum Abbilden der Ein­ gangsworte mit 4 Bit auf Ausgangsworte mit 8 Bit verwendet wird.

Bei jedem der oben genannten Verfahren benötigt der Codierer einen erheblichen Umfang an wertvoller Chipfläche für das ROM oder die Schaltkreise der Logikanordnung, welche die Eingangscodes auf die Ausgangscodes abbilden. Da ein längeres Wort notwendig eine größe­ re Bandbreite erfordert, führt ferner das Abbilden eines Eingangswortes auf ein längeres Aus­ gangswort zu einem Verlust bei der effizienten Ausnutzung der Bandbreite. Bei dem oben genannten Patent '644 von Myers würde z. B. das Abbilden eines Eingangswortes mit 4 Bit auf ein Ausgangswort mit 8 Bit zu einer Verringerung der tatsächlichen Übertragungsleistung um 50% führen.

Es wird daher ein Gleichstrom-symmetrisches Datencodiersystem mit einem hohen Wir­ kungsgrad bei der Ausnutzung der Bandbreite gesucht. Ein solches Gleichstrom­ symmetrisches Codiersystem sollte vorzugsweise kein ROM und keine Logikschaltung benö­ tigen, um den Bedarf an benötigter Halbleiterfläche zu senken.

Die Erfindung sieht ein Gleichstrom-symmetrisches Codiersystem und ein Verfahren zum Übertragen hochfrequenter serieller digitaler Daten auf einer Übertragungsleitung vor. Bei einer Ausführungsform sieht das System der Erfindung ein Ausgangswort vor, das um ein Bit länger als das Eingangswort ist, ohne daß ein ROM oder eine Logikgatteranordnung verwen­ det würde, wodurch die benötigte Schaltungsfläche minimiert wird.

Ein Codierer gemäß der Erfindung teilt ein Eingangswort blockweise in mehrere Wortblöcke (frames), von denen jeder kürzer oder gleich dem Eingangswort ist. Die Erfindung kann z. B. ein Eingangswort mit 24 Bit in 3 Kanäle mit Wortblöcken aus 8 Bit oder in 4 Kanäle mit Wortblöcken aus 6 Bit aufteilen. Der Wortblock kann jede Anzahl Bits umfassen, wird jedoch durch sowohl die Gleich-Vorspannung, welche sich aus einer akkumulierten Asymmetrie der übertragenen "1"en und "0"en, die von dem Empfänger toleriert wird, ergibt, als auch durch die gewünschte effektive Nutzung der Bandbreite begrenzt. Obwohl mit längeren Worten bessere Leistungen in bezug auf die Bandbreite realisiert werden können, wird die Wortlänge durch die maximal zulässige Einwort-Disparität (SWD; Single Word Disparity) für ein Wort begrenzt. Wenn alle Bits in einem N Bit langen Wort z. B. "1"en wären, beträgt die SWD für dieses Wort +N. Wenn ähnlich alle Bits in dem Wort "0"en wären, beträgt die SWD für die­ ses Wort -N. Wenn die Größe der SWD die zulässige Asymmetrie überschreitet, kann bei dem Empfänger eine Datenstörung auftreten.

Die Erfindung schafft einen Kompromiß zwischen dem Wunsch nach effektiver Nutzung der Bandbreite und der Notwendigkeit, Datenstörungen zu vermeiden. Bei einer Ausführungs­ form der Erfindung wird ein einzelnes Inversionsbit an ein Ausgangswort mit N Bit ange­ hängt, so daß die effektive Übertragungsleistung gleich N/(N + 1) ist. Für kleine N, z. B. N gleich 2, ergibt sich ein Wirkungsgrad von 67%. Ein längeres Wort erhöht natürlich die ef­ fektive Nutzung der Bandbreite unter der Bedingung, daß die oben erläuterte SWD- Beschränkung eingehalten wird. Eine optimale Länge des Eingangswortes kann in jedem ge­ gebenen System empirisch ermittelt werden.

Bei einer Ausführungsform wählt die Erfindung für ein Ausgangswort eine oder zwei Dar­ stellungen abhängig von der SWD des Eingangsswortes und einer laufenden kumulativen Wortdisparität (RWD; Running Cumulative Word Disparity) der vorhergehenden Ausgangs­ worte. Bei dieser Ausführungsform kann das Ausgangswort entweder durch das Eingangs­ wort oder das Komplement des Eingangswortes (invertiert) dargestellt werden. Eine Zähler­ schaltung berechnet die SWD jedes Eingangswortes. Ein RWD-Register (RWD = Running Wort Disparity; laufende Wortdisparität) liefert die RWD für den Codierkanal. Der Codierer wählt für das Ausgangswort die eine oder die zwei Darstellungen, welche die Größe der RWD verringern würden, und zeigt die Auswahl durch das angehängte Inversionsbit an. Das RWD- Register wird nach der Übertragung jedes Ausgangswortes aktualisiert.

Bei einer Ausführungsform vergleicht ein Vergleicher die SWD des Eingangsdatenworts mit der RWD des RWD-Registers. Das Eingangsdatenwort wird abhängig von den Werten der SWD und der RWD entweder invertiert oder nicht. Es können z. B. die folgenden Auswahlre­ geln angewendet werden:

Tabelle I

Gemäß eines anderen Aspekts der Erfindung sendet jeder Codierkanal sowohl Daten als auch Steuerworte. Bei einer Ausführungsform können die Steuerworte jeweils als ein "positiver Code" mit einer positiven SWD oder als ein "negativer Code" mit einer negativen SWD dar­ gestellt werden. Der hohe Logikzustand eines Steuersignals kann z. B. durch den negativen Code "1110000" und den positiven Code "1111000" angegeben werden, und der niedrige Logikzustand des Steuersignals kann durch den negativen Code "1100000" und den positiven Code "1111100" dargestellt werden. Die eine oder zwei Darstellungen, welche die Größe der RWD verringern, werden ausgewählt, so daß die Daten auf der Übertragungsleitung im Mittel Gleichstrom symmetrisch bleiben. Es können z. B. die folgenden Auswahlregeln verwendet werden:

Tabelle II

Bei einer Ausführungsform senden mehrere Codierer Ausgangsworte mehrerer Kanäle über eine einzige Übertragungsleitung. Bei dieser Ausführungsform schaltet ein Multiplexer die Daten in jedem Kanal auf die einzelne Übertragungsleitung, und die Codiererkanäle arbeiten zusammen, um sicherzustellen, daß die RWD der übertragenen Daten nicht größer als die von dem Empfänger maximal tolerierbare Asymmetrie ist. Bei einer anderen Ausführungsform sendet jeder Codiererkanal auf einer getrennten Übertragungsleitung. Im Vergleich zu der einzelnen Übertragungsleitung haben mehrere Übertragungsleitungen den Vorteil, daß sie auf jeder Leitung niedrigere Bitraten zulassen, um denselben Gesamtdurchsatz zu erreichen. Eine niedrigere Bitrate führt zu einer geringeren Signaldämpfung und -verzerrung und erlaubt die Übertragung längerer Worte, weil eine größere Asymmetrie toleriert werden kann.

Bei einem Codierer gemäß der Erfindung ist zusätzlich zu einer Datenübertragungsleitung eine getrennte Taktübertragungsleitung vorgesehen, die ein Steuersignal (z. B. ein Daten- Enable-Signal) sendet, das dem Empfänger anzeigt, ob Datenworte oder Steuerworte über die Datenübertragungsleitung übertragen werden. Bei dieser Ausführungsform ist das Steuersig­ nal in dem Takt-Zeitsteuersignal codiert.

Da der positive und der negative Code eines Steuerworts nicht komplementär sein müssen, ist in dem Takt/Steuer-Signal kein Inversionsbit notwendig. Es kann z. B. ein Bitmuster mit 3 hohen und 4 niedrigen Zuständen als ein negativer Code für einen Zustand eines Steuersignals verwendet werden, das einen Daten-Enable-Modus anzeigt. Ein entsprechender positiver Code kann ein Bitmuster mit 3 niedrigen und 4 hohen Zuständen sein. Ähnlich kann ein Bit­ muster mit 2 hohen und 5 niedrigen Zuständen als ein negativer Code für den komplementä­ ren Zustand desselben Steuersignals verwendet werden. Ein entsprechender positiver Code für diesen komplementären Zustand kann ein Bitmuster mit 2 niedrigen und 5 hohen Zuständen sein.

Bei einer Ausführungsform weist jedes Steuerwort eine gleiche Anzahl "0"en und "1"en auf (SWD null). Der hohe Steuerzustand für "Daten enable" kann z. B. das Bitmuster "000111" sein, und der niedrige Steuerzustand für "Daten enable" kann das Bitmuster "111000" sein.

Gemäß eines weiteren Aspekts dieser Erfindung wird eine Empfängerschaltung vorgesehen, um die codierten Ausgangsworte und das Taktsteuersignal zu empfangen. Um das Eingangs­ wort wieder aufzubauen, untersucht ein Inversionsbitdetektor das Inversionsbit.

Die Erfindung ist im folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnung näher erläutert. In den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines digitalen Signalcodierkanals gemäß der Erfindung;

Fig. 2A und 2B Blockdiagramme eines Daten/Steuer-Codierkanals 1a, eines Taktkanals 6 und einer Steuereinrichtung 51a in einem digitalen Signalcodiersystem 200;

Fig. 3 ein Blockdiagramm eines Datenkanals 300 in einem Empfänger, der Datensignale decodiert, welche gemäß der Erfindung codiert sind; und

Fig. 4 ein Flußdiagramm eines Verfahrens zum Codieren von digitalen Signalen zum Bil­ den eines Gleichstrom-symmetrischen Codes.

Während die Erfindung im folgenden mit Bezug auf die hier beschriebenen Ausführungsfor­ men dargelegt wird, dienen diese Ausführungsformen nur Beispiele und sollen die Erfindung nicht einschränken. Zahlreiche Modifikationen, Alternativen und Äquivalente innerhalb des Bereichs der Erfindung sind möglich. In der folgenden Beschreibung sind der Einfachheit halber ähnliche Elemente in den verschiedenen Figuren mit den gleichen Bezugszeichen be­ zeichnet.

Fig. 1 zeigt ein Blockdiagramm einer Ausführungsform der Erfindung, die einen Da­ ten/Steuer-Codierkanal 1 und einen Taktkanal 6 aufweist. Der Daten/Steuer-Codierkanal 1 umfaßt (a) eine Zähler- und Summierschaltung 2, die ein Eingangswort auf einem Bus 13 parallel empfängt und das Eingangswort auf einen Bus 16 gibt, und (b) ein Invertierer 3, der sein Eingangswort von dem Bus 16 empfängt und ein Ausgangswort auf dem Bus 17 ausgibt. Ein Ausgangs-Parallel-Seriell-Umsetzer 4A konvertiert die parallelen Ausgangsworte des Invertierers 3 in serielle Signale für die Übertragung über die Übertragungsleitung 5. Der Taktkanal 6 umfaßt (a) einen Taktsignal- und Steuersignalerzeuger 7, der auf einer Leitung 9 ein externes Steuersignal empfängt und auf einem Bus 10 ein paralleles Wort ausgibt, (b) eine Zähler- und Summierschaltung 8, die das parallele Wort auf dem Bus 10 empfängt, um auf einem Bus 11 ein Ausgangswort vorzusehen, und (c) eine Parallel-Seriell-Umsetzer- Schaltung 4B zum Serialisieren des Ausgangswortes auf dem Bus 11. (Alternativ kann der Takt/Steuersignal-Erzeuger 7 auch ein serielles digitales Ausgangssignal vorsehen, wobei dann kein Parallel-Seriell-Umsetzer 4B notwendig ist.) Bei der gezeigten Ausführungsform wandelt ein Ausgangs-Parallel-Seriell-Umsetzer 4b parallele digitale Takt/Steuer-Signale von dem Bus 11 in serielle digitale Takt/Steuer-Signale für die Übertragung auf einer Übertra­ gungsleitung 12 um.

Bei einer Anwendung sendet der Taktkanal 6 ein "Daten enable"-Signal über die Leitung 12, um einem Empfänger (nicht gezeigt) anzuzeigen, ob die von dem Daten/Steuer-Codierkanal 1 über die Leitung 5 gesendeten Signale Datensignale oder Steuersignale sind. Der Da­ ten/Steuer-Codierkanal 1 schaltet zwischen einem "Datenmodus" und einem "Steuermodus" hin und her. Der Daten- und der Steuermodus werden von einem externen Steuersignal bei einem Anschluß 9 angezeigt. Der Takt/ Steuersignal-Erzeuger 7 zeigt dem Kanal 1 den "Steu­ ermodus" oder den "Datenmodus" über ein Steuersignal auf einer Leitung 14 an. Der Steuer­ modus ist üblicherweise während einer Austastlücke in den Videodaten aktiv.

Im Datenmodus wird ein digitales Datenwort auf dem Datenbus 13 in der Zäh­ ler/Summierschaltung 2 empfangen, die eine Ein-Wort-Disparität (SWD) für das digitale Ein­ gangswort berechnet. Bei dieser Ausführungsform wird dem Logikwert "1" in jedem Bit eine Disparität von 1 zugewiesen, und dem Logikwert "0" in jedem Bit wird eine Disparität von -1 zugewiesen. Die SWD kann berechnet werden, indem die Disparitäten des digitalen Worts addiert werden. Diese Addition erfolgt z. B. mit einem Aufwärts-Abwärts-Zähler, der für jedes Bit, das logisch 1 ist, aufwärts zählt und für jedes Bit, das logisch 0 ist, abwärts zählt. Die Zähler/Summierschaltung 2 vergleicht die SWD mit einer laufenden Wortdisparität (RWD) die gleich der kumulativen Summe der Disparitäten der zuvor übertragenen Ausgangsworte des Codierkanals 1 ist. Die Zähler/Summierschaltung 2 liefert dann ein Steuersignal auf der Leitung 15, das anzeigt, ob der Invertierer 3 auf dem Bus 17 das Eingangswort oder ein bit­ weises Komplement des Eingangswortes (d. h. das "invertierte" Eingangswort) als sein Aus­ gangswort liefern sollte. Der Invertierer 3 sieht das bitweise Komplement des Eingangswortes vor, wenn: (a) SWD und RWD dasselbe Vorzeichen haben, (b) RWD gleich 0 ist oder (c) RWD kleiner als 0 und SWD = 0 ist. Andernfalls sieht der Invertierer 3 das Eingangswort als ein Ausgangssignal vor.

Ein Inversionsbit wird dann an das Ausgangswort des Invertierers 3 angehängt, um anzuzei­ gen, ob das Ausgangswort des Invertierers 3 ein bitweises Komplement des von der Zäh­ ler/Summierschaltung 2 empfangenen Eingangswortes ist, damit ein Empfänger das Aus­ gangswort decodieren kann. Bei einer Ausführungsform wird das Inversionsbit auf einen ho­ hen Zustand gesetzt (z. B. den logischen Wert "1"), wenn das Eingangswort invertiert wurde, und auf einen niedrigen Zustand (z. B. den logischen Wert "0"), wenn das Eingangswort nicht invertiert wurde. Das Ausgangswort auf dem Bus 17 wird zusammen mit dem Inversionsbit zu der Zähler/Summierschaltung 2 zurückgeführt, um die momentane RWD zu aktualisieren.

Die Parallel-Seriell-Umsetzerschaltung 4A empfängt das Ausgangswort von dem Invertierer 3 auf dem Bus 17 sowie das Inversionsbit, um ein Gleichstrom-symmetrisches serielles Signal auf der Leitung 5 für die Übertragung vorzusehen. Die Frequenz des Taktsignals auf der Übertragungsleitung 12 wird zweckmäßigerweise so eingestellt, daß jedes übertragene Aus­ gangswort auf der Leitung 5 zu einem Steuerwort synchronisiert wird, das von dem Taktkanal 6 auf der Leitung 12 vorgesehen wird. Bei einer Ausführungsform weisen die Zäh­ ler/Summierschaltung 2, der Eingangswortinvertierer 3, und der Seriell-Parallel-Umsetzer 4A Register auf, um eine Signalverarbeitung im Pipelinebetrieb zu ermöglichen.

Fig. 2A zeigt eine Ausführungsform des Daten/Steuer-Codierkanals 1 und des Taktkanals 6 der Fig. 1 in einem Codiersystem 200 gemäß der Erfindung. Wie in Fig. 2A gezeigt, empfängt das Codiersystem 200 von einem Grafikcontroller (nicht gezeigt) (a) Videodaten auf einem 18-Bit-Ausgangsbus 110 und (b) drei Steuersignale auf einem 3-Bit-Steuerbus 155. Die 18- Bit-Videodaten werden in einem Controllermodul 51 des Codiersystems 200 empfangen und von einer Blockbildungsschaltung 135 in drei 6-Bit-Datenströme 50a, 50b und 50c aufgeteilt, um von den Controllern Sla, Slb bzw. Slc verarbeitet zu werden. Ähnlich werden die Signale auf dem 3-Bit-Bus 155 auch an das Controllermodul 51 geliefert, wobei an jedem Anschluß 72a, 72b und 72c der Controller 51a, 51b bzw. 51c ein Signal vorgesehen wird. Innerhalb jedes Controllers 51a, 51b und 51c wird der 6-Bit-Datenstrom mit Steuerworten gemultiplext, die gemäß den Steuerzuständen an den Anschlüssen 72a, 72b und 72c erzeugt werden, um einen Daten/Steuerwortstrom zu bilden. Die DatenlSteuerwortströme des Controllermoduls 51 werden jeweils auf einem 6-Bit-Bus 13a, 13b bzw. 13c an Kanäle 1a, 1b bzw. 1c überge­ ben, wobei die oben beschriebenen Steuer- und Datenmodi zur Anwendung kommen. In Fig. 2A ist nur ein Kanal 1a mit weiteren Einzelheiten gezeigt, weil die Kanäle 1b und lc im we­ sentlichen genauso konfiguriert sind wie der Kanal 1a. Der Kanal 1a umfaßt eine Zäh­ ler/Summierschaltung 2a, einen Invertierer 3a und einen Parallel-Seriell-Umsetzer 4a, die der Zähler/Summierschaltung 2, dem Invertierer 3 bzw. dem Parallel-Seriell-Umsetzer 4a ent­ sprechen, die oben in Bezug auf Fig. 1 erläutert wurden. Zusätzlich umfaßt das Codiersystem 200 einen gemeinsamen Taktkanal 6, der im wesentlichen so arbeitet, wie oben mit Bezug auf Fig. 1 beschrieben.

Wie in Fig. 2A gezeigt umfaßt die Zähler/Summierschaltung 2a einen Bitzähler 18 zum Zäh­ ler der "1" und "0"-Bits des Eingangswortes auf dem Bus 13a, um eine Einwortdisparität (SWD) zu bilden. Ein Aufwärts-Abwärtszähler würde sich z. B. für die Realisierung des Bit­ zählers 18 eignen. Im Datenmodus vergleicht ein Vergleicher 19, der die SWD auf einer Lei­ tung 20 vom Bitzähler 18 und eine momentane Laufwortparität (RWD) vom RWD-Register 21 über eine Leitung 37 empfängt, die RWD mit der SWD gemäß den Regeln, die in der Ta­ belle I (oben) vorgesehen wurden, um auf der Leitung 15 ein einzelnes Steuerbit vorzusehen, das angibt, ob das Eingangswort oder sein bitweises Komplement als das Ausgangswort des Daten/Steuer-Codierkanals 1a vorgesehen werden sollte. Im Steuermodus wird das auszuge­ bende Steuersignal im Controller 51a abhängig von einem Steuersignal am Anschluß 39 be­ stimmt, wobei das Steuersignal angibt, ob die RWD im RWD-Register 21 größer als null ist. Das auszugebende Steuerwort wird in dem Controller 51a gemäß den Regeln ausgewählt, die z. B. in der Tabelle II oben angegeben sind.

Im Datenmodus wird das Eingangsdatenwort auf dem Bus 13a von der Zäh­ ler/Summierschaltung 2a an die Anschlüsse 27 oder die Eingangsanschlüsse 24 der Bitinver­ tiererschaltung 25 abhängig davon angelegt, ob ein bitweises Komplement des Eingangsworts ausgegeben werden soll oder nicht. Der Bitinvertierer 25 sieht ein bitweise invertiertes Aus­ gangswort auf dem Bus 26 vor. Im Steuermodus wird das Steuerwort an den Anschlüssen 27 vorgesehen. Ein Multiplexer 28 wählt als Ausgangssignal an den Anschlüssen 40 entweder das Ausgangswort des Bitinvertierers 25 auf dem Bus 26 oder das Eingangswort an den An­ schlüssen 27 aus.

Das Ausgangswort an den Anschlüssen 40 wird dann in einem Puffer 30 gespeichert. Für je­ des invertierte Datenausgangswort (d. h. Datenmodus) wird in dem Puffer 30 bei der Position des Inversionsbits eine "1" gesetzt, um anzuzeigen, daß das Datenwort invertiert wurde. Bei dieser Ausführungsform wird also allen Steuerworten bei der Bitposition, die dem invertierten Bit entspricht, eine logische "1" zugeordnet, wobei das Inversionsbit auch im Steuermodus gesetzt wird. Der Inhalt des Puffers 30 wird als das codierte Ausgangswort auf einen Bus 32 geführt. Ein Bitzähler 34, dessen Eingangsanschlüsse mit dem Bus 32 verbunden sind, führt die SWD des codierten Ausgangswortes zu den Eingangsanschlüssen 35 einer Addierer­ schaltung 36. Die Addiererschaltung 36 aktualisiert die RWD, indem sie die SWD an den Anschlüssen 35 zu der RWD addiert, die momentan im RWD-Register 21 ist (Leitung 37).

Der Parallel-Seriell-Umsetzer 4A serialisiert das codierte Datenwort auf dem Bus 32 für die Übertragung über die Übertragungsleitung 5.

Im Steuermodus sieht der Codierkanal 1 Gleichstrom-symmetrische Steuerworte über die Übertragungsleitung 5 vor. Wie oben erläutert, empfängt der Codierkanal 1a im Steuermodus Steuerworte auf dem Bus 13a von dem Controller 51a (der unten in bezug auf Fig. 2 mit wei­ teren Einzelheiten erläutert ist). Bei dieser Ausführungsform wird jeder Steuerzustand durch eines von zwei Bitmustern dargestellt, die SWDs mit unterschiedlichen Vorzeichen haben. Ein Steuerwort, das den logisch hohen Zustand einer Steuervariablen repräsentiert, kann somit durch ein 7-Bit-Wort mit 5 Bits, die "1" sind, und 2 Bits, die "0" sind, dargestellt werden (z. B. "1111100"), wobei sich eine SWD von 3 ergibt, sowie durch ein 7-Bit-Wort mit 2 Bits, die "1" sind, und 5 Bits, die "0" sind, (z. B. "1100000"), wobei sich eine SWD von -3 ergibt. Ähnlich kann der logisch niedrige Zustand der Steuervariablen durch ein 7-Bit-Wort mit 3 Bits, die "1" sind, und 4 Bits, die "0" sind, dargestellt werden (z. B. 1110000"), wobei sich eine SWD von -1 ergibt, sowie durch ein 7-Bit-Wort mit 4 Bits, die "1" sind, und 3 Bits, die "0" sind (z. B. "1111000") wobei sich eine SWD von 1 ergibt. In jedem Zustand wird eine Gleichstromsymmetrie aufrechterhalten, indem der Disparitätswert der RWD ermittelt und das passende komplementäre Bitmuster gewählt wird, das die RWD verschiebt.

Um einem Empfänger die Steuer- und Datenmodi anzuzeigen, wird ein Steuerwort DE von dem Taktkanal 6 auf eine Taktübertragungsleitung 12 eingeprägt. Auch die Sendung auf der Taktübertragungsleitung 12 sollte in bezug auf den Gleichstrom symmetrisch sein. Bei dieser Ausführungsform ist die Länge des Steuerworts DE zweckmäßigerweise gleich der des co­ dierten Ausgangswortes des Codierkanals 1. Wie in Fig. 2A gezeigt, liefert der Taktsteuer- und Signalerzeuger 7 auf dem Bus 10 die positive oder negative SWD-Darstellung für den momentanten Logikzustand des Steuersignals DE gemäß der RWD der Übertragungsleitung 12 als das Taktausgangswort auf der Übertragungsleitung 12. Die RWD der übertragenen Worte auf der Übertragungsleitung 12 wird, wie oben in bezug auf Fig. 1 erläutert, in der Zähler/Summierschaltung 8 gehalten. Eine Bitzählerschaltung 80 berechnet die SWD des Taktausgangswortes auf dem Bus 10 und aktualisiert die RWD über einer Addiererschaltung 81. Dann wird das Taktausgangswort an die Eingangsanschlüsse 11 des Parallel-Seriell- Umsetzers 4a für die serielle Übertragung über die Übertragungsleitung 12 geliefert.

Fig. 2B zeigt die Steuereinrichtung (Controller) SlA mit weiteren Einzelheiten. (die Control­ ler 51B und 51C, die im wesentlichen genauso aufgebaut sind wie der Controller 51A, sind der Klarheit halber in Fig. 2B nicht gezeigt.) Wie oben erläutert, umfaßt das Codiersystem 200 Codierkanäle 1A, 1B und 1C, die codierte Steuer- und Datenausgangsworte auf Übertra­ gungsleitungen 5, 75 bzw. 76 vorsehen. (Alternativ können die codierten Steuer- und Daten­ ausgangsworte der Übertragungsleitungen S. 75 und 76 selbstverständlich auch im Multiplex­ verfahren auf einer einzigen Übertragungsleitung übertragen werden.) Das Codierersystem 200 umfaßt auch einen Taktkanal 6, der beim Anschluß 9 ein externes Signal empfängt, das anzeigt, ob Steuer- oder Datenworte auf den Übertragungsleitung 5, 75 und 76 übertragen werden sollen.

Wie in Fig. 2B gezeigt, umfaßt der Controller SIA einen Steuerworterzeuger 150, der die Steuerworte erzeugt. Datenworte werden von einem Grafikcontroller in dem Controller 51a über einen Bus 50a empfangen, wie oben erläutert. Bei dieser Ausführungsform erzeugt ein Worterzeuger 150 positive und negative SWD-Darstellungen für jeden Logikzustand eines Steuerwortes. Eine Steuerschaltung 52 wählt über Multiplexer 53 und 54 entweder das positi­ ve Codewort oder das negative Codewort für jeden Logikzustand eines Steuersignals abhän­ gig von einem Rückführungs-Steuersignal 39 von dem Codiererkanal 1A, das anzeigt, ob die momentane RWD größer als null ist oder nicht. Der Multiplexer 55 wählt dann das richtige Codewort abhängig von dem Logikzustand des Steuersignals, das durch das Signal auf der Leitung 72 angegeben wird. Das externe Steuersignal 9, das anzeigt, ob der momentane Mo­ dus "Daten" oder "Steuerung" ist, wählt dann über den Multiplexer 56 zwischen dem Daten­ strom auf dem Bus 68 und dem ausgewählten Steuerwort auf dem Bus 152a.

Daten/Steuer-Codierkanäle 1B und 1C können jeweils unabhängig Steuersignale auf Leitun­ gen 39' und 39" an ihre jeweiligen Controller 51 B bzw. 51 C schicken, um den Status ihrer jeweiligen RWDs anzuzeigen, wodurch jeder Kanal die Codierung des Steuerwortes oder Datenworts mit symmetrischem Gleichstrom für die Übertragung auf den jeweiligen Übertra­ gungsleitungen 5, 75 und 76 unabhängig vorsehen kann. Da bei dieser Ausführungsform ein einziger Taktkanal verwendet wird, sind alle Kanäle gleichzeitig im Datenmodus oder im Steuermodus.

Jedes 7-Bit-Intervall sendet der Taktkanal 6 eines der 7-Bit-Takt/Steuerworte 71-74, um dem Empfänger über die Übertragungsleitung 12 anzuzeigen, ob Steuerworte oder Datenworte über die Übertragungsleitungen 5, 75 und 76 übertragen werden. Bei dieser Ausführungsform zeigen die Takt/Steuerworte 71-72 beide einen Datenmodus an, und die Takt/Steuerworte 73-74 zeigen beide einen Steuermodus an. (Die Bitmuster der Takt/Steuerworte 71-74, die in Fig. 2B gezeigt sind, werden gewählt, um die Decodierung einfach zu halten; jedes der Steu­ erworte 71-74 kann durch die zeitliche Lage eines einzigen 1-auf-0-Übergangs decodiert wer­ den.) Takt/Steuerworte 71-74 können auf dem Chip erzeugt werden, wobei ein Steuerworter­ zeuger verwendet wird, der ähnlich wie der Steuerwortabschnitt des Steuer/Datenwort­ erzeugers 150 ist, der oben erläutert wurde. Alternativ können die Steuerworte des Taktkanals 6 außerhalb des Chips erzeugt werden.

Fig. 2B sieht in einem Beispiel 6 Bit breite Steuerworte 57, 58, 59 und 60 zusammen mit ei­ nem Inversionsbit vor, das von dem Puffer 30 des Kanals 1a vorgesehen wird, wobei diese als Ausgangssteuerworte 62, 63, 64 und 65 mit 7 Bit serialisiert werden. Wie in Fig. 2B gezeigt, belegt das Inversionsbit das am weitesten links liegende Bit in jedem Ausgangswort. Das 6 Bit umfassende Eingangssteuerwort 57 hat z. B. 3 Bits, die "1" sind, und 3 Bits, die "0" sind. Das entsprechende Ausgangssteuerwort 62 hat 4 Bits, die "1" sind, und 3 Bits, die "0" sind. Ähnlich hat das 6 Bit umfassende Steuerwort 59 ein Bit, das "1" ist, und 5 Bits, die "0" sind, und das entsprechende Ausgangssteuerwort 65 hat 2 Bits, die "1" sind, und 5 Bits, die "0" sind.

Fig. 3 zeigt ein Blockdiagramm des Datenkanals 300 eines Empfängers, der die codierten Datenworte, die von dem Datencodierkanal 1a gesendet wurden, decodiert. Wie in Fig. 3 ge­ zeigt, empfängt ein Seriell-Parallel-Umsetzer 85 von der Übertragungsleitung 5 serialisierte Ausgangsdaten oder Steuerworte. Jedes Daten- und Steuerwort wird dann parallel auf den Bus 86 gelegt und durch De-multiplexen auf entweder einen Datenbus 89 oder einen Steuerbus 90 geführt, abhängig von dem codierten Takt/Steuerwort, das gleichzeitig auf der Übertragungs­ leitung 12 empfangen wird. Ein Taktsignaldetektor 104 decodiert das empfangene, codierte Takt/Steuerwort, um zu ermitteln, ob das auf der Leitung 5 empfangene, codierte Wort ein Steuerwort oder ein Datenwort ist. Während des Datenmodus wird das Datenwort auf dem Bus 89 in einem Register 91 zwischengespeichert und nach Entfernung des Inversionsbits bei 92 auf Busse 97 und 101 gelegt. Der Bus 97 ist mit den Eingangsanschlüssen eines Bitinver­ tierers 100 verbunden, der ein bitweises Komplement des Datenwortes auf dem Bus 97 an den Bus 93 weitergibt. Das Inversionsbit, das auf der Leitung 95 vorgesehen wird, wird dann dazu verwendet, den Multiplexer 98 anzusteuern, damit er für die Ausgabe des decodiertes Wort auf dem Bus 102 zwischen dem Wort auf dem Bus 101 oder dem bitweisen Komplement auf dem Bus 93 auswählt. Das decodierte Wort des Kanals 300 wird dann mit anderen decodier­ ten Worten anderer Datenkanäle, falls vorhanden, kombiniert, um den ursprünglichen Daten­ strom wiederaufzubauen.

Die Steuerworte auf dem Bus 90 werden von einer Steuerschaltung 153 verarbeitet, um für jede Steuervariable einen Logikzustand aus einem Bit vorzusehen. Der Taktsignaldetektor 104 gewinnt aus den codierten Taktsteuerworten, die von der Übertragungsleitung 12 emp­ fangen wurden, ein Bittaktsignal (Leitung 103) und ein eingebettetes 7 Bit/Byte-Taktsignal (Leitung 154) wieder. Das 7 Bit/Byte-Taktsignal auf der Leitung 154 dient der Synchronisie­ rung zwischen den verschiedenen Elementen der Empfängerschaltung sowie zu den einge­ henden Daten- und Steuerworten, um eine Verarbeitung im Pipeline-Betrieb zu ermöglichen.

Fig. 4 zeigt ein Flußdiagramm eines Verfahrens zum Codieren digitaler Daten für die Gleich­ stromsymmetrische Übertragung über eine Übertragungsleitung gemäß einer Ausführungs­ form der Erfindung. Wie in Fig. 4 gezeigt, wird ein digitales Eingangswort im Schritt 105 gelesen. Das gelesene Eingangswort hat eine Länge, die im Hinblick auf die Toleranzanforde­ rungen für die Gleichstromasymmetrie zulässig ist (d. h. seine maximale SWD ist geringer als ein gegebener Wert). Dann wird im Schritt 112 der Verarbeitungsmodus bestätigt, um zu er­ mitteln, ob das Eingangswort ein Steuerwort oder ein Datenwort ist.

Wenn es sich ergibt, daß der Verarbeitungsmode der "Datenmodus" ist, wird die SWD des Eingangswortes bei 115 berechnet. Im Schritt 120 wird die berechnete SWD mit einer RWD verglichen. Wenn sich ergibt, daß die SWD größer als null ist (Schritt 121), und wenn sich ergibt, daß die RWD größer oder gleich null ist (Schritt 122), wird das Eingangswort im Schritt 123 invertiert, so daß seine SWD die gleiche Größe, jedoch das entgegengesetzte Vor­ zeichen wie der ursprüngliche Wert hat. Im Schritt 124 wird ein logisch wahres Inversionsbit an das invertierte Wort angehängt, um anzuzeigen, daß das Eingangswort invertiert wurde. Wenn sich jedoch ergeben hat, daß die RWD kleiner als null ist (Schritt 122), wird im Schritt 126 das Eingangswort nicht invertiert, und ein inaktives Inversionsbit wird an das Eingangs­ wort angehängt, um anzuzeigen, daß das Eingangswort nicht invertiert wurde.

Wenn sich ergibt, daß die SWD des Eingangswortes kleiner als oder gleich null ist (Schritt 121), und wenn sich ergibt, daß die RWD kleiner oder gleich null ist (Schritt 127), wird das Eingangswort im Schritt 123 invertiert, so daß sein SWD-Wert die gleiche Größe und das entgegengesetzte Vorzeichen wie sein ursprünglicher Wert hat. Dann wird im Schritt 124 ein logisch wahres Inversionsbit an das invertierte Wort angehängt, um anzuzeigen, daß das Ein­ gangswort invertiert wurde. Wenn sich ergibt, daß die RWD größer als null ist (Schritt 127), wird das Eingangswort nicht verändert, und ein inaktives Inversionsbit wird im Schritt 129 an das Eingangswort angehängt, um anzuzeigen, daß das Eingangswort nicht invertiert wurde.

Wenn sich im Schritt 112 jedoch ergibt, daß der Verarbeitungsmodus der "Steuermodus" ist, und wenn sich ergibt, daß die RWD kleiner oder gleich null ist (Schritt 113), und wenn sich weiter ergibt, daß der Zustand des Steuersignals logisch niedrig ist (Schritt 116), wird im Schritt 117 ein nicht negatives SWD-Steuerwort für den logisch niedrigen Steuerzustand aus­ gewählt. Wenn sich jedoch ergibt, daß der Zustand des Steuersignals logisch hoch ist (Schritt 116), wird im Schritt 119 das Steuerwort mit einer nicht negativen SWD für den logisch ho­ hen Steuerzustand ausgewählt. Im Schritt 125 wird unabhängig davon, ob der Zustand des Steuersignals im Schritt 116 als logisch hoch oder als logisch niedrig ermittelt wurde, bei ei­ ner vorgegebenen Bitposition des Steuerwortes eine "1" vorgesehen (d. h. bei der Bitposition, die der Inversionsbitposition des Datenworts entspricht).

Wenn sich im Schritt 113 jedoch ergibt, daß die RWD größer als null ist, und wenn sich im Schritt 114 ergibt, daß der Zustand des Steuersignals logisch hoch ist, wird im Schritt 128 ein Steuerwort mit einer negativen SWD ausgewählt, um den logisch hohen Zustand des Steuer­ worts anzuzeigen. Wenn sich alternativ im Schritt 114 ergibt, daß der Zustand des Steuersi­ gnals logisch niedrig ist, wird im Schritt 118 ein Steuerwort mit einer negativen SWD ausge­ wählt. Im Schritt 125 wird unabhängig davon, ob der Zustand des Steuersignals im Schritt 114 als logisch hoch oder logisch niedrig bestimmt wurde, bei einer vorgegebenen Bitposition des Steuerwortes eine "1" vorgesehen (d. h. bei der Bitposition, die der Inversionsbitposition des Datenworts entspricht).

Die SWD des Ausgangswortes wird im Schritt 130 berechnet und im Schritt 132 zu der mo­ mentanen RWD in dem RWD-Register des Codierers addiert, um einen aktualisierten RWD- Wert vorzusehen. Wenn es noch nicht serialisiert ist, wird das Ausgangsdaten/Steuerwort für die Gleichstrom-symmetrische Übertragung über eine Übertragungsleitung im Schritt 131 serialisiert.

Es folgt eine Wahrheitstabelle für den Betrieb eines Datencodiererkanals gemäß der Erfin­ dung, welche den oben und in Fig. 4 beschriebenen Codierprozeß zusammenfaßt und das sich daraus ergebende Ausgangswortmuster zeigt.

Tabelle III

Die Tabelle III oben zeigt, daß der 6-Bit-Abschnitt (SD) des codierten Ausgangswortes ab­ hängig von der RWD und der SWD des Eingangsdatenwortes, wie oben beschrieben, inver­ tiert wird. Zusätzlich nimmt SD im Steuermodus ein vorgegebenes Bitmuster an. Das vorge­ gebene Bitmuster kann jedes beliebige Bitmuster sein, solange es ein Bitmuster mit einer SWD ist, welche die Größe der momentanen RWD reduzieren würde, wenn es eingesetzt wird.

Unten ist eine Wahrheitstabelle (Tabelle IV) für den Betrieb des Taktkanals gemäß der Erfin­ dung angegeben, welche die sich ergebenden Signalmuster für die Ausgangstaktsteuerung zeigt.

Tabelle IV

Die obige detaillierte Beschreibung illustriert die Erfindung, welche ein System zum Übertra­ gen digitaler, in bezug auf den Gleichstrom symmetrischer Signale über eine Übertragungs­ leitung ohne Verwendung eines ROM oder einer logischen Gatteranordnung realisiert. Zahl- reiche Modifikationen und Abwandlungen innerhalb des Bereichs der Erfindung sind mög­ lich. Die Erfindung wird durch die Ansprüche definiert.

Claims (15)

1. Codierschaltung für die Gleichstrom-symmetrische Übertragung digitaler Signale über eine Übertragungsleitung (S. 12), mit folgenden Merkmalen:

• a) eine Zählerschaltung (2, 8), die ein Eingangswort und eine laufende Wortdispa­ rität (RWD) empfängt, wobei die Zählerschaltung (2, 8) eine Einwortdisparität (SWD) für das Eingangswort berechnet, und die die SWD mit der RWD ver­ gleicht, um ein Steuersignal vorzusehen, das angibt, ob eine Summe aus der SWD und der RWD einen niedrigeren Betrag hat als der Betrag der RWD; und
• b) eine Invertiererschaltung (3), welche das Steuersignal und das Eingangswort von der Zählerschaltung (2, 8) empfängt, wobei die Invertiererschaltung (3) entweder (i) ein bitweises Komplement des Eingangswort mit einem ange­ hängten Bit, das anzeigt, daß ein bitweises Komplement des Eingangswortes gebildet wurde, wenn das Steuersignal anzeigt, daß die Summe aus der SWD und der RWD einen niedrigeren Betrag hat als der Betrag der RWD, oder ande­ renfalls (ii) das Eingangswort mit einem angehängten Bit, das anzeigt, daß das bitweise Komplement des Eingangswortes nicht gebildet wurde, als ein Aus­ gangswort vorsieht.

2. Codierschaltung nach Anspruch 1, mit einem Parallel-Seriell-Umsetzer (4A, 4B) zum Serialisieren des Ausgangswortes für die Übertragung über die Übertragungsleitung (5, 12).

3. Codierschaltung nach Anspruch 1 oder 2, mit einer Taktschaltung (7) zum Übertragen eines digitalen Taktsignals, wobei in dem Taktsignal ein zweites Steuersignal codiert ist.

4. Codierschaltung nach Anspruch 3, bei der das zweite Steuersignal ein Daten-enable- Signal ist, das anzeigt, ob das Ausgangswort ein Datenwort oder ein Steuerwort ist.

5. Codierschaltung nach einem der vorangehenden Ansprüche, bei der die Zählerschal­ tung (2, 8) folgende Merkmale aufweist:

• a) eine Bitzählerschaltung (18), welche die SWD berechnet;
• b) ein RWD-Register (21) zum Speichern der RWD, wobei die RWD die kumu­ lative Summe der SWD der Ausgangsworte ist, die über die Übertragungslei­ tung (2, 12) übertragen wurden;
• c) eine Vergleicherschaltung (19), welche die SWD und die RWD von dem RWD-Register (21) empfängt, um das Steuersignal vorzusehen; und
• d) einer Addiererschaltung (36), die so angeschlossen ist, daß sie das Ausgangs­ wort und die RWD empfängt, um eine SWD für das Ausgangswort zu der RWD zu addieren und eine aktualisierte RWD vorzusehen.

6. Codiersystem zum Codieren eines digitalen Wortes für die Übertragung auf einer Übertragungsleitung (5, 12), mit folgenden Merkmalen:

• a) eine Blockbildungsschaltung (51) zum Aufteilen des digitalen Worts in mehre­ re Eingangswortblöcke; und
• b) mehrere Codierkanäle (1a, 1b, 1c), die mit der Blockbildungsschaltung (51) verbunden sind, wobei jeder Codierkanal jeweils einen der Eingangswortblöcke empfängt und folgende Merkmale aufweist:
  • a) eine Zählerschaltung (2a, 2b, 2c) zum Berechnen einer Einwortdisparität (SWD) für den Eingangswortblock, wobei die Zählerschaltung die SWD mit einer laufenden Wortdisparität (RWD) für diese Codierschaltung vergleicht, um ein Steuersignal zu erzeugen, das angibt, ob eine Summe aus der SWD und der RWD einen niedrigeren Betrag hat als der Betrag der RWD; und
  • b) eine Invertiererschaltung (3a, 3b, 3c), die mit der Zählerschaltung (2a, 2b, 2c) verbunden ist, wobei die Invertiererschaltung (3) entweder (i) ein bit­ weises Komplement des Eingangswort mit einem angehängten Bit, das den Logikzustand des Steuersignals anzeigt, wenn das Steuersignal einen vorge­ gebenen Logikzustand hat, oder anderenfalls (ii) den Eingangswortblock mit einem angehängten Bit, das den Logikzustand des Steuerwortes anzeigt, wenn das Steuerwort einen zweiten vorgegebenen Logikzustand hat, als ein Ausgangswort vorsieht.

7. Codiersystem nach Anspruch 6, mit einem Parallel-Seriell-Wandler (4a, 4b, 4c) zum Serialisieren des Ausgangsworts für die serielle Übertragung über eine Übertragungs­ leitung (5, 12).

8. Codiersystem nach Anspruch 6 oder 7, bei dem das Ausgangswort ein paralleles Wort ist, mit folgenden weiteren Merkmalen:

• a) ein Ausgangswortmultiplexer (98), der so angeschlossen ist, daß er das Aus­ gangswort jedes Codiererkanals (1a, 1b, 1c) empfängt, wobei der Multiplexer die Ausgangsworte der Codiererkanäle auf einen Ausgangsbus (102) multi­ plext; und
• b) einen Parallel-Seriell-Wandler (4a, 4b), der mit dem Ausgangsbus gekoppelt ist, um die Ausgangsworte für die Übertragung auf einer Übertragungsleitung zu serialisieren.

9. Codiersystem nach einem der Ansprüche 6 bis 8, mit einer Taktschaltung (7; 104) zum Übertragen eines Taktsignals, wobei in dem Taktsignal ein zweites Steuersignal co­ diert ist.

10. Codiersystem nach Anspruch 9, bei dem das zweite Steuersignal für jedes Ausgangs­ wort anzeigt, ob das Ausgangswort ein Datenwort oder ein Steuerwort ist.

11. Verfahren zum Übertragen eines digitalen Worts über eine Übertragungsleitung (5, 12), mit folgenden Verfahrensschritten:

• a) Berechnen einer Einwortdisparität (SWD) eines Eingangswortes;
• b) Berechnen einer laufenden Wortdisparität (RWD), wobei die RWD die kumu­ lativen SWDs der digitalen Worte repräsentiert, die über die Übertragungslei­ tung (5, 12) übertragen wurden;
• c) Vergleichen des Wertes der SWD mit dem Wert der RWD, um ein Steuersig­ nal zu erzeugen, das angibt, ob eine Summe aus der SWD des Eingangswortes und der RWD einen niedrigeren Betrag hat als der Betrag der RWD;
• d) Vorsehen entweder (i) eines bitweisen Komplements des Eingangswortes mit einem angehängten Bit, das angibt, daß das Ausgangswort das bitweise Kom­ plement des Eingangswortes umfaßt, oder (ii) des Eingangsworts mit einem angehängten Bit, das angibt, daß das Ausgangswort das Eingangswort umfaßt, als ein Ausgangswort; und
• e) Übertragen des Ausgangswortes über die Übertragungsleitung (5, 12).

12. Verfahren zum Übertragen eines digitalen Worts nach Anspruch 11, mit folgenden weiteren Verfahrensschritten:

• a) für jeden Logikzustand eines Steuersignals, Vorsehen von zwei Bitmuster zum Darstellen des Logikzustands des Steuersignals, wobei die Bitmuster jeweils eine positive SWD bzw. eine negative SWD aufweisen;
• b) abhängig von dem Logikzustand des Steuersignals und der RWD, Auswählen eines der Bitmuster, so daß eine Summe aus einer SWD der Bitmuster und der RWD einen geringeren Betrag hat als der Betrag der RWD;
• c) Übertragen des ausgewählten Bitmusters über die Übertragungsleitung (5, 12).

13. Verfahren mit folgenden Verfahrensschritten:

• a) Teilen eines Eingangswortes in mehrere Eingangswortblöcke;
• b) Schicken der Eingangswortblöcke an einen oder mehrere Codierkanäle (1a, 1b, 1c), wobei jeder Codierkanal folgende Merkmale aufweist:
  • a) eine Zählerschaltung (2a, 2b, 2c) zum Berechnen einer Einwortdisparität (SWD) für den Eingangswortblock, wobei die Zählerschaltung die SWD mit einer laufenden Wortdisparität (RWD) vergleicht, um ein Steuersignal zu erzeugen, das angibt, ob eine Summe aus der SWD und der RWD einen geringeren Betrag hat als der Betrag der RWD; und
  • b) eine Invertiererschaltung (3a, 3b, 3c), die so angeschlossen ist, daß sie das Steuersignal und den Eingangswortblock von der Zählerschaltung emp­ fängt, wobei die Invertiererschaltung entweder (α) ein bitweises Komple­ ment des Eingangswortblockes mit einem angehängten Bit, das angibt, daß das Ausgangswort das bitweise Komplement des Eingangswortes umfaßt, wenn das Steuersignal einen ersten Logikzustand aufweist, oder (β) den Eingangswortblock mit einem angehängten Bit, das anzeigt, daß das Aus­ gangswort das Eingangswort umfaßt, wenn das Steuersignal einen zweiten Logikzustand aufweist, als ein Ausgangswort vorsieht; und
• c) Übertragen des Ausgangswortes auf einer oder mehreren Übertragungs­ leitungen (5, 12).

14. Verfahren nach Anspruch 13, bei dem die Ausgangsworte auf eine einzige Parallel- Seriell-Umsetzerschaltung gemultiplext werden, um sie über eine einzige Übertra­ gungsleitung zu übertragen.

15. Verfahren nach Anspruch 13 oder 14, bei dem der Schritt b) folgende Schritte umfaßt:

• a) Multiplexen der Eingangswortblöcke auf einen einzelnen Eingangswortbus; und
• b) Vorsehen eines Codierkanals, der mit dem Eingangswortbus verbunden ist, um die Eingangswortblöcke zu codieren.