DE3412986A1 - Digitales nachrichtenuebertragungssystem mit integrierter uebertragung einer zusatzinformation mit geringer bitfolgefrequenz - Google Patents

Digitales nachrichtenuebertragungssystem mit integrierter uebertragung einer zusatzinformation mit geringer bitfolgefrequenz

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DE3412986A1
DE3412986A1 DE19843412986 DE3412986A DE3412986A1 DE 3412986 A1 DE3412986 A1 DE 3412986A1 DE 19843412986 DE19843412986 DE 19843412986 DE 3412986 A DE3412986 A DE 3412986A DE 3412986 A1 DE3412986 A1 DE 3412986A1
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DE19843412986
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Siegbert Dr.-Ing. 7146 Tamm Hentschke
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Alcatel Lucent Deutschland AG
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Standard Elektrik Lorenz AG
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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Description

Digitales Nachrichtenübertragungssystem mit integrierter übertragung einer Zusatzinformation mit geringer BitfoLgefrequenz
Die Erfindung betrifft ein digitales Nachrichtenübertragungssystem, bei dem ein Hauptdatenstrom und ein Hi Ifsdatenstrom niedrigerer Bitfο Igefrequenz integriert übertragen werden.
Ein derartiges System ist bekannt aus EP-A1-0 059 395. Bei diesem System wird der Hilfsdatenstrom dadurch übertragen, daß der Leistungspegel abängig vom Zustand des Hi Ifsdatenstroms verändert wird. Dieses System arbeitet dann zuverlässig, wenn die Bi tf ο l'gef requenz des Hauptdatenstroms im Vergleich zur BitfοIgefrequenz des Hilfsdatenstroms verhältnismäßig hoch ist Cz. B. 34Mbit/s gegenüber 30kbit/s). Ist das Verhältnis zwischen der Bitfolgefrequenz des Hauptdatenstroms und der des Hi Ifsdatenstroms geringer, beispielsweise wenn der Hauptdatenstrom mit 2 oder 8Mbit/s übertragen wird, so ergibt sich bei Anwendung des bekannten Systems ein derart hoher Modulationsgrad, daß die Fehlerhäufigkeit im Hauptdatenstrom unzulässig erhöht würde»
L Γ/Π -Kg/N i 03.04.1984
EPO - COPY
S.Hentschke-9
Es ist daherdie Aufgabe der Erfindung, ein Nachrichtenübertragungssystem der · eingangs genannten Art anzugeben, das für verhäLtnismäfiig niedrige BitfoLgefrequenzen des Hauptdatenstroms geeignet ist.
Die Aufgabe wird wie im Patentanspruch 1 angegeben gelöst.
Weiterbildungen ergeben sich aus den Unteransprüchen.: Das erfindungsgemäße System hat neben dem Vorteil, daß seine Realisierung nur einen geringen Schaltungsaufwand erfordert,
den weiteren Vorteil, daß ein gleichstromfreier Code verwendet wird. Dadurch entfällt ein Verwürfler, der ansonsten notwendig wäre, um eine zuverlässige empfangsseitige Taktableitung sicherzustellen und um die optischen Sender nicht einer übermäßigen Belastung auszusetzen.
Die Erfindung wird anhand der Zeichnungen beispielsweise näher erläutert.
Es zei gen:
Fig. 1 ein Blockschaltbild des gesamten Systems,
Fig. 2 ein Blockschaltbild des sendeseitigen Blockcodierers, Fig. 3a ein Logikschaltbild eines Teils des Codegenerators
nach Fig. 2 zum Erzeugen der Bits c*, c, ,
Fig. 3b ein logisches Schaltbild eines Teils des Codegenerators
nach Fig.2 zum Erzeugen des Bits c^,
Fig. 4 ein Blockschaltbild des empfangsseitigen Blockdecodier e r s ,
Fig. 5 ein Schaltbild der Decodiererlogik nach Fig. 3 und
Fig. 6 ein logisches Schaltbild der zusätzlichen Decodierschaltung des empfangsseitigen Blockdecodiererszum Erkennen des bestimmten Betriebszustandes.
EPO-COPY Mi
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Bei dem System nach Fig. 1 ist auf der Sendeseite ein BLockcodierer 1 gezeigt, der einen Hauptdatenstrom H und einen Hi Lfsdatenstrom D zu einem übertragungsdatenstrom, auch Leitungscode LC genannt, zusammenfaßt. Der BLockcodierer 1 setzt dabei entsprechend dem Zustand des Hi Lfsdatenstroms D jeweiLs eine n-Bit-Gruppe des Hauptdatenstroms H in einen BLockcode mit m Bits pro Wort um, wobei m > η ist. Der BLockcodierer 1 ist deshaLb mit 3B/6B-Codierer bezeichnet, weiL er beispieLsweise jeweiLs 3 Bits des Hauptdatenstroms in ein
IQ 6-Bit-Codewort umsetzt. Zur Steuerung der Umsetzung im Takt des Hauptdatenstroms H ist eine TaktabLeitung 2 vorgesehen. Der zu übertragende mit LC bezeichnete Datenstrom vom Ausgang des BLockcodierers 1 wird in einem eLektrisch-optischen-WandLer 3 in ein optisches SignaL umgesetzt, über eine optische Übertragungsstrecke 4 zu einem optisch-eLektrischen-WandLer 5 auf der Empfangsseite übertragen und dort in einem BLockdecodierer wieder in den Hauptdatenstrom H und den Hi Lfsdatenstrom D aufgetrennt, wofür wiederum eine Taktab-Leitung 7 vorgesehen ist.
[)ie Vorschri f t ,nach weLcher der BLockcodierer 1 und der BLockdecodierer 6 arbeiten, ergibt sich aus einer CodetabeLLe für den verwendeten BLockcode, für die nachstehend 2 verschiedene BeispieLe angegeben sind, die nur Leicht voneinander abweichen.
EPO - COPY
S.Hentschke-9
Bei spie_l 1: 6-Bit-Blockcode D. = 1
3 Bit-Gruppe D = O 011100
Hauptdatenst rom 001110 111000
111 001101 110100
110 001011 110010
101 011001 101100
100 000111 101010
011 010101 100110
010 010011 100011
001 110001 c1a1a2a3C2C3
000 C1c2a1a2a3C3
a1aZa3
Beispiel 2:
3 Bit-Gruppe 6-Bit-BLockcode Hauptdatenstrom D=O
D = 1
111 110 101 100 011 010 001 000
001110 001101 001011 011001 000111 010101 010011 110001
011100 111000 110100 110010 101100 101001 100101 100011
a1a2a3
c1c2a1a2a3C3
C1a1a2a3c2c3
EPO - COPY
9 -
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Der Unterschied zwischen beiden Codetabellen liegt in der vorletzten und in der drittletzten Zeile, wo in der rechten Spalte die mit c- und c, bezeichneten beiden Letzten Bits im Beispiel 1 gleich 1 und 0 und im Beispiel 2 gleich 0 und 1 sind. Wie man den Codetabellen entnimmt, wird eine 3 Bit-Gruppe nach dem links stehenden Codealphabet in den 6-Bit-Blockcode umgesetzt, wenn der Hi Lfsdatenstrom den Binärzustand Null hat (D = 0)und nach dem rechts stehenden Codealphabet, wenn der Hi Lfsdatenstrom den Binärzustand 1 hat (D = 1). In allen Fällen wird die 3 Bit-Gruppe S1 a? a, unverändert in das 6-Bit-Codewort übernommen, und es werden solche zusätzlichen Bits c. c? und C7 hinzugefügt, daß das 6-Bit-Codewort die Wortdisparität NuLl hat.
Unterschiedlich ist die Stelle,
an der die unverändert übernommene 3 Bit-Gruppe zwischen die zusätzlichen Bits c. c-, c, eingefügt ist. Beim Links stehenden Codealphabet (D = 0) erfoLgt die Einfügung zwischen dem zweiten Bit c _ und dem dritten Bit c , , wo gegen beim rechts stehenden Codealphabet die Einfügung zwischen dem ersten Bit C-. und dem zweiten Bit c der zusätzlichen Bits erfolgt.
Ein Blockschaltbild eines Blockcodierers, der nach irgend einem der Beispiele 1 und 2 arbeitet, wird nun. anhand von Fig. 2 erläutert. Der Hauptdatenstrom H wird jeweils in Gruppen von 3 Bits seriell in einen Pufferspeicher P1 eingeschrieben und parallel aus diesem ausgelesen. Von den Ausgängen des Pufferspeichers P1 gelangt jede 3 Bit-Gruppe auf die Eingänge eines Codegenerators 7 und auf die E i η gänge eines Pufferspeichers P2, so daß in den Pufferspeichern P1 und P2 aufeinanderfolgende 3 Bit-Gruppen a,, a^,
EPO - COPY S
S.Hentschke-9
a^'und a^, a^, a^ enthalten sind. Der Codegenerator 7 enthält eine anhand der Fig. 3 noch zu erläuternde einfache Logikschaltung, die aufgrund der 3 Bit-Gruppe a*, a_, a^ und des an einem anderen Eingang anliegenden Hilfsdaten-Stroms D die zusätzlichen Bits C1, c_, c, erzeugt, die, wie bereits erläutert, zu jeder 3 Bit-Gruppe hinzugefügt wird. Die vom Codegenerator erzeugten Bits C1, c-, c, werden in einem dritten Pufferspeicher P 3 gespeichert.
Die im Pufferspeicher P2 und im Pufferspeicher P3 gespeicherten Bits gelangen auf parallele Eingänge eines Multiplexers 8, der, gesteuert vom Hilfsdatenstrom D/die 3 Bit-Gruppe a,. , 3p, a, entweder zwischen c-, und c , (bei D = 0) oder zwischen C1 und c 2 (bei D = 1) einfügt. Es entsteht dadurch der Leitungscode LC, der in Figur 2 am Ausgang des Multiplexers 8 angedeutet ist und der über die übei— tragungsstrecke bis zum Empfänger übertragen wird.
Nachstehend wird der Teil der Logikschaltung zum Erzeugen der Bits C1 und c , anhand von Fig. 3a erläutert. Die Bits a<. und a^ gelangen auf die Eingänge ei ner ODER -Scha I-tung 10 und gleichzeitig auf die Eingänge einer UND- Scha I-tung 11,der Ausgang der CDER -Scha ltung 10 ist mit einem Eingang einer ODER — Schaltung 12 verbunden, und der Ausgang der UND-Schaltung 11 ist mit einem Eingang einer weiteren UND-Schaltung 13 verbunden . Dem anderen Eingang der ODER-Schaltung 12 und der UN-D-Schaltung 13 wird das Bit a, zugeführt. Der Ausgang der ODER-Schaltung 12 ist mit einem invertierenden Eingang ei ner OlD ER-Schaltung 14 und mit einem invertierenden Eingang einer ODER-Schaltung 15 verbunden. Der Hilfsdatenstrom D wird einem zweiten Eingang der ODER-Schaltung 14 und einem zweiten invertierenden
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Eingang der ODER-Schaltung 15 zugeführt. Der Ausgang der ODER-Schaltung 14 ist mit einem Eingang einer UND-Schaltung 16 und der Ausgang der ODER-Schaltung 15 ist mit einem Eingang einer UND-Schaltung 17 verbunden. Diese UND.-Scha Itungen erhalten jeweils an einem invertierenden Eingang das Ausgangssignal der UND-Schaltung 13. Am Ausgang der UND-Schaltung 16 erscheint das Bit c,., wogegen am Ausgang der UND-Schaltung 17 das Bit c, erscheint.
Wie man sich leicht überzeugen kann, erzeugt die Logikschaltung nach Fig. 3a abhängig von ihren Ei ngangssi gna len a1, a->ra·? und D die Bits c. und c, entsprechend der Codetabelle nach Beispiel 1. Eine LogikschaLtung, die nach der Codetabelle ge- * maß Beispiel 2 arbeitet, wäre gegenüber der in Fig. 3a gezeigten Lediglich geringfügig abzuwandeln.
Den zum Erzeugen des Bits c-, vorgesehenen Teil der Logikschaltung des Codegenerators 7 zeigt Fig. 3b. Die Bits a,. und a-, werden Eingängen einer EXCLUSIV-ODER-SchaLtung 18 und ■ gleichzeitig Eingängen einer UND-SchaLtung 19 zugeführt. Der Ausgang der EXCLUSIV-ODER-SchaLtung 18 ist mit einem Eingang einer UND-Schaltung 20 verbunden, deren anderem Eingang das Bit a-, zugeführt wird. Die Ausgänge der UND-Schaltungen 19 und 20 sind mit den Eingängen einer NOR-SchaLtung 21 verbunden, deren Ausgang das Bit c? liefert. Wie man sich leicht überzeugen kann, liefert diese Logikschaltung das Bit c_ entsprechend der CodetabelLe nach Fig. 1, deren beide Codealphabete hinsichtlich des Bits c_ (zweite oder vierte SteI Ie)identisch sind. Eine Logikschaltung, die nach der CodetabelLe gemäß Beispiel 2 arbeiten würde, wäre gegenüber der in Fig. 3b gezeigten geringfügig abzuändern.
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Der empfangss_eitige Blockdecodierer wird anhand der Fig. 4 bis 6 erläutert. Der empfangene Leitungscode LC gelangt vom optisch-elektrischen Wandler (Fig. 1) auf eine Taktableitungsschaltung 22 und gleichzeitig auf mehrere UND-Schaltungen 23, 24 und 25. Die Taktableitungsschaltung besorgt die Blocksynchronisation und die Bittaktsynchronisation aufgrund des empfangenen Leitungscodes, wobei die Blocksynchronisation darauf beruht, daß der Blockcode die Wortdisparität Null hat. Die Taktableitungsschaltung 22 erzeugt unter anderem solche Takte für die UND-Schaltungen 23 bis 25 die bewirken, daß jede UND-Schaltung eine bestimmte Kombination der im Codewort enthaltenen Bits durchläßt. Bei dem vorstehend beschriebenen 6 Bit-Blockcode mit den Bits b.. bis b, wird die UND-Schaltung 23 so gesteuert, daß sie von jedem 6-Bit-Wort die Bits b2, b,, b, durchläßt. In entsprechender Weise gesteuert,läßt die UND-Schaltung 24 die Bits b , , b, , b ,. und die UND-Schaltung 25 die Bits b., bp, b,-, b, durch* Vom Ausgang der UND-Schaltung 23 gelangen die durchgelassenen Bits in einen Pufferspeicher P4, wogegen die am Ausgang der UND-Schaltung 24 erscheinenden Bits in einen Pufferspeicher P5 gelangen. Von den Ausgangsbits der UND-Schaltung 25 leitet eine Decodierlogik 26, für die in Fig. ein Ausführungsbeispiel angegeben ist, den Zustand des Hilfsdatenstroms D ab. Die Bits b,, b, jedes empfangenen 6 Bit-Codewortes werden hierfür nicht benötigt.
Wie aus den beiden Codetabellen ersichtlich, befindet sich die 3 Bit-Gruppe a,. , a 2 , a , entweder an den Bitplätzen 2 bis 4 oder an den Bitplätzen 3 bis 5 des empfangenen Codeworts, so daß entweder im Pufferspeicher P4 oder im Pufferspeicher P5 die Bits des Hauptdatenstroms gespeichert sind. Zur Auswahl einer dieser beiden Möglichkeiten abhängig vom emfpangs-
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seitig abgeleiteten Zustand des Hi Lfsdatenstroms D ist eine SchaLtvorrichtung 27 vorgesehen, die bei D = 1 den Pufferspeicher P4 und bei D=O den Pufferspeicher P5 mit dem Ausgang des BLockdecodierers verbindet, so daß am Ausgang des Schalters 27 die den Hauptdatenstrom H bildenden aufeinanderfolgenden n-Bit-Gruppen erscheinen.
Die Decodier logik nach Fig. 5 zum Ableiten des Zustandes des Hi Lf sdatenst roms D von den Bits b.., b?, b,- und b, hat folgenden Aufbau: Das Bit b.. gelangt auf einen Eingang einer EX-CLUSIV-ODER-Schaltung 30 sowie auf einen Eingang einer UND- |
Schaltung 31 und auf einen invertierenden Eingang einer UND- |
I Schaltung 32. Zum anderen Eingang der UND-Schaltung 31 ge- ,. g
langt das Bit b-.. Das Bit b, wird einem im zweiten invertiei— i ab 3
enden Eingang der UND-Schaltung 32 und einem Eingang einer ■'.
UND-Schaltung 33 zugeführt, deren anderer Eingang mit dem Aus- "-gang der UND-Schaltung 31 verbunden ist. Der Ausgang der UND- J Schaltung 33 ist mit einem zweiten Eingang der EXCLUSIV-ODER- I ■Schaltung 30 verbunden. Das Bit b- wird einem invertierenden Eingang einer UND-Schaltung 34 zugeführt, deren anderer Eingang mit dem Ausgang der UND-Schaltung 32 verbunden ist. Die Ausgänge der UND-Schaltung 34 und der EXCLUSIV-ODER-SchaItung 30 sind mit den Eingängen einer EXCLUSIV-ODER-SchaItung 35 verbunden, deren Ausgang den Zustand des Hi Ifsdatenstroms D liefert. Man kann sich leicht davon überzeugen, daß diese logische Verknüpfung eindeutig den logisehen Zustand des Hi Ifsdatenstroms D ergibt, gleichgültig, ob die Decodierung nach der in Beispiel 1 angegebenen oder nach der in Beispiel 2 angegebenen Codetabelle erfolgt ist.
Die vorstehend beschriebene Codierung bedeutet, daß der übertragene Datenstrom eine BitfοIgefrequenz aufweist, die gegen-
- 14 EPO - COPY
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über der desHauptdatenstroms im Verhältnis m : η (im Beispiel 2 : Derhöht ist . Da die Erfindung gemäß Aufgabenstellung auf verhältnismäßig geringe BitfοLgefrequenzen des Hauptdatenstroms und auf eine optische Übertragungsstrecke angewendet werden soll/ bereitet diese Frequenzerhöhung wegen der ausreichend vorhandenen Übertragungskapazität keine übertragungstechnischen Probleme.
Die Codierung nach den angegebenen -CodetabeIlen bietet eine äußerst ei nf ache .Mög Ii chkei t .-zum übertragen einer Betriebszustandsinformation vom Sender zum Empfänger. Gemäß einer Weiterbildung der vorstehend beschriebenen Erfindung werden bei Vorliegen eines bestimmten Betriebszustandes des Senders, beispielsweise bei einem fehlerhaften Verstärker/ im sendeseitigen Blockcodierer die Bits des blockcodierten Datenstroms invertiert und erst dann ausgesendet. Der empfangsseitige BLockdecodierer enthält dann eine zusätzliche Decodierschaltung/ die erkennt, daß der empfangene Datenstrom der invertierte blockcodierte Datenstrom ist und demzufolge der bestimmte Betriebszustand vorliegt.
Nach dem Erkennen dieser Tatsache invertiert diese zusätzliche Decodierschaltung den empfangenen Datenstrom/ so daß er in der beschriebenen We-ise decodiert werden kann. Bis zum Erkennen dieses Zustandes liefert der empfangsseitige Blockdecodierer ein fehlerhaftes Ausgangssignal/ so daß ein Teil der Information des Hauptdatenstroms und des Hilfsdatenstroms verloren geht. Dieser Verlust kann aber hingenommen werden, da durch eine solche Mitteilung über einen fehlerhaften Zustand des Senders möglicherweise der Ausfall der gesamten Übertragungsstrecke/ also ein weitaus größerer VerIust,verhindert werden kann.
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Zum Invertieren des blockcodierten Datenstroms im sendeseitigen BLockcodierer ist dort Lediglich eine EXCLUSIV-ODER-SchaLtung erforderlich, die am einen Eingang den blockcodierten Datenstrom und an ihrem anderen Eingang bei Vorliegen des bestimmten Betriebszustandes ein Logisches 1-Signal erhält und daraufhin am Ausgang den blockcodierten Datenstrom in polaritätsinvertiertem Zustand abgibt.
Legt man der Codierung die in Beispiel 2 angegebene Codetabelle zugrunde, so ergibt sich eine schaltungsmäßig besonders einfache Möglichkeit, im empfangsseitigen BLockdecodierer die Invertierung zu erkennen. Eine Invertierung des blockcodierten Datenstroms ist gleichbedeutend mit einer invertierten Code— tabelle, die , ausgehend von der normalen Codetabelle nach Beispiel 2, dann das folgende Aussehen hat:
15 3 Bit-Gruppe
Hauptdatenst rom
D=O
6 Bit-Blockcode
D=I
111 110 101 100 011 010 001 000
110001 110010 110100 100110 * 111000 101010 * 101100 001110
100011 000111 001011 001101 010011 010-110 * 011010 * 011100
In dieser Codetabelle enthalten die mit einem Stern markierten
Codewörter Kombinationen der Bits b,., b^, b,-, b, gleich 0110
oder 1010.Solche Kombinationen dieser Bits kommen in der normalen
Codetabelle nach Beispiel 2 nicht vor, so daß ihr Auftreten
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in den CodeWörtern des empfangenen Blockcodes, wenn diese
mit einer hinreichenden Häufigkeit geschieht/· ein zuverlässiger Hinweis darauf ist, daß es sich bei dem empfangenen Daterstronr um den invertiert ausgesendeten blockcodierten Datenstrom handelt.
In diesem Zusammenhang sei erwähnt, daß wegen der Wortdisparität Null die Blocksynchronisation i m empf angssei t i gen
Blockdecodierer in keiner Weise durch die Polaritätsinvertierung beeinträchtigt wird.
Zum Feststellen der genannten normalerweise nicht auftretenden Bitkombinationen ist eine einfache logische Schaltung
nach Fig. 6 geeignet. Diese Schaltung ist eine zusätzliche Decodierschaltung zu der in Fig. 5 gezeigten und wird in
entsprechender Weise wie diese mit verschiedenen Bits jedes Codewortes angesteuert. Das Bit b* wird einem invertierenden Eingang einer UND-Schaltung 40 sowie einem nicht invertierenden Eingang einer UND-Schaltung 41 zugeführt. Das Bit b-, wird einem weiteren Eingang der UND-Schaltung 40 und einem invertierenden Eingang der UND-Schaltung 41 zugeführt. Die Ausgänge beider UND-Schaltungen 40 und 41 gelangen auf die Eingänge einer ODER-Schaltung 42, deren Ausgang mit dem einen Eingang einer UND-Schaltung 43 verbunden ist. An deren anderem Eingang liegt das Bit b,- und derAusgang ist mit einem Eingang einer UND-Schaltung 44 verbunden, an deren anderen anderem, invertierenden Eingang das Bit b, liegt und
die an ihrem Ausgang den logischen Zustand BZ liefert, der den Empfang einer normalerweise nicht vorkommenden Bitkombination bedeutet. Wie man sich leicht überzeugen kann, hat
das Ausgangssignal BZ den logischen Zustand 1, wenn die B i t -
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S.Hentschke-9
kombination b„, b.,, bc, b, entweder gleich 0110 oder 1010 ist. Zum Feststellen, ob tatsächlich der bestimmte Betriebszustand oder ein übertragungsfehler vorliegt, ist lediglich noch eine einfache Zählschaltung erforderlich,, die feststellt, ob die Häufigkeit des Auftretens von solchen Bitkombinationen über einer durch die
statistischen Eigenschaften des Blockcodes gegebenen Schwelle - liegt.
Es sei noch darauf hingewiesen, daß die Erfindung in keiner Weise auf den beschriebenen 3B/6B-BLockcode beschränkt ist.
Vielmehr sind generell solche nB/mB-Blockcodes (m > n) geeignet, die die Wortdisparität Null haben und eine einfache und trotzdem zuverlässige Decodierung erlauben. Darüber hinaus ist es auch möglich, einen Hauptdatenstrom mit mehr als 2 Pegeln in einen Blockcode unter Verwendung von mehr als 2 Codealphabeten umzusetzen.
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Claims (1)

  1. STANDARD ELEKTRIK LORENZ
    AKTIENGESELLSCHAFT . STUTTGART
    S.Hentschke-9
    Patentansprüche
    Digitales Nachrichtenübertragungssystem, bei dem ein Hauptdatenstrom CH) und ein Hi Lfsdatenstrom C D) niedriger BitfοLgefrequenz integriert übertragen werden,
    dadurch gekennzeichnet,
    daß auf der Sendeseite ein Blockcodierer (Fig. 2) vorhanden ist, der den zu übertragenden Hauptdatenstrom (H) in aufeinanderfolgende Gruppen von η Bits Ca1, a?, a-,) einteilt und in einen BLockcode mit m Bits pro Wort und einer Wortdisparität NuLl umsetzt, wobei m > η ist, und wobei die Auswahl des Codealphabets abhängig vom Zustand des Hilfsdatenstroms ( D) gesteuert wird, und daß auf der Empfangsseite ein Blockdecodierer (Fig. 4) vorhanden ist, der den empfangenen Datenstrom (LC) anhand der Wortdisparität NuLL in die aufeinanderfolgenden m-Bit Wörter (b^, h^, b,,
    diese' m-Bit-Wörter wieder in die
    b,, bc, b,) einteilt 4 ρ 6
    n-Bit-Wörter (a
    a,)umsetzt und entsprechend
    dem Code-
    aiphabet, dem sie entnommen sind,den logischen Zustand des Hi Lf sdatenstroms (D)vom empfangenen Datenstrom ableitet (Fig.5)
    2. System nach Anspruch 1, dadurch gekennzeichnet, daß der
    ZT/P1-Kg/Ni
    -Z-
    EPO - COPY &■
    S.Hentschke-9
    BlockcocHerer (Fig. 2) eine solche Umsetzung der n-Bit-Gruppen in den Blockcode mit m Bits pro Wort durchführt, daß die η Bits mit unveränderten Binärwerten und in unver
    änderter Reihenfolge Ca..,
    a.,) im m-Bit-Wort vorkommen.
    5 3. System nach Anspruch 2, dadurch gekennzeichnet, daß die unverändert übernommenen η Bits Ca./ a~, denen Codealphabeten an verschiedenen Stellen zwischen die
    a,) bei verschie
    übrigen Bits (C. C-, C,) des m-Bit-Wortes ein-· gefügt werden Cc. c^ a.
    a, c, oder
    a2 a, c-, c )
    10 4. System nach Anspruch Z, dadurch gekennzeichnet, daß der - B lockcodierer Gruppen von drei Bits Ca., a?, a,) des Hauptdatenstroms nach folgender Tabelle in einen 6-Bit-Blockcode umsetzt, abhängig vom Binärzustand des Hilfsdatenstroms CD)
    3 Bit-Gruppe 6-Bit-Blockcode Hauptdatenstrom D=O
    D = 1
    111 110 101 100 011 010 001 000
    001110 001101 001011 011001 000111 010101 010011 110001
    011100 111000 110100 110010 101100 101010 100110 100011
    a1a2a3
    C1C2a1a2a3C3
    c1a1a2a3c2C3
    — "Z —
    EPO - COPY
    S.Hentschke-9
    5. System nach Anspruch 3, dadurch gekennzeichnet-, daß der - BLockcodierer Gruppen von drei Bits Ca1^a-, a,) des Hauptdatenstroms nach folgender Tabelle in einen 6-Bit-Blockcode umsetzt, abhängig vom Binärzustand des Hi Ifsdatenstroms CD).
    5 3 Bit-Gruppe 6-Bit-Blockcode Hauptdatenstrom D = O 111 001110 110 001101 101 001011 100 011001 011 000111 010 010101 001 010011 000 110001 a1a2a3 C1 C2a1a2a3C3
    D = 1
    011100 111000 110100 110010 101100 101001 100101 100011
    C1a1a2a3c2c3
    6. System nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Blockdecodi erer den Zustand des Hi Ifsdatenstroms ausschließlich von den Bits des m-Bit-Wortes mit den Nummern 1 , 2, 5 und 6 ableitet CFi g. 5).
    7. System nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der sendeseitige Blockcodierer CFig. 2) eine Invertierschaltung enthält, die abhängig vom Vorliegen eines bestimmten Betriebszustands den blockcodierten Datenstrom invertiert und daß der empf angssei t i ge Blockdecodierer CFig. 4) eine zusätzliche Decodleerschaltung CFig. 6) zum Erkennen des bestimmten Betriebszustandes und eine Inver-
    EPO - COPY
    3412PPG
    S.Hentschke-9
    tierschaltung enthält, die den empfangenen Datenstrom vor de~r übrigen Decodierung invertiert, wenn das Vorliegen des bestimmten Betriebszustandes erkannt ist.
    8. System nach Anspruch 7, dadurch gekennzeichnet, daß die zusätzliche Decodierschaltung (Fig. 6) überprüft, ob im empfangenen Datenstrom 6-Bit-Wörter vorkommen, deren Bits Cb1, b_,, b5, b,) mit den Nummern 1, 2 , 5, 6 in dieser Reihenfolge gleich 0110 oder 1010 sind.
    EPO - COPY
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