CH671127A5

CH671127A5 -

Info

Publication number: CH671127A5
Application number: CH262/85A
Authority: CH
Inventors: Immink Kornelis Ant Schouhamer
Original assignee: Philips Nv
Priority date: 1984-01-24
Filing date: 1985-01-21
Publication date: 1989-07-31
Also published as: FR2558662A1; SE457493B; KR850005694A; ES8606759A1; GB2154399B; IT1183280B; JPS60170360A; US4641128A; AU572623B2; ES539718A0; SE8500264L; SG28088G; BE901547A; NL8400212A; DE3500115A1; GB2154399A; HK33489A; SE8500264D0; AU3798185A; FR2558662B1

Description

BESCHREIBUNG

Die Erfindung betrifft ein Verfahren und eine Anordnung zum Codieren eines Datenbitflusses gemäss dem Oberbegriff des Patentanspruchs 1 bzw. 6 sowie ein Verfahren und eine Anordnung zum Decodieren eines solchen Datenbitflusses gemäss dem Oberbegriff des Patentanspruchs 10 bzw. 11.

Das auf diese Weise erhaltene Kanalsignal wird noch einer sog. NRZ-M-Modulation unterworfen, d.h. es wird ein binäres Signal erzeugt, dessen Flanken den «1» Bits des Kanalsignals entsprechen.

Ein derartiges Verfahren ist aus «Electronics Letters», 28. April 1983, Vol. 19, Nr. 9, S. 323 bekannt. Bei dieser Codierungstechnik wird der Bitfluss des Quellensignals in eine geschlossene Aufeinanderfolge einer beschränkten Anzahl (5) zulässiger Quellenwörter verschiedener Länge unterteilt und werden diese unterschiedlichen Quellenwörter in die zugeordneten Kanalwörter umgewandelt. Diese Codierungstechnik tritt besonders in den Vordergrund hinsichtlich einer Anzahl insbesondere bei der Aufzeichnung auf einem Aufzeichnungsträger wichtiger Eigenschaften wie:

1. Der Mindestabstand zwischen aufeinanderfolgenden Übergängen im Kanalsignal ist beschränkt, so dass die erforderliche Frequenzbandbreite beschränkt ist.

2. Der Höchstabstand zwischen aufeinanderfolgenden Übergängen im Kanalsignal ist beschränkt, so dass der Code selbsttaktend ist, d.h. das für die Decodierung dieses Kanalcodes erforderliche Taktsignal kann aus dem Bitfluss selbst abgeleitet werden.

3. Das Decoderzeitfenster, d.h. die Grösse der Dauer, in der das mögliche Auftreten eines Signalübergangs im Kanalcode detektiert werden muss, ist besonders vorteilhaft.

4. Die Fehlerfortpflanzung, d.h. die Anzahl fehlerhaft decodierter Datenbits durch ein einziges fehlerhaftes Kanalbit, ist sehr klein.

5. Die Komplexität der für die Codierung und Decodierung erforderliche Elektronik ist sehr gering, was insbesondere für Kundenanwendungen besonders wichtig ist.

Wie bei jedem Code ist auch bei dem obenbeschriebenen Code für die Unterteilung des Kanalbitflusses in eindeutig erkennbare Informationsblöcke die Anwendung eines Synchronisationswortes unumgänglich. Dieses Synchronisationswort muss ein Kanalbitmuster aufweisen, das im Kanalbitfluss eindeutig erkennbar ist. Zum anderen ist es selbstverständlich vorteilhaft, wenn dieses Synchronisationswort möglichst wenig des verfügbaren Informationsraums beansprucht und weiter möglichst wenig zusätzliche Elektronik erfordert, sowohl in der Coder- als auch in den Decoderschaltungen.

Eine Verwicklung hinsichtlich des Einfügens eines Synchronisationswortes in den erwähnten Code besteht darin, dass durch die Verwendung der zulässigen Quellenwörter mit verschiedenen Längen bei der Codierung der Datenbits vor dem Anfang eines Synchronisationswortes Datenbits verwendet werden müssen, die mit den ersten vier Kanalbits des Synchronisationswortes zusammenfallen, wie weiter unten näher erläutert wird. Auch bei der Decodierung der Kanalbits spielen beim Decodieren der letzten zwei Kanalbits des Bitflusses vor dem Anfang des Synchronisationswortes die ersten vier Kanalbits des Synchronisationswortes eine Rolle. Dies bürdet zusätzliche Anforderungen auf das Muster dieses Synchronisations Wortes.

Der Erfindung liegt die Aufgabe zugrunde, ein Synchronisationswort anzugeben, das diese Anforderungen auf besonders vorteilhafte Weise erfüllt.

Diese Aufgabe wird erfindungsgemäss durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Massnahmen gelöst.

Die einmalige Erkennbarkeit des Synchronisationswortes ist durch eine Aufeinanderfolge von neun Nullen erhalten, was im codierten Kanalsignal nicht vorkommt.

Durch die Verwendung von zwei ersten Kanalbits und zwei letzten Kanalbits mit einem Muster «00» wird erreicht, dass mit Gewissheit der Anforderung hinsichtlich des Mindestabstandes zwischen zwei aufeinanderfolgenden Übergängen im Aufzeichnungssignal entsprochen wird. Durch die Einfügung des ersten Datenbits mit logischem Wert «0» im Quellensignal am Anfang des Synchronisationssignals für die Codierung der vorangehenden Datenbits des Quellensignals wird erreicht, dass auch beim Übergang der codierten Quellenwörter im Kanalsignal auf das Synchronisationswort die Höchstanzahl aufeinanderfolgender Nullen (acht) der normalen Codierung nicht überschritten wird, so dass das Synchronisationswort tatsächlich einmalig mit einer Aufeinanderfolge von neun Nullen gekennzeichnet ist.

Vorzugsweise kann eine Weiterausbildung des Codierverfahrens darin bestehen, dass zum Erhalten einer eindeutigen Wandlung der zwei einem Synchronisations wort vorangehenden Datenbits des Quellensignals der Anfang eines Synchronisationswortes im Datenbitfluss des Quellensignals durch das Einfügen einiger Quellenbits angezeigt wird, die aus einer logischen «0» gefolgt von einer logischen «1» besteht. Durch das Einfügen des zweiten Quellenbits mit logischem Wert «1» wird erreicht, dass nach den Codierungsregeln die ersten zwei Kanalbits eines Synchronisationswortes den Kanalbits entsprechen, wie sie tatsächlich erzeugt werden, was wesentlich wichtig bei der Decodierung der Kanalbits ist. Schliesslich sorgt die Wahl der letzten zwei Kanalbits des Synchronisationswortes zusammen mit der Bedingung hinsichtlich des Musters von neun aufeinanderfolgenden «0»-Bits im Synchronisationswort dafür, dass das Synchronisationswort mit einem eindeutigen Muster endet. Durch die Wahl von «00» für die beiden ersten und die beiden letzten Kanalbits des Synchronisationswortes wird erreicht, dass mit Gewissheit der Bedingung hinsichtlich des Min-destabstands aufeinanderfolgender Übergänge im Aufzeichnungssignal entsprochen wird.

Ein erstes bevorzugtes Ausführungsbeispiel des erfindungs-gemässen Codierverfahrens ist dadurch gekennzeichnet, dass das Synchronisationswort vom Kanalbitmuster 0010000000001000 gebildet wird.

Ein zweites bevorzugtes Ausführungsbeispiel ist dadurch gekennzeichnet, dass das Synchronisationswort vom Kanalbitmuster 001000000000100 gebildet wird.

Das Synchronisationswort kann selbstverständlich zu den gewünschten Zeitpunkten direkt in den Bitfluss des Kanalsignals eingefügt werden. Um die erforderliche Elektronik in der Coderschaltung möglichst einfach zu halten, ist eine weitere Ausführungsform dadurch gekennzeichnet, dass das Synchronisationswort durch das Einfügen eines festen Musters von acht Datenbits im Quellensignal und die kurzzeitige Änderung der Umwandlungsregeln während der Umwandlung dieses festen Musters von Datenbits des Quellensignals in das gewünschte Muster des Synchronisationswortes des Kanalsignals erhalten wird.

Eine Anordnung zur Durchführung des erfindungsgemässen Codierverfahrens ist im Anspruch 6 angegeben. Weitere vorteilhafte Ausführungsbeispiele einer solchen Anordnung sind in den Ansprüchen 7 bis 9 angegeben.

Auf diese Weise ist es mit einem Minimum an zusätzlicher Elektronik möglich, die Erzeugung des Synchronisationswortes zu bewirken.

Ein Verfahren zum Decodieren eines nach dem erfindungsgemässen Codierverfahren erhaltenen Kanalsignals ist im Anspruch 10 angegeben.

Bevorzugte Ausführungsbeispiele einer Anordnung zur Durchführung eines solchen Decodierverfahrens sind in den Ansprüchen 11 und 12 angegeben.

Schliesslich kann ein Aufzeichnungsträger nach Anspruch

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13 mit einem binären Aufzeichnungssignal versehen sein, das mit Hilfe des erfindungsgemässen Verfahrens codiert ist.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 die Codierungsregel,

Fig. 2 die Umwandlung des Bitflusses des Quellensignals in den des Kanalsignals,

Fig. 3 eine Coderanordnung, und

Fig. 4 eine Decoderanordnung,

Fig. 5 zwei mögliche Synchronisationswörter nach der Erfindung, und

Fig. 6 die Art der Einfügung dieser Synchronisationswörter,

Fig. 7 und 8 zwei mögliche Ausführungsbeispiele der Coderanordnung,

Fig. 9 bis 12 die Art der Erzeugung der Synchronisationswörter in der Anordnung nach Fig. 8, und

Fig. 13 ein Ausführungsbeispiel des Decoders.

In Fig. 1 ist tabellarisch die beim Verfahren nach der Erfindung benutzte Codierungsregel dargestellt. Nach dieser Codierungsregel werden in einem zugeführten binären Quellensignal fünf zulässige Wörter Wi bis W5 unterschieden, wobei diese Wörter Ws verschiedene Längen haben, und zwar das Wort Wi eine Länge von 3 Datenbits, das Wort W3 eine Länge von 1 Datenbit und die Wörter W2, W4 und W5 eine Länge von 2 Datenbits. Hierbei gibt die eingeklammerte 1 in der Tabelle Ws für die Wörter W2 und W3 an, dass das betreffende Wort «00» bzw. «0» nur dann angenommen wird, wenn das nach diesem Wort ankommende Datenbit den logischen Wert «1» besitzt. Jedes Quellenwort Ws wird bei der Codierung in das zugeordnete Kanalwort Wc umgewandelt, wobei, wie aus der Tabelle ersichtlich, jedes Datenbit des Quellenwortes Ws zwei Kanalbits des Kanalwortes Wc ergibt.

Zur Veranschaulichung dieser Codierungsregel ist in Fig. 2 anhand eines Beispiels eines Quellensignals S die nach dieser Codierungsregel benutzte Umwandlung in ein Kanalsignal C dargestellt. Das Quellensignal S wird in aufeinanderfolgende Wörter der zulässigen Typen Wi bis W5 unterteilt. Der beispielsweise gewählte Bitfluss ergibt dabei die hier angegebene Aufeinanderfolge von Worten Wi bis W5. Ein jedes dieser im Bitfluss erkannten Quellenwörter wird in das zugeordnete Kanalwort Wc nach der Tabelle in Fig. 1 umgewandelt, was das Kanalsignal C nach Fig. 2 ergibt. Dieses Kanalsignal C wird dann nach der sog. Non-Return- to Zero -(NRZ)-Modulation moduliert, wodurch sich das Signal R ergibt, das dabei z.B. auf einem Aufzeichnungsträger aufgezeichnet wird.

Dieses Aufzeichnungssignal R hat dabei folgende Eigenschaften:

1. Der Mindestabstand zwischen zwei aufeinanderfolgenden Flanken beträgt 1,5 T, wobei T die Länge eines Datenbits des Quellensignals S ist.

2. Der Höchstabstand zwischen zwei aufeinanderfolgenden Flanken beträgt 4,5 T, was klein genug zur Gewährleistung eines selbsttaktenden Systems ist.

3. Das Decoderzeitfenster beträgt 0,5 T, was gross genug ist, um auch bei der Wiedergabe eines Aufzeichnungsträgers zuverlässig arbeiten zu können.

Die grossen Vorteile der Codeumwandlung kommen jedoch zum Ausdruck in der Einfachheit der für die Codierung und Decodierung erforderlichen Elektronik und der Fehlerfortpflanzung, was nachstehend anhand des Coders nach Fig. 3 und des Decoders nach Fig. 4 erläutert wird.

Der Coder nach Fig. 3 enthält ein Schieberegister X, an dessen Eingang das Quellensignal S gelangt und mit der Taktfrequenz fc entsprechend der Bitfrequenz des Quellensignals S durch dieses Schieberegister geführt wird. Dieses Schieberegister X braucht nur drei Zellen Xi bis X3 zum Aufnehmen der drei aufeinanderfolgenden Datenbits des Quellensignals S zu enthalten. Diese drei Zellen Xi, X2, X3 sind mit drei Eingängen il, h,13 einer logischen Schaltung LC zum Zuführen der logischen Werte xi, X2, X3 der in diesen Zellen vorhandenen Datenbits des Quellensignals S zu dieser logischen Schaltung.

Der Coder enthält ein zweites Schieberegister Y mit vier Zellen Yi bis Y4, in denen die Information mit der Taktfrequenz 2fc weitergeschoben wird. Selbstverständlich ist dieses Taktsignal für das Schieberegister Y mit dem Taktsignal für das Schieberegister X synchronisiert. Die Zellen Yi und Y2 sind mit zwei Eingängen Ì4 und is der logischen Schaltung LC zum Zuführen der logischen Werte yi, y2 der in diesen Zellen Yi und Y2 vorhandenen Bits des Kanalsignals verbunden. Weiter sind zwei Ausgänge 0i und O2 der logischen Schaltung LC mit den Zellen Y3 und Y4 des Schieberegisters Y zum Speichern der von der logischen Schaltung LC erzeugten logischen Werten y3 und y4 für die betreffenden Bits des Kanalsignals verbunden.

Die logische Schaltung LC leitet daher die logischen Werte y3 und y4 (die zum Datenbit Xi gehörenden Kanalbits) für die Bits in den Zellen Y3 und Y4 aus den logischen Werten xi, X2, X3 der Datenbits des Quellensignals in den Zellen Xi, X2, X3 des Schieberegisters X und den logischen Werten yi und y2 (die zu den Xi vorangehenden Datenbits gehörenden bereits erzeugten Kanalbits) der Bits des Kanalsignals in den Zellen Yi und Y2 des Schieberegisters Y nach folgenden Algorithmen ab:

y3 = yi y2 {xi x2 x3 + xi x2}

y4 = X2 {xi yi + yi y2 xi}

Durch diese beiden Algorithmen wird selbsttätig die in Fig. 1 und 2 dargestellte Umwandlung des Quellensignals S in das Kanalsignal C erhalten. Da bei der Zuführung der ersten drei Datenbits eines Quellensignals S die logischen Werte yi und yi noch unbestimmt sind, ist es erforderlich, dafür eine Anfangsbedingung einzuführen. Hierzu genügt es, als Anfangsbedingung in beide Zellen Yi und Y2 des Schieberegisters den logischen Wert «0» einzuführen.

Das Eim Ausgang des Schieberegisters Y erhaltene Kanalsignal C wird dabei noch auf bekannte Weise nach dem NRZ-Verfahren im Modulator M moduliert, was das Aufzeichnungssignal R nach Fig. 2 ergibt.

Der Decoder nach Fig. 4 enthält zunächst einen NRZ-De-modulator D, der das zugeführte Auf Zeichnungssignal R nach Fig. 2 wieder in das Kanalsignal C umwandelt. Dieses Kanalsignal C gelangt an ein Schieberegister Z, das nur sechs Zellen Zi bis Zs zu enthalten braucht und darin mit der Taktfrequenz 2fc aufgenommen sind. Diese Zellen Zi bis Z(, sind mit den Eingängen einer logischen Schaltung LD zum Zuführen der logischen Werte yi bis y6 der in diesen Zellen vorhandenen Bits des Kanalsignals an diese Schaltung verbunden. Diese logische Schaltung LD leitet mit einer Taktfrequenz fc, d.h. stets nach dem Weiterschieben der Bits des Kanalsignals C über zwei Zellen des Schieberegisters Z, aus diesen logischen Werten yi bis y6 den logischen Wert W eines Datenbits des Quellensignals S nach folgendem Algorithmus ab:

W = yi y4 + yi y4 + y3 y6

Am Ausgang der logischen Schaltung LD erscheint daher wieder das ursprüngliche Quellensignal. Bei dieser Decodertechnik wird das erste Datenbit des ursprünglichen Quellensignals nicht decodiert. Im allgemeinen ist dies kaum ein Nachteil. Nach Bedarf kann ausserdem daran auf einfache Weise entgegengekommen werden, indem vor den Bits des Kanalsignals als Anfangsbedingung zwei Bits mit dem logischen Wert «0» dem Schieberegister Z zugeführt werden, so dass als Anfangsbedingung yi = y2 = 0 eingeführt und die Decodierung mit den ersten Bits des Kanalsignals in der Zelle Z3 des Schieberegisters Z angefangen wird.

Es sei erwähnt, dass die benutzte Darstellung 0 und 1 für die

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beiden logischen Werte der Binärsignale keineswegs absolut zu betrachten ist. Eine Invertierung der Logik ist selbstverständlich möglich.

Aus dem Decoder nach Fig. 4 ist ohne weiteres ersichtlich, dass für die Decodierung nur stets eine Aufeinanderfolge von 6 Kanalbits des Kanalsignals verwendet wird. Das bedeutet, dass ein fehlerhaftes Kanalbit nur drei fehlerhafte Datenbits des decodierten Signals S zur Folge hat, so dass die Fehlerfortpflanzung der gewählten Codierung nur sehr gering ist.

In Fig. 5 sind zwei mögliche Ausführungsbeispiele des erfin-dungsgemäss benutzten Synchronisationswortes dargestellt. Beide Synchronisationswörter SW(1) und SW(2) fangen mit zwei Kanalbits mit dem logischen Wert «0» an und enden mit zwei Kanalbits mit logischem Wert «0». Dazwischen enthält ein jedes der beiden Synchronisationswörter eine Aufeinanderfolge von zwischen zwei logischen Einsen angeordneten neun Bits mit logischem Wert «0». Ein jedes der beiden Synchronisationswörter hat daher nach der NRZ-Modulation einen Signalverlauf wie angegeben, zur Folge, wobei zwei aufeinanderfolgende Flanken 5T auseinanderliegen. Da diese Zeit 5T in der Coderanlage als solche nicht vorkommt, kann mit diesem Kriterium das Synchronisations wort eindeutig erkannt werden.

Beim Einfügen des Synchronisationswortes in den Kanalbitfluss ist noch zu berücksichtigen, dass da bei der Codierung zugelassene Wörter verschiedener Längen benutzt werden, die Unterteilung des Bitflusses des Quellensignals am Anfang des Synchronisationswortes nicht abgeschlossen zu sein braucht. Mit anderen Worten, es braucht noch nicht festzustehen, zu welchem Worttyp das letzte oder die beiden letzten Datenbits des Quellensignals vor dem Synchronisationswort gehören.

Für eine einfache Codierung auch dieser Datenbits wird er-findungsgemäss in das Quellensignal vorzugsweise ein Satz Pseudo-Datenbits «01» eingefügt, die zeitlich den ersten vier Kanalbits des Synchronisationswortes entsprechen. Dies ist in Fig. 6 veranschaulicht.

Das in Fig. 6a vorausgesetzte Muster von Datenbits ist derart, dass das letzte erkannte, zulässige Wort W4 im Quellensignal gerade beim Beginn des Synchronisationswortes endet. Würde man für die Codierung einen Coder verwenden, der für eine Erkennung der zulässigen Wörter Wi bis W5 ausgelegt ist und nach der Erkennung eines zulässigen Wortes direkt das zugeordnete Kanalwort erzeugt, würde in diesem Fall kein Zusatz der Pseudo-Datenbits «01» erforderlich sein, wie im Umriss im Synchronisationswort SW(1) angegeben ist. Bei der Verwendung des Coders nach Fig. 3 ist es klar, dass zum Umwandeln der beiden Datenbits vor dem Beginn des Synchronisationswortes zwei Pseudo-Datenbits am Anfang des Synchronisationswortes erforderlich sind.

Dies ist gewiss der Fall bei den beispielsweise veranschaulichten Mustern von Datenbits nach Fig. 6b und c. In Fig. 6b kann die Codierung für das letzte Datenbit vor dem Synchronisationswort erst durch den Zusatz des ersten Pseudo-Datenbits und in Fig. 6c durch den Zusatz beider Datenbits festgestellt werden, was einfach daraus ersichtlich ist, dass die letzten zugelassenen Codewörter W4 bzw. W2 das Synchronisationswort überlappen.

Die Wahl der beiden Pseudo-Datenbits wird durch die verschiedenen an die Codierung gestellten Anforderungen bestimmt. Durch die Wahl einer logischen «0» für das erste Pseu-do-Datenbit wird bewirkt, dass die dem Synchronisationswort vorangehenden Datenbits Kanalbits ergeben, die zusammen mit dem Muster der Kanalbits des Synchronisationswortes die Bedingung erfüllen, dass höchstens acht aufeinanderfolgende Nullen auftreten werden. Mit anderen Wortes: es ist gewährleistet, dass auch beim Übergang von den Kanalbits auf das Synchronisationssignal der Bedingung hinsichtlich des höchst zulässigen Abstandes zwischen aufeinanderfolgenden Übergängen im Aufzeichnungssignal entsprochen wird.

Durch die Wahl einer logischen «1» für das zweite Pseudo-Datenbit kann erreicht werden, dass nach den angewandten Codierungsregeln die ersten zwei Kanalbits des Synchronisationswortes immer «00» sind und somit den wirklich benutzten, ersten zwei Kanalbits des Synchronisationsworts entsprechen, was die Codierung erleichtert, wie weiter unten erläutert wird.

In Fig. 7 ist ein erstes Ausführungsbeispiel eines erfindungs-gemässen Coders dargestellt. Dieser Coder ist im wesentlichen gleich dem Coder nach Fig. 3. Es ist ein Geber G zum Erzeugen des Synchronisationswortes der Pseudo-Datenbits hinzugefügt. Dieser Geber G ist mit einem Umschaltkreis P verbunden, der nach einem Befehl dieses Gebers G die Verbindung zwischen dem Schieberegister X und dem Eingang unterbricht und stattdessen den Geber an dieses Schieberegister X zum Einfügen der beiden Pseudo-Datenbits anschliessend an das letzte Datenbit des Quellensignals S vor dem Synchronisationswort anschliesst.

Nach einer Verzögerung von drei Datenbits, also nachdem das letzte Datenbit des Quellensignals codiert ist, macht der Geber G über den Steuereingang Q die logische Schaltung IC unwirksam und gleichzeitig wird das Synchronisationswortmuster über einen Eingang an der Zelle Y3 des Schieberegisters Y in das Kanalsignal eingefügt. Bei dieser Durchführung des Coders wird daher das Synchronisationswort direkt in die Kanalbitreihe eingefügt.

Es ist jedoch auch möglich, dieses gewünschte Synchronisationswort dadurch zu erhalten, dass in das Quellensignal ein spezifisches Muster von acht Datenbits unter kurzzeitiger Änderung der Codierungsregeln eingefügt wird, wie anhand der Fig. 8 und 9 erläutert wird.

Der Coder nach Fig. 8 hat im wesentlichen den gleichen Aufbau wie der nach Fig. 7. Der Geber G zum Erzeugen eines Synchronisationswortes im Kanalsignal führt jedoch nicht direkt dieses Wort dem Schieberegister Y zu, sondern führt dem Schieberegister X ein Datensynchronisationswort zu, das dabei über die logische Schaltung LC in das gewünschte Synchronisationswort für das Kanalsignal umgewandelt wird. Da das Synchronisationswort nicht den normalen Codierungsregeln entspricht, wird bei der Umwandlung des Datensynchronisationswortes in das Kanalsynchronisationswort eine Anpassung der Coderlogik benötigt. Es hat sich jedoch gezeigt, dass diese Anpassung nur einen sehr geringen Umfang zu haben braucht, wie nachstehend anhand der Fig. 9 erläutert wird.

Diese Fig. 9 zeigt ein erstes Beispiel eines Datensynchronisationswortes SW(D). Wie ersichtlich ist, entsprechen die ersten zwei Datenbits dieses Wortes den beiden Pseudo-Datenbits, wie oben bereits angegeben. Die ersten drei Datenbits dieses Wortes werden eindeutig entsprechend dem gewünschten Synchronisationswort SW(1) codiert. Bei der normalen Codierung der nachfolgenden drei Datenbits Di bis D3 würde jedoch ein Kanalbitmuster entstehen [SW' (1)], das nicht dem gewünschten Muster entspricht. Dem ist jedoch sehr leicht abzuhelfen, indem beim Codieren der zwei zum Datenbit Di gehörenden Kanalbits das Datenbit D3 in eine logische «1» geändert wird. Statt dass beim Codieren die Datenbits Di bis D3 als ein Wort vom Typ Wi betrachtet werden, werden durch diese kurzzeitige Änderung von D3 die Datenbits Di und D2 als ein Wort vom Typ W2 und das Datenbit D3 als ein Wort vom Typ W3 betrachtet. Dies hat zur Folge, dass das gewünschte Synchronisationswort durch die logische Schaltung LC erzeugt wird.

Die Verwirklichung dieser kurzzeitigen Änderung des Datenbits D3 bei der Codierung des Datenbits Di ist ganz einfach und kann dadurch hergestellt werden, dass der Geber G in dieser gewünschten Periode eine logische «1» dem Eingang i3 der logischen Schaltung LC zuführt.

In Fig. 10 ist ein alternatives Datensynchronisationswort SW(D) dargestellt. Bei den normalen Codierungsregeln würde dies das Synchronisationswort SW' (1) ergeben. Indem jedoch bei der Codierung des Datenbits Di dem Eingang Ì4 oder Ì5 der

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logischen Schaltung LC eine logische «1» zugeführt wird (siehe gestrichelte Linie in Fig. 8), entsteht das gewünschte Muster des Synchronisationswortes SW(1).

In Fig. II und 12 sind zwei Möglichkeiten zum Erhalten des Synchronisationswortes SW(2) nach Fig. 5 aus einem Daten-synchronisationswort dargestellt. Die Anpassung der Codierungsregeln bei einem Datensynchronisationswort nach Fig. 11 entspricht völlig der Anpassung, die anhand der Fig. 9 beschrieben wurde, und die Anpassung beim Datensynchronisations-wort nach Fig. 12 der, die anhand der Fig. 10 beschrieben wurde.

In Fig. 13 ist schliesslich eine einfache Verwirklichung der Detektion des Synchronisationswortes im Decoder nach Fig. 4 dargestellt. Dieser Decoder entspricht weitgehend dem nach Fig. 4 in dem Sinne, dass das Schieberegister mit drei Zellen Z7

bis Z9 erweitert ist. Mit Hilfe eines Detektors SWD wird detek-tiert, ob der Inhalt aller Zellen Zi bis Z9 eine logische «0» ist, was für ein Synchronisationswort kennzeichnend ist. Dieser Detektor erzeugt dabei ein Detektorsignal zur Verarbeitungsschal-5 tung T, in der der ganze Zeitplan u. dgl. der Signalbehandlung aufgebaut wird. Selbstverständlich kann auch ein Detektor für das Synchronisationswort verwendet werden, der völlig auf dieses Synchronisationswort abgestimmt ist, d.h. ein Detektor mit 16 Eingängen, die an ein Schieberegister mit 16 Zellen angelo schlössen sind, und welcher Detektor ein Detektorsignal erzeugt, sobald die logischen Werte der Kanalbits in diesen 16 Zellen dem Synchronisationswort entsprechen.

Es wird klar sein, dass die Erfindung sich keineswegs auf die dargestellten Ausführungsbeispiele beschränkt, sondern al-15 ternative schaltungstechnische Ausführungsformen in den Rahmen der Erfindung fallen.

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2 Blätter Zeichnungen

Claims

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1. Verfahren zum Codieren eines Datenbitflusses eines binären Quellensignals (S) in einen Kanalbitfluss eines binären Kanalsignals (c) in einem Übertragungssystem, insbesondere zum Aufzeichnen auf einem Aufzeichnungsträger, wobei der Bitfluss des Quellensignals in eine geschlossene Aufeinanderfolge von fünf zulässigen Quellenwörtern (Ws) gemäss nachstehender Tabelle unterteilt wird, welche zulässigen Quellenwörter in die dabei angegebenen Kanalwörter (Wc) umgewandelt werden:

Quellenwörter Kanalwörter

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dadurch gekennzeichnet, dass bei dieser Codierung ein aus 16 Kanalbits bestehendes Synchronisationswort (SW) erzeugt wird, von welchem Synchronisationswort die beiden ersten und die beiden letzten Kanalbits eine logische «0» sind und das zwischenliegende Muster von Kanalbits nur zwei logische «l»en enthält, die durch neun Nullen voneinander getrennt sind, und dass zum Erhalten einer eindeutigen Umwandlung der zwei einem Synchronisationswort vorangehenden Datenbits des Quellensignals der Anfang des Synchronisationswortes im Da-tenbitfluss des Quellensignals durch die Einfügung zumindest eines Quellenbits angezeigt wird, das aus einer logischen Null besteht.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Erhalten einer eindeutigen Umwandlung der zwei einem Synchronisationswort vorangehenden Datenbits des Quellensignals der Anfang eines Synchronisationswortes im Da-tenbitfluss des Quellensignals durch die Einfügung eines Quellenbitsatzes angezeigt wird, der aus einer logischen «0» gefolgt von einer logischen «1» besteht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Synchronisationswort (SW) durch das Kanalbitmuster 0010000000001000 gebildet wird.

4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Synchronisationswort (SW) durch das Kanalbitmuster 0001000000000100 gebildet wird.

5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Synchronisationswort durch die Einführung eines festen Musters von acht Datenbits in das Quellensignal und das kurzzeitige Ändern der Umwandlungsregeln bei der Umwandlung dieses festen Musters von Datenbits des Quellensignals in das gewünschte Muster des Synchronisationswortes des Kanalsignals erhalten wird.

6. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einem ersten Schieberegister (X) zum Aufnehmen und Weiterschieben der Datenbits des Quellensignals (S) mit einer ersten Taktfrequenz (fc), mit einem zweiten Schieberegister (Y) zum Aufnehmen und Weiterschieben der Kanalbits des Kanalsignals (C) mit einer zweiten Taktfrequenz gleich dem Zweifachen der ersten Taktfrequenz, mit einer logischen Schaltung (LC) zum Umsetzen der zulässigen Quellenwörter in die zugeordneten Kanalwörter, welche logische Schaltung drei Eingänge (ii, Ì2, Ì3), die mit drei aufeinanderfolgenden Zellen (Xi, X2, X3) des ersten Schieberegisters (X), zwei Eingänge (Ì4, Ì5), die mit einer ersten bzw. zweiten Zelle (Yi, Y2) des zweiten Schieberegisters verbunden sind, und zwei Ausgänge (0i, O2) enthält, die mit einer dritten bzw. vierten Zelle (Y3, Y4) des zweiten Schieberegisters verbunden sind und wobei diese logische Schaltung zum Zuführen zweier logischer Werte (y3, yt) an die dritte bzw. vierte Zelle (Y3, Y4) des zweiten Schieberegisters nach folgenden Algorithmen ausgelegt ist:

y3 = yi y2 {xiX2x3 + xix2}

und y4 = x2 {xiyi + yiy2Xi}

wobei xi, X2, x3, yi, y2 die logischen Werte der in den betreffenden Schieberegisterzellen (Xi, X2, X3, Yi, Y2) vorhandenen Daten- bzw. Kanalbits sind, dadurch gekennzeichnet, dass die Anordnung mit einem Geber (G, P) wenigstens zum Einfügen eines Datenbits «0» in das Quellensignal (S) zum Anfangszeitpunkt eines gewünschten Synchronisationswortes (SW), das sich an das letzte Datenbit vor diesem Synchronisationswort an-schliesst, und mit Mitteln zum Einfügen des Synchronisationswortes in das Kanalsignal versehen ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass der Geber (G, P) zum Einfügen eines Datenbitmusters «Ol» in das Quellensignal zum Anfangszeitpunkt eines gewünschten Synchronisationswortes ausgelegt ist.

8. Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass Gebermittel (G, Q, Y3) mit dem zweiten Schieberegister (Y) gekoppelt sind, um ein direktes Einfügen des Synchronisationswortes in das Kanalsignal zu bewirken (Fig. 7).

9. Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass der Geber (G, P) mit dem ersten Schieberegister (X) gekoppelt ist, um ein zum Erhalten des Synchronisationswortes bezwecktes festes Muster von Datenbits einzufügen, und eine Steuerschaltung (G) enthält, die mit der logischen Schaltung (LC) gekoppelt ist, um die Algorithmen dieser Logikschaltung beim Umwandeln dieses festen Musters von Datenbits in die Kanalbits des Synchronisationswortes in das Kanalsignal zu ändern (Fig. 8).

10. Verfahren zum Decodieren eines nach einem der Verfahren nach einem der Ansprüche 1 bis 5 codierten Datenbitflusses in den Quellensignalen entsprechenden Signale, dadurch gekennzeichnet, dass zum Detektieren des Synchronisationsworts wenigstens geprüft wird, wann im Kanalbitfluss des Kanalsignals eine Aufeinanderfolge von neun Kanalbits mit dem logischen Wert Null auftritt.

11. Anordnung zur Durchführung des Verfahrens nach Anspruch 10 mit einem Decoder (Z) zum Umwandeln des Kanalsignals (C) in das Quellensignal (S), dadurch gekennzeichnet, dass die Anordnung mit einem Synchronisationswortdetektor versehen ist, der wenigstens zum Detektieren einer Aufeinanderfolge von neun Kanalbits mit logischem Wert «0» und zum anschliessenden Liefern eines Detektorsignals als Gegenantwort darauf eingerichtet ist.

12. Anordnung nach Anspruch 11, bei der der Decoder (Z) mit einem Schieberegister zum Aufnehmen aufeinanderfolgender Kanalbits mit der Taktfrequenz (2fc) des Kanalsignals und mit einer Logikschaltung (LD) mit sechs Eingängen, die mit sechs Zellen Zi bis Ze dieses Schieberegisters zum Aufnehmen der logischen Werte von sechs aufeinanderfolgenden Kanalbits des Kanalsignals verbunden sind, und mit einem Ausgang zum Liefern des Quellensignals versehen ist, wobei die Logikschaltung zum Liefern eines logischen Wertes W an den Ausgang nach folgendem Algorithmus eingerichtet ist:

W = yiy4 + yiy4 + y3y6

wobei yi bis y6 die logischen Werte der Kanalbits in den betreffenden Zellen Zi bis Zß des Schieberegisters sind, dadurch gekennzeichnet, dass das Schieberegister wenigstens neun Zellen zum Aufnehmen von neun aufeinanderfolgenden Kanalbits (Zi bis Zg) und der Synchronisationswortdetektor (SWD) eine Logikschaltung mit wenigstens neun Eingängen in der Verbindung mit den neun Zellen des Schieberegisters enthält (Fig. 13).

13. Aufzeichnungsträger mit einem binären Aufzeichnungssignal, das mit Hilfe eines Verfahrens nach einem der Ansprüche 1 bis 5 erhalten ist.

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