DE69425298T2

DE69425298T2 - Einrichtung zur Kodierung/Dekodierung von n-bit Quellworten in entsprechende m-bit Kanalworte und umgekehrt

Info

Publication number: DE69425298T2
Application number: DE69425298T
Authority: DE
Inventors: Josephus Arnoldus Henricus Maria Kahlman; Kornelis Antonie Schouhamer Immink
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1993-05-04
Filing date: 1994-04-27
Publication date: 2001-02-22
Anticipated expiration: 2014-04-28
Also published as: US5477222A; JPH0750588A; ATE194897T1; JP3294936B2; DE69425298D1

Description

Die Erfindung bezieht sich auf eine Anordnung zur Codierung eines Stromes von Datenbits eines binären Quellensignals in einen Strom von Datenbits eines binären Quellensignals, wobei der Bitstrom des Quellensignals in n-bit Quellenworte aufgeteilt wird, wobei diese Anordnung Umwandlungsmittel aufweist zum Umwandeln der genannten Quellenworte in entsprechende m-bit Kanalworte. Die Erfindung bezieht sich ebenfalls auf eine Anordnung zum Decodieren eines Stromes von Datenbits eines binären Kanalsignals, erhalten mittels einer Codierungsanordnung zum Erhalten eines Stromes von Datenbits eines binären Quellensignals, sowie auf einen Aufzeichnungsträger.
Eine Codierungsanordnung der obengenannten Art ist bekannt aus dem Buch "Coding techniques for digital recorders" von K. A. Schouhamer Immink, Kapitel 5.6.7. Seiten 127 bis 131, Prentice Hall (1991). In dem Buch wird ein Codierer beschrieben zum Erzeugen einer Folge (d,k), die den Parametern entspricht: Rai:e 2/3, (1,7), wobei dieser Codierer ebenfalls von Cohn u. a. in USP 4.337.458 vorgeschlagen wird. In dem bekannten Codierungsschema fehlt das Vorhandensein eines DC-Pegels, der extrem groß sein kann und deswegen Verzerrung in die Kommunikationssysteme einführen kann, die einen DC-Anteil nicht bewältigen können, sowei Verzerrung in die Aufzeichnung von Daten in Magnetmedien.
Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung eine Anordnung zu schaffen zum Codieren von n-bit Quellenworten in entsprechende m-bit Kanalworte, so dass die selber nicht einen DC-Anteil in dem Kanalsignal erzeugt, während sie weiterhin die Möglichkeit schafft, mit Hilfe zusätzlich zu treffender Maßnahmen, ein Kanalsignal in Form einer (d,k) Folge zu schaffen.
Die Anordnung nach der vorliegenden Erfindung weist dazu das Kennzeichen auf, dass die Umwandlungsmittel einen Block von p aufeinanderfolgenden nbit Quellenworten in einen entsprechenden Block von p aufeinanderfolgenden m-bit Kanalworten umwandelt, so dass die Umwandlung für jeden Block von p aufeinanderfolgenden n-bit Quellenworten die Parität aufbewahrt, wobei n, m und p ganze Zahlen sind, wobei m > n ≥ 1 ist, wobei p ≥ 1 ist und wobei p variieren kann. "Die Parität aufbewahren" bedeutet, dass die Parität der n-bit umzuwandelnden Quellenworte der Parität (nach Modulo-2-Addierung) der entsprechenden m = bit Kanalworte, worin sie umgewandelt wurden, entspricht. Dadurch beeinflusst die n-zum-Umwandlungsanordnung, wie diese beansprucht wird, nicht die Polarität des Signals. Die Umwandlung ist derart, dass sie selber nicht einen DC-Anteil in dem Kanalsignal erzeugt.
Die Codierungsanordnung nach der vorliegenden Erfindung kann in Kombination mit einer Bit-Addiereinheit benutzt werden, in der Codeworten einer bestimmten Länge ein Bit hinzugefügt wird. Das erhaltene Signal kann der Codierungsanordnung nach der vorliegenden Erfindung zugeführt werden. Das Kanalsignal der Codierungseinheit wird einem 1T-Vorcodierer zugeführt. Der Zweck der Bit- Addiereinheit ist den aufeinanderfolgenden Codeworten in dem Eingangssignal des Wandlers ein "0"- oder ein "1 "-Bit hinzuzufügen, damit ein Ausgangssignal des Vorcodierers erhalten wird, das DC-frei ist, oder ein Pilotsignal mit einer bestimmten Frequenz aufweist. Das Ausgangssignal des Vorcodierers wird auf einem Aufzeichnungsträger aufgezeichnet. Das Hinzufügen eines "0"-bits in dem Eingangssignal des Wandlers führt dazu, dass die Polarität des Ausgangssignals des 1T-Vorcodierers dieselbe bleibt. Das Hinzufügen eines "1"-Bits führt zu einer Polaritätsumkehrung in dem Ausgangssignal des 1T-Vorcodierers. Der Wandler beeinflusst das Ausgangssignal des 1T-Vorcodierers derart, dass der laufende digitale Summenwert des Ausgangssignals des 1T-Vorcodierers gesteuert werden kann, damit man ein gewünschtes. Muster als Funktion der Zeit hat.
Wegen der Tatsache, dass die Codierungsanordnung nach der vorliegenden Erfindung eine die Parität beibehaltende Codierung verwirklicht, beeinflusst diese nicht die Polarität des Signals, das sie codiert und kann deswegen in Kombination mit der Bit-Hinzufügungseinheit benutzt werden, und zwar ohne die Notwendigkeit einer Änderung.
Vorzugsweise entspricht m dem Wert n+1 und ist n gleich 2. Wenn n gleich 1 oder 2 ist, kann die Anordnung nach der vorliegenden Erfindung benutzt werden, wobei zusätzlich Maßnahmen getroffen werden sollen, was nachher noch erläutert wird, zum Erzeugen von Kanalsignalen in Form einer (d,k) Folge, wobei d = : 1 ist. Höhere Werte für n gestatten nicht die Erzeugung einer (1, k) Folge.
Weiterhin führt n = 1, was bedeutet, dass 1-bit Quellenworte in 2-Bit Kanalworte umgewandelt werden, zu einem 100%igen Anstieg in Bits in dem von der Anordnung erzeugten Kanalsignal. Im Gegensatz dazu führt eine Umwandlung von 2-bit Quellenworten in 3-bit Kanalworte zu einem Anstieg von nur 50% und ist deswegen vorteilhafter.
Es sind mehrere Umwandlungen von 2-bit Quellenworten in 3-bit Kanalworte möglich, die den die Parität beibehaltenden Charakter haben. Eine solcher Umwandlungen ist Gegenstand des Anspruchs 4. Es sei aber bemerkt, dass viele Änderungen der Kanalcodes in der Tafel möglich sind, und zwar insgesamt 4.
Die Anordnung nach der vorliegenden Erfindung, bei der die Umwandlungsmittel 2-Bit Quellenworte in entsprechende 3-bit Kanalworte umwandeln zum Erhalten eines Kanalsignals in Form einer (d,k) Folge, wobei d = 1 ist, wobei die Anordnung weiterhin Mittel aufweist zum Detektieren der Position in dem Bitstrom des Quellensignals, wobei die Codierung einzelner 2-bit Quellenworte in entsprechende einzelne Kanalworte zu einer Verletzung der d-Bedingung an den Kanalwortgrenzen führen würde und zum Liefern eines Steuersignals in Reaktion auf die genannte Detektion, kann weiterhin das Kennzeichen aufweisen, dass beim Fehlen des Steuersignals die Umwandlungsmittel einzelne 2-bit Quellenworte in entsprechende einzelne 3-bit Kanalworte umwandeln, so dass die Umwandlung für jedes 2-bit Quellenwort die Parität behaltend ist.
Insbesondere weist die Anordnung das Kennzeichen auf, dass beim Vorhandensein des genannten Steuersignals die Umwandlungsmittel weiterhin den Block der genannten zwei aufeinanderfolgenden 2-bit Quellenworte in einen entsprechenden Block zweier aufeinanderfolgender 3-bit Kanalworte umwandeln, so dass die Umwandlung für den genannten Block zweier aufeinanderfolgender 2-bit Quellenworte die Parität behaltend ist.
Die Maßnahme zum Umwandeln eines (sagen wir des zweiten Wortes) der beiden aufeinanderfolgenden Quellenworte in ein 3-bit Wort nicht entsprechend den vier Kanalworten CW1 bis CW4 bietet die Möglichkeit empfängerseitig zu detektieren, dass es eine Situation gibt, dass Codierung einzelner Quellenworte in entsprechende einzelne Kanalworte zu einer Verletzung der d = 1 Bedingung führen würde. Der Codierer codiert nun einen Block zweier 2-bit Quellenworte in einen Block von 2 3-bit Kanalworte, so dass die Codierung des Block die Parität behaltend ist, während auch die d = 1-Bedingung erfüllt wird.
Zum Ausgestalten der Codierung von Blöcken zweier 2-bit Quellenworte weist die Anordnung nach der vorliegenden Erfindung das Kennzeichen auf, dass die Umwandlungsmittel die Blöcke zweier aufeinanderfolgender 2-bit Quellenworte in die Blöcke zweier aufeinanderfolgender 3-bit Kanalworte entsprechend der in der nachfolgenden Tafel gegebenen Codierung:
Block von 2 Quellenworten Block von 2 Kanalworten
00 00 100 010
00 01 101 010
10 00 000 010
10 01 001 010
Die Anordnung nach der vorliegenden Erfindung kann zum Erzeugen einer (d,k) Folge, wobei k einen Wert größer als 5 hat, weiterhin mit Mitteln versehen zum Detektieren der Position in dem Bitstrom des Quellensignals, wobei Codierung einzelner 2-bit Quellenworte in einzelne 3-bit Kanalworte zu einer Verletzung der k- Bedingung führen würde und zum Liefern eines zweiten Steuersignals in Reaktion auf die genannte Detektion weiterhin das Kennzeichen aufweisen, dass beim Vorhandensein des zweiten Steuersignals, das während der Umwandlung von drei aufeinanderfolgenden 2-bit Quellenworten auftritt, die Umwandlungsmittel einen Block der ge nannten drei aufeinanderfolgenden 2-bit Quellenworte in einen Block dreier aufeinanderfolgender entsprechender 3-bit Kanalworte umwandeln, so dass die Umwandlung für den genannten Block dreier 2-bit Quellenworte die Parität behaltend ist, wobei die Umwandlungsmittel weiterhin zwei der drei Quellenworte in dem Block in entsprechende 3-bit Kanalworte umwandeln, die den vier Kanalworten CW&sub1; bis CW&sub4; nicht entsprechen, damit die k-Bedingung beibehalten wird.
Diese Maßnahme ermöglicht eine Codierung eines Block von drei 2-bit Quellenworten in einen Block von drei 3-bit Kanalworten zum Erfüllen der k- Bedingung und derart, dass die Codierung dennoch die Parität behaltend ist. Die Maßnahme zum Umwandeln zweier (sagen wir des zweiten und des dritten) Worte von drei aufeinanderfolgenden Quellenworten in ein 3-bit Wort, das den vier Kanalworten CW&sub1; bis CW&sub4; nicht entspricht, bietet die Möglichkeit, empfängerseitig zu detektieren, dass es eine Situation gibt, dass die Codierung einzelner 2-bit Quellenworte in entsprechende einzelne 3-bit Kanalworte zu einer Verletzung der k-Bedinging geführt hätte. Bei Detektion ist der Decoder imstande auf invertierte Art und Weise wie bei der Codierung den Block von drei 3-bit Kanalworten in den entsprechenden Block von drei 2-bit Quellenworten umzuwandeln.
Zum Durchführen der Codierung von Blöcken von drei 2-bit Quellenworten kann die Anordnung nach der vorliegenden Erfindung das Kennzeichen aufweisen, dass die Umwandlungsmittel Blöcke von drei aufeinanderfolgenden 2-bit Quellenworten in Blöcke von drei aufeinanderfolgenden 3-bit Kanalworte entsprechend der Codierung in der nachfolgenden Tafel I umwandeln:
Block von 3 Quellenworten Block von 3 Kanalworten
11 11 11 000 010 010
11 11 10 001 010 010
01 11110 101 010 010
01 11111 100 010 010
Eine Anordnung zum Decodieren eines Stromes von Datenbits eines binären Kanalsignals in einen Strom von Datenbits eines binären Quellensignals, wobei der Bitstrom des Kanalsignals in m-bit Kanalworte aufgeteilt wird, wobei diese Anordnung Rückumwandlungsmittel aufweist zum Rückumwandeln von m-bit Kanalworten in entsprechende n-bit Quellenworte, weist das Kennzeichen auf, dass die Rückumwandlungsmittel einen Block von p aufeinanderfolgenden m-bit Kanalworten in einen entsprechenden Block von p aufeinanderfolgenden n-bit Quellenworten, so dass die Umwandlung für jeden Block von p aufeinanderfolgenden m-bir Kanalworten die Parität behaltend ist, wobei n, m und p ganze Zahlen sind, m > n ist, p ≥ 1 ist und wobei p variieren kann.
Es sei bemerkt, dass in der veröffentlichten Europäischen Patentanmeldung 199.088A2 ein Wandler beschrieben wird zum Umwandeln von n-bit Quellenworten in ein Kanalsignal in Form einer Folge von m-bit Kanalworten, wobei dieses Kanalsignal DC-frei ist. Die Umwandlung ist aber nicht die Parität behaltend.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
Fig. 1 eine erste Ausführungsform der Erfindung,
Fig. 2a eine zweite Ausführungsform der Erfindung,
Fig. 2b eine dritte Ausführungsform der Erfindung, und
Fig. 3 eine vierte Ausführungsform der Erfindung,
Fig. 4 die Anwendung der Anordnung bei einer Anordnung zum Einfügen eines Bits an äquidistanten Stellen in dem seriellen Quellensignal, und
Fig. 5 eine Ausführungsform der Decodierungsanordnung.
Fig. 1 zeigt eine Anordnung mit einer Eingangsklemme 1 zum Empfangen eines Stromes von Datenbits eines binären Quellensignals S. Die Klemme 1 ist mit einem Eingang eines Schieberegisters 2 mit zwei Zellen X&sub1; und X&sub2; verbunden, zum Empfangen zweier aufeinanderfolgender Quellenbits des Quellensignals 5. Das Schieberegister 2 funktioniert wie ein Reihe-Parallel-Wandler zum Erhalten aufeinanderfolgender 2-bit Quellenworte SW. Die Ausgänge der beiden Zellen werden mit zwei Eingängen 11, 12 einer logischen Schaltung LC gekoppelt zum Liefern der logischen Werte (x&sub1;, x&sub2;) der in den Zellen vorhandenen Quellenbits. Die logische Schaltung LC bildet einen Teil der Umwandlungsmittel cm.
Die Anordnung umfasst weiterhin ein zweites Schieberegister 4 mit drei Zellen Y&sub1;, Y&sub2; und Y&sub3;. Ausgänge o1, 02 und o3 der logischen Schaltung LC sind mit Eingängen der drei Zellen Y&sub1;, Y&sub2; bzw. Y&sub3; des Schieberegisters 4 gekoppelt zum Liefern der logischen Werte (y&sub1;, y&sub2;, y&sub3;) der Kanalworte. Ein Ausgang 6 des Schieberegisters 4 ist mit einer Ausgangsklemme 8 gekoppelt. Das Schieberegister 4 ist als Parallel-Reihe-Wandler wirksam zum Umwandeln der 3-bit Kanalworte CW, die VOn der logischen Schaltung LC geliefert werden, in einen Reihenstrom von Datenbits eines binären Kanalsignals C.
Die logische Schaltung LC in den Umwandlungsmitteln cm verwandelt aufeinanderfolgende 2-bit Quellenworte SW in 3-bit Kanalworte, so dass die Umwandlung für jedes 2-bit Quellenwort die Parität behaltend ist. Das bedeutet, dass die Anzahl "Einsen" in dem umzuwandelnden Quellenwort der Anzahl "Einsen" in dem entsprechenden Kanalwort entspricht, wobei eine Modulo-2-Addierung der "Einsen" in dem Kanalwort durchgeführt wird. Oder mit anderen Worten: wenn die Anzahl "Einsen" in dem Quellenwort gerade ist, wird die Anzahl "Einsen" in dem Kanalwort gerade sein. Und: wenn die Anzahl "Einsen" in dem Quellenwort ungerade ist, wird die Anzahl "Einsen" in dem Kanalwort ungerade sein.
Als Beispiel verwandeln die Umwandlungsmittel LC die 2-bit Quellenworte SW in 3-bit Kanalworte CW, und zwar entsprechend der nachfolgenden Tafel:
Es sei an dieser Stelle bemerkt, dass das erste Bit in dem Quellenwort zunächst dem ersten Schieberegister 2 zugeführt wird und dass das erste Bit des Kanalwortes zunächst von dem Ausgang 6 des Schieberegisters 4 geliefert wird.
Der Bitstrom der Kanalworte ist in der NRZI ("non-return to zeroinverse") Notierung, was bedeutet, dass eine "Eins" zu einem Übergang in dem Schreibstrom zur Aufzeichnung des Kanalsignals auf dem magnetischen Aufzeichnungsträger führt.
Die Anordnung nach Fig. 1 kann benutzt werden zum Erzeugen eines kanalsignals C in Form einer (d,k) Folge, welche die d = 1-Bedingung erfüllt. Das bedeutet, dass es zwischen zwei aufeinanderfolgenden "Einsen" in dem seriellen Datenstrom des Kanalsignals wenigstens eine "Null" gibt. Das heißt, dass eine Zusammenballung zweier oder mehrerer "Einsen" in dem Kanalsignal verboten wird.
Es kann passieren, dass die ungeänderte Umwandlung, wie mittels der Anordnung nach Fig. 1, von Kombinationen zweier aufeinanderfolgender 2-bit Quellenworte die d = 1-Bedingung verletzen kann. Solche Kombinationen sind die Kombinationen: "00 00", was bei ungeänderter Umwandlung zu den zwei 3-bit Kanalworten führen würde: "101 101"; "00 01", was bei ungeänderter Umwandlung zu den zwei 3- bit Kanalworten führen würde: "101 100"; "10 00", was bei ungeänderter Umwandlung zu den zwei 3-bit Kanalworten führen würde: "001 101" und "10 01", was bei ungeänderter Umwandlung zu den zwei 3-bit Kanalworten führen würde: "001 100". Das Auftreten solcher Kombinationen sollte detektiert werden, so dass eine geänderte Codierung von Blöcken zweier 2-bit Quellenworte in Blöcke von zwei 3-bit Kanalworten stattfinden kann. Eine geänderte Ausführungsform einer Anordnung nach Fig. 1, die zusätzlich zu der "normalen" Codierung von 2-bit Quellenworten in 3-bit Kanalworte, imstande ist die oben identifizierten Kombinationen zu delektieren, und imstande ist, eine geänderte Codierung zu verwirklichen, so dass die d = 1- Bedingung in dem Kanalsignal dennoch erfüllt ist, ist in Fig. 2a dargestellt.
Die Anordnung nach Fig. 2a umfasst ein Schieberegister mit vier Zellen X&sub1; bis X&sub4; zum Empfangen von vier aufeinanderfolgenden bits (x&sub1;, x&sub2;, x&sub3;, x&sub4;) des seriellen Bitstroms des Quellensignals S. Ausgänge der vier Zellen werden mit entsprechenden Eingängen 11 bis 14 der Umwandlungsmittel cm' gekoppelt. Die Umwand lungsmittel cm' umfassen Detektionsmittel D1. Die Detektionsmittel D1 detektieren die Position in dem seriellen Bitstrom des Quellensignals, wo eine nicht geänderte Codierung einzelner Quellenworte in dem Bitstrom in entsprechende einzelne Kanalworte zu einer Verletzung der d = 1-Bedingung in dem Kanalsignal C führen würde, und liefern in Reaktion auf eine derartige Detektion ein Steuersignal an dem Ausgang 10.
Die Ausgänge der vier Zellen werden ebenfalls mit vier Eingängen 11 bis 14 der logischen Schaltung LC' gekoppelt. Der Ausgang 10 der Detektionsmittel D ist mit einem Steuersignaleingang 12 der logischen Schaltung LC' gekoppelt. Die logische Schaltung LC' hat sechs Ausgänge o1 bis 06, die mit Eingängen von Zellen Y&sub1; bis Y&sub6; des zweiten Schieberegisters 4' gekoppelt sind.
Beim Fehlen eines Steuersignals an dem Steuersignaleingang 12 verwandelt die logische Schaltung LC' das erste 2-bit Quellenwort "x&sub1; x&sub2;" in das 3-bit Kanalwort "y&sub1;y&sub2;y&sub3;" entsprechend der oben gegebenen Tafel I. Sobald die Detektionsschaltung D 1 eine Kombination von zwei 2-bit Quellenworten (x&sub1;x&sub2;, x&sub3;, x&sub4;), die einer der oben gegebenen Kombinationen entspricht, verwandelt die logische Schaltung LC' die Kombination entsprechend der modifizierten Codierung, wie diese in der nachfolgenden Tafel gegeben ist: Tafel II
Wie aus der Tafel hervorgeht, führt eine nicht geänderte Umwandlung der einzelnen zwei 2-bit Quellenworte zu einer Verletzung der d = 1-Bedingung, wenn zwei "Einsen" an der Grenze zwischen den beiden erhaltenen Kanalworten. Die logische Schaltung LC' verwandelt in einer geänderten Codierungsmode die Blöcke zwei er 2-bit Quellenworte aus der linken Spalte der obenstehenden Tafel in die Blöcke zweier 3-bit Kanalworte, wie diese in der rechten Spalte der obenstehenden Tafel 11 gegeben sind. Wie ersichtlich tritt überhaupt keine Verletzung der d = 1-Bedingung auf. Weiterhin ist die geänderte Codierung auf dieselbe Art und Weise die Parität behaltend. Dies bedeutet in der vorliegenden Situation, dass, wenn die Anzahl "Einsen" in den Blöcken zweier 2-bit Quellenworte ungerade (gerade) ist, die Anzahl "Einsen" in dem erhaltenen Block zweier 3-bit Kanalworte ungerade (gerade) ist. Weiterhin eines der zwei 2-bit Quellenworte, das in der obenstehenden Tafel das zweite Wort ist, wird in ein 3-bit Kanalwort codiert, das einem der vier Kanalworte der Tafel I nicht entspricht. Der Grund dazu ist, dass empfängerseitig eine Detektion dieses 3-bit Kanalwortes, das nicht zu dem Satz von vier 3-bit Kanalworten der Tafel I gehört, möglich ist, so dass eine entsprechende Decodierung, welche die invertierte Codierung ist, wie diese anhand der Tefel II definiert ist, durchgeführt werden kann.
Der Block zweier 3-bit Kanalworte, die mit Hilfe der Codierung entsprechend der Tafel 11 erhalten worden sind, wird von der logischen Schaltung LC' an den Ausgängen o1 bis o6 geliefert, wobei diese Kanalworte den sechs Zellen Y&sub1; bis Y&sub6; des Schieberegisters 4' geliefert werden. Es dürfte aus der hier beschriebenen Ausführungsform einleuchten, dass die Situationen, in denen eine geänderte Codierung erforderlich ist, mittels des Detektors D1 unter Verwendung der Quellenworte detektiert werden.
Eine andere Konstruktion der Anordnung zum Durchführen der anhand der Tafel 11 beschriebenen geänderten Codierung ist in Fig. 2b dargestellt. In diesem Fall wird Detektion der Situationen, in denen eine geänderte Codierung durchgeführt werden soll, entschieden unter Verwendung der umgewandelten Kanalworte. Die Anordnung nach Fig. 2b umfasst einen Detektor D1' mit 6 Eingängen zum Empfangen zweier aufeinanderfolgender 3-bit Kanalworte, erhalten mit Hilfe der nicht geänderten Codierung. Der Detektor D1' detektiert, ob die beiden aufeinanderfolgenden 3-bit Kanalworte, die unter Anwendung der nicht geänderten Codierung erhalten worden sind, einem der vier 6-bit Folgen entsprechen, die in der mittleren Spalte unter "ungeänderte Codierung" in der Tafel 11 gegeben sind. Sollte das der Fall sein, liefert der Detektor D1' ein Schaltsignal an dem Ausgang 10 und ein Adresssignal AD an dem Ausgang 10'. Das Schaltsignal wird einem Schaltsignaleingang 45 des Schieberegisters 4" zu geführt. Das Adresssignal AD wird einem Adresssignaleingang 46 einem ROM 47 zugeführt. Der Detektor D1' erzeugt eines von vier möglichen Adresssignalen AD1 bis AD4, und zwar in Reaktion auf die Detektion einer entsprechenden Folge der vier 6- bit Folgen in der mittleren Spalte der Tafel 11. So wird beispielsweise das Adresssignal AD1 erzeugt, wenn der Detekor D1' die Folge "101101" dertektiert und erzeugt das Adresssignal AD4 bei Detektion der 6-bit Folge "001100". Der ROM 47 hat die in der rechten Spalte der Tafel 11 dargestellten 6-bit Folgen gespeichert. Bei Empfang des Adresssignals AD1 liefert der ROM die 6-bit Folge "100 010" an den Ausgängen o1 bis o6 und bei Empfang des Adresssignals AD2 liefert der ROM an seinen Auslängen die 6-bit Folge "101 010". Bei Empfang des Adresssignals AD3 liefert der ROM an seinen Ausgängen die 6-bit Folge "000 010" und bei Empfang des Adresssignals AD4 liefert der ROM die 6-bit Folge "001 010" an seinen Ausgängen. Jede Speicherstelle des Schieberegisters 4" hat nun zwei Eingänge, wobei der eine derselben mit einem entsprechenden Ausgang der logischen Schaltung LC' gekoppelt ist, während der andere mit einem entsprechende Ausgang des ROMs 47 gekoppelt ist.
In der normalen Situation, wobei die d = 1-Bedingung nicht verletzt wird, wird die ungeänderte Umwandlung durchgeführt und es gibt kein Schaltsignal, so dass das Schieberegister die über die oberen Eingänge des Schieberegisters 4" von der logischen Schaltung LC' gelieferten Bits akzeptiert. Wenn die d = 1-Bedingung verletzt wird, führt das dem Schaltsignaleingang 45 zugeführte Schaltsignal dazu, dass das Schieberegister die 6-bit Folge akzeptiert, welche die geänderte Folge ist, die von dem ROM den unteren Eingängen des Schieberegisters 4" zugeführt werden.
Die k-Bedingung in einer (d,k) Folge bedeutet, dass eine Reihe der meisten k "Nullen" zwischen zwei aufeinanderfolgenden "Einsen" in dem Kanalsignal erlaubt sind.
Es kann passieren, dass die ungeänderte Umwandlung dreier aufeinanderfolgender 2-bit Quellenworte die k-Bedingung verletzen könnte.
So würde beispielsweise die Folge der Quellenworten "11 11 11" durch eine ungeänderte Umwandlung zu den drei 3-bit Kanalworten "000 000 000" führen. Wenn eine (d,k) Folge erhalten werden sollte, wobei k den Werten 6, 7 oder 8 entspricht, würde eine solche Kombination von drei 3-bit Kanalworten nicht auftreten.
Ein anderes Beispiel ist die Folge von Quellenworten "11 11 10", die durch eine ungeänderte Umwandlung zu den drei 3-bit Kanalworten "000 000 001" führen würde. Diese Kombination von drei 3-bit Kanalworten erfüllt nicht eine k = 6- oder eine k = 7-Bedingung. Weiterhin endet die Kombination mit einer "1 ", so dass dies zu einer Verletzung der d = 1-Bedingung führen könnte, wenn der Kombination ein 3- bit Kanalwort folgt, das mit einer "1" startet. Eine ähnliche Begründung gilt für die Folge von Quellenworten "01 11 11".
Ein weiteres Beispiel ist die Folge von Quellenworten "Ol 11 10" was durch eine ungeänderte Umwandlung zu den drei 3-bit Kanalworten "100 000 001" führen würde. Diese Kombination kann auf dieselbe Art und Weise wie oben gegeben, zu einer Verletzung der d = 1-Bedingung führen.
Das Auftreten solcher Kombinationen sollte detektiert werden, so dass eine geänderte Codierung stattfinden kann. Ein Ausführungsform einer Anordnung, die, zusätzliche zu der "normalen" Codierung von 2-bit Quellenworten in 3-bit Kanalworte; imstande ist, die oben identifizierten Kombinationen zu detektieren, und imstande ist eine geänderte Codierung durchzuführen, ist in Fig. 3 dargestellt.
Die Anordnung nach Fig. 3 umfasst ein Schieberegister 2" mit sechs Zellen X1 bis X6 zum Empfangen von sechs aufeinanderfolgenden Bits des seriellen Bitstroms des Quellensignals S. Ausgänge der sechs Zellen sind mit entsprechenden Eingängen 11 bis 16 der Umwandlungsmittel cm" gekoppelt. Die Umwandlungsmittel cm' umfassen Detektionsmittel D2. Die Detektionsmittel D2 detektieren die Position des seriellen Bitstroms des Quellensignals, wobei ungeänderte Codierung des Bitstroms zu einer Verletzung der k-Bedingung in dem Kanalsignal C führen würde und liefern in Reaktion auf eine solche Detektion ein Steuersignal an dem Ausgang 15.
Die Ausgänge der sechs Zellen sind ebenfalls mit vier Eingängen 11 bis 16 der logischen Schaltung LC" gekoppelt. Der Ausgang 15 der Detektionsmittel D2 ist mit einem Steuersignaleingang 16 der logischen Schaltung LC" gekoppelt. Die logische Schaltung LC" hat neun Ausgänge o&sub1; bis o&sub9;, die mit Eingängen der Zellen Y&sub1; bis Y&sub9; des zweiten Schieberegisters 4" gekoppelt sind.
Beim Fehlen eines Steuersignals an Drain-Elektrode, Steiersignaleingang 12 und 16 verwandelt die logische Schaltung LC' ein einzelnes 2-bit Quellenwort "x&sub1; x&sub2;" in ein einzelnes 3-bit Kanalwort "y&sub1;y&sub2;y&sub3;", und zwar entsprechend der oben gegebenen Tafel I. Sobals die Detektionsschaltung D1 einen Block von zwei 2-bit Quellenworten "x&sub1; x&sub2;, x&sub3; x&sub4;" detektiert, der einer der in der obenstehenden Tafle 11 gegebenen Kombinationen entspricht, verwandelt die logische Schaltung LC" die Kombination entsprechend der Umwandlungsregel, wie diese in der Tafel 11 gegeben ist, zum Erhalten eines Blocks zweier 3-bit Kanalworte "y&sub1; y&sub2; y&sub3; y&sub4; y&sub5; y&sub6;".
Sobald der Detektor D2 einen Block von drei 2-bit Quellenworten "x&sub1; x&sub2; x&sub3; x&sub4; x&sub5; x&sub6;" detektiert, der einer der oben gegebenen Kombinationen entspricht, verwandelt die logische Schaltung LC" den Block entsprechend der geänderten Codierung, wie diese in der nachfolgenden Tafel gegeben ist, zum Erhalten eines Blocks von drei 3-bit Kanalworten: Tafel III
Die logische Schaltung LC" verwandelt in einer geänderten Codierungsmode die in der linken Spalte der obenstehenden Tafel III gegebenen Blöcke dreier 2-bit Quellenworte in die Blöcke von drei 3-bit Kanalworten, wie diese in der rechten Spalte in der obenestehenden Tafel gegeben sind. Durch Verwirklichung der geänderten Codierung nach der Tafel III ist ein Kanalsignal erhalten worden, das die k = 8-Bedingung erfüllt. Weiterhin ist die geänderte Codierung auf dieselbe Art und Weise die Parität behaltend. Dies bedeutet in der vorliegenden Situation, dass, wenn die Anzahl "Einsen" in der Kombination von drei 2-bit Quellenworten ungerade (gerade) ist, die erhaltene Anzahl "Einsen" in der Kombination der drei 3-bit Kanalworte ungerade (gerade) ist. Weiterhin werden zwei der drei 2-bir Quellenworte, wobei es sich in der obenstehenden Tafel um das zweite und dritte Wort handelt, in ein 3-bit Kanalwort umgewandelt, das einem der vier Kanalworte in der Tafel I nicht entspricht. Der Grund dazu ist, dass empfängerseitig eine Detektion dieser zwei aufeinanderfolgenden 3-bit Kanalworte, die nicht zu dem Satz von vier 3-bit Kanalworten der Tafel I gehören, möglich ist, so dass eine entsprechende Decodierung, welche die Inversion der Codierung ist, wie diese anhand der Tafel III definiert ist, durchgeführt werden kann.
Die Kombination dreier 3-bit Kanalworte, erhalten mit Hilfe der Codierung entsprechend der Tafel III, wird von der logischen Schaltung LC" an den Ausgängen o&sub1; bis o&sub9; geliefert, wobei diese Kanalworte den neun Zellen Y&sub1; bis Y&sub9; des Schieberegisters 4" zugeführt werden. Der serielle Datenstrom des Kanalsignal C wird an der Ausgangsklemme 8 geliefert.
Es dürfte einleuchten, dass auf dieselbe Art und Weise wie anhand der Fig. 2b beschrieben, die Detektion der Verletzung der k-Bedingung auf dem Kanalsignalpegel durchgeführt werden kann, statt auf dem Quellensignalpegel.
Es wurde bereits oben erwähnt, dass andere Umwandlungsregeln zum Umwandeln einzelner 2-bit Quellenworte in einzelne 3-bit Kanalworte möglich sind. Solche Umwandlungsregeln sind in den nachfolgenden drei Tafeln gegeben. Tafel IV Tafel V Tafel VI
Es ist wesentlich, dass Erweiterungen solcher Umwandlungsregeln zur Codierung von Blöcken von zwei oder drei 2-bit Quellenworten in Blöcke von zwei oder drei 3-bit Kanalworte n unter Anwendung der oben gegebenen Erkenntnisse erhalten werden können.
Eine weitere Ausführungsform eine Codieranordnung wird anhand der nachfolgenden Tafel VII näher erläutert. Diese Tafel zeigt die Umwandlungsregel für eine Codieranordnung, die imstande ist 3-bit Quellenworte in 4-bit Kanalworte umzuwandeln. Tafel VII
Wie bereits oben erwähnt, eignen sich die oben beschriebenen Anordnungen durchaus zum Gebrauch in der Codieranordnung, wobei nach jeweils q Bits in einem seriellen Datenstrom ein Bit eingefügt wird zum Verwirklichen einer etwaigen Polaritätsumwandlung. Eine solche Codieranordnung ist in Fig. 4 schematisch dargestellt, wobei dem Wandler 40 die Codieranordnung 41 und eine im Stand der Technik bekannte 1T-Vorcodieranordnung 42, nach der vorliegenden Erfindung folgt. Das Ausgangssignal der 1T-Vorcodieranordnung 42 wird einem Steuersignalgenerator 43 zugeführt, der das Steuersignal für den Wandler 40 erzeugt, zur Steuerung, ob eine "0" oder eine "1" in den dem Wandler 40 zugeführten seriellen Datenstrom eingefügt wird. Die Codieranordnung 41 kann ohne jegliche Änderung zwischen dem Wandler 40 und der 1T-Vorcodieranordnung 42 vorgesehen werden, da die Codieranordnung 41 die Polarität des von dem Wandler 40 erzeugten Signals nicht beeinflusst. Mittels der in Fig. 4 dargestellten Anordnung ist es möglich einen Ton einer bestimmten Frequenz in dem seriellen Datenstrom einzubetten oder den DC-Inhalt des Datenstroms auf Null zu halten. Weiterhin verursacht die Codieranordnung 41, wenn diese eine (d,k) Folge erzeugt, wie oben erläutert worden ist, dass das Ausgangssignal der Anordnung nach Fig. 4 ein (d,k) RLL-Ausgangssignal ist. Ausführungsformen des Wandlers 40 Lassen sich in dem "Bell System Technical Journal" Heft 53, Nr. 6, Seiten 1103-1106 finden.
Fig. 5 zeigt eine Decodieranordnung zum Decodieren des von der Codieranordnung nach Fig. 3 erhaltenen seriellen Datenstroms zum Erhalten eines binären Quellensignals. Die Decodieranordnung hat eine Eingangsklemme 50 zum Empfangen des Kanalsignals, wobei diese Eingangsklemme 50 mit einem Eingang 56 eines Schieberegisters 51 gekoppelt ist, das neun Zellen Y&sub1; bis Y9 aufweist. Das Schieberegister 51 funktioniert als ein Reihe-Parallel-Wandler, so dass Blöcke von drei 3-bit Kanalworten Eingängen i&sub1; bis i9 einer logischen Schaltung 52 zugeführt werden. Die logische Schaltung 52 umfasst die drei Tafeln I, II und III. Ausgänge o&sub1; bis o&sub6; der logischen Schaltung 52 sind mit Eingängen der Zellen X&sub1; bis X&sub6; eines Schieberegisters 54 gekoppelt, dessen Ausgang 57 mit einer Ausgangsklemme 55 gekoppelt ist. Es gibt eine Detektionsschaltung 53 mit Eingängen 11 bis 16, die mit Ausgängen der Zellen Y=4 bis Y&sub9; des Schieberegisters 51 gekoppelt sind und Ausgänge o&sub1; und o&sub2;, die mit Steuer eingängen c1 bzw. c2 der logischen Schaltung 52 gekoppelt sind. Die Detektionsschaltung 53 ist imstande ein "010"-Bitmustser in den Zellen Y&sub4;, Y&sub5; und Y&sub6; des Schieberegisters 51 zu detektieren und ist imstande, ein Bitmuster "010010" in den Zellen Y&sub4; bis Y9 des Schieberegisters 51 zu detektieren.
Bei Detektion des "010010" Bitmusters erzeugt die Detektionsschaltung 53 ein Steuersignal an dem Ausgang o&sub2; und erzeugt bei Detektion eines "010"-Bitmusters in den Zellen Y&sub4;, Y&sub5; und Y&sub6;, während es kein "010"-Bitmuster in den Zellen Y&sub7;, Y&sub8; und Y&sub9; gibt, ein Steuersignal an dem Ausgang o1.
Beim Fehlen der Steuersignale verwandelt die logische Schaltung 52 das 3-bit Kanalwort, das in den Zellen Y&sub1;, Y&sub2; und Y&sub3; gespeichert ist, in das entsprechende 2-bit Quellenwort, wie in der Tafel I erläutert, und liefert das 2-bit Quellenwort den Zellen X&sub1; und X&sub2;. Beim Vorhandensein des Steuersignals an dem Eingang c&sub1; verwandelt die logische Schaltung 52 den Block von zwei 3-bit Kanalworten, die in den Zellen Y&sub1; bis Y&sub6; gespeichert sind, in einen Block von zwei 2-bit Quellenworten, wie in der Tafel II erläutert, und liefert die zwei 2-bit Quellenworte zu den Zellen X&sub1; bis X&sub4;. Beim Vorhandensein des Steuersignals an dem Eingang c&sub2; verwandelt die logische Schaltung 52 den Block von drei 3-bit Kanalworten, die in den Zellen T&sub1; bis Y&sub9; gespeichert sind, in einen Block von drei 2-bit Quellenworten, wie in der Tafel III erläutert, und liefert die drei 2-bit Quellenworte zu den Zellen X&sub1; bis X&sub6;. Auf diese Art und Weise wird der serielle Datenstrom des Kanalsignal in den seriellen Datenstrom des Quellensignals umgewandelt.

Claims

1. Anordnung zur Codierung eines Stromes von Datenbits eines binären Quellensignals (S) in einen Strom von Datenbits eines binären Kanalsignals (C), wobei der Bitstrom des Quellensignals in n-bit Quellenworte (2) aufgeteilt wird, wobei diese Anordnung Umwandlungsmittel (cm) aufweist zum Umwandeln der genannten Quellenworte in entsprechende m-bit Kanalworte, dadurch gekennzeichnet, dass die Umwandlungsmittel (cm) einen Block von p aufeinanderfolgenden n-bit Quellenworten in einen entsprechenden Block von p aufeinanderfolgenden m-bit Kanalworten umwandelt, so dass die Umwandlung für jeden Block von p aufeinanderfolgenden nbit Quellenworten die Parität aufbewahrt, wobei n, m und p ganze Zahlen sind, wobei m > n ≥ 1 ist, wobei p ≥ 1 ist und wobei p variieren kann.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass m = n+1.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass n = 2.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Anordnung einfache Quellenworte in entsprechende einfache Kanalworte umwandelt, und zwar entsprechend der nachfolgenden Tafel:

5. Anordnung nach Anspruch 3 oder 4, wobei die Umwandlungsmittel 2- bit Quellenworte in entsprechende 3-bit Kanalworte umgewandelt werden, damit ein Kanalsignal in Form einer (d,k) Folge erhalten wird, wobei d = 1 ist, wobei die Anordnung weiterhin Mittel aufweist zum Detektieren der Position des Quellensignals in dem Bitstrom, wobei Codierung einfacher 2-bit Quellenworte in entsprechende einfache Kanalworte zu einer Verletzung der d-Bedingung an den Kanalwortgrenzen Führen würde, und Mittel zum Liefern eines Steuersignals in Reaktion auf die genannte Detektion, dadurch gekennzeichnet, dass beim Fehlen des Steuersignals die Umwandlungsmittel einfache 2-bit Quellenworte in entsprechende einfache 3-bit Kanalworte umwandeln, so dass die Umwandlung für jedes 2-bit Quellenwort paritätserhaltend ist.

6. Anordnung nach Anspruch 5, wobei beim Vorhandensein des Steuersignals, das während der Umwandlung zweier aufeinanderfolgender Quellenworte auftritt, die Umwandlungsmittel einen Block der genannten zwei aufeinanderfolgenden 2- bit Quellenworte in einen Block zweier entsprechender 3-bit Kanalworte umwandeln, so dass eines der beiden Quellenworte in dem Block von Quellenworten in ein 3-bit Kanalwort umgewandelt wird, das nicht identisch ist mit einem der vier Kanalworte CW&sub1; bis CW&sub4;, damit die d = 1 Bedingung erhalten wird, dadurch gekennzeichnet, dass beim Vorhandensein des genannten Steuersignals die Umwandlungsmittel weiterhin den Block der genannten zwei aufeinanderfolgenden 2-bit Quellenworte in einen entsprechenden Block zweier aufeinanderfolgender 3-bit Kanalworte umwandeln, so dass die Umwandlung für den genannten Black zweier aufeinanderfolgender 2-bit Quellenworte paritäterhaltend ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Umwandlungsmittel die Blöcke zweier aufeinanderfolgender 2-bit Quellenworte in die Blöcke zweier aufeinanderfolgender 3-bit Kanalworte umwandeln, und zwar entsprechend der in den nachfolgenden Tafel gegebenen Codierung:

Block von 2 Quellenworten Block von 2 Kanalworten

00 00 100 010

00 01 101 010

10 00 000 010

10 01 001 010

8. Anordnung nach Anspruch 6 oder 7, wobei k einen Wert hat, der größer ist als 5, wobei die Anordnung weiterhin mit Mitteln versehen ist zum Detektieren der Position des Quellensignals in dem Bitstrom, wobei die Codierung einfacher 2-bit Quellenworte in einfache 3-bit Kanalworte zu einer Verletzung der k-Bedingung führen würde und zum Liefern eines zweiten Steuersignals in Reaktion auf die genannte Detektion, dadurch gekennzeichnet, dass beim Vorhandensein des zweiten Steuersignals, das während der Umwandlung dreier aufeinanderfolgender 2-bit Quellenworte auftritt, die Umwandlungsmittel einen Block der genannten drei aufeinanderfolgenden 2-bit Quellenworte in einen Block von entsprechenden drei aufeinanderfolgenden 3-bit Kanalworten, so dass die Umwandlung für den genannten Block von 2-bit Quellenworten paritätserhaltend ist, wobei die Umwandlungsmittel weiterhin zwei der drei Quellenworte in dem Block in entsprechende 3-bit Kanalworte umwandeln, die nicht identisch sind zu den vier Kanalworten CW&sub1; bis CW&sub4;, damit die k-Bedingung erhalten wird.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Umwandlungsmittel Blöcke von drei aufeinanderfolgenden 2-bit Quellenworten in Blöcke von drei aufeinanderfolgenden 3-bit Kanalworten umwandeln, und zwar entsprechend der in der nachfolgenden Tafel gegebenen Codierung:

Block von 3 Quellenworten Block von 3 Kanalworten

11 11 11 000 010 010

11 11 10 001 010 010

01 11 11 010 101 010

01 11 11 110 010 010

10. Anordnung nach Anspruch einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Anordnung weiterhin mit Mitteln versehen ist zum Aufzeichnen des binären Kanalsignals auf einem Aufzeichnungsträger.

11. Anordnung zum Decodieren eines Strom von Datenbits eines binären Kanalsignal in einen Strom von Datenbits eines binären Quellensignals, wobei der Bitstrom des Kanalsignals in m-bit Kanalworte aufgeteilt wird, wobei diese Anordnung Rückumwandlungsmittel aufweist zum Rückumwandeln von m-bit Kanalworten in entsprechende n-bit Quellenworte, dadurch gekennzeichnet, dass die Rückumwandlungsmittel einen Block von p aufeinanderfolgenden m-bit Kanalworten in einen entsprechenden Block von p aufeinanderfolgenden n-bit Quellenworten umwandeln, und zwar derart, dass die Umwandlung für jeden Block von p aufeinanderfolgenden m-bit Kanalworten paritätserhaltend ist, wobei n, m und p ganze Zahlen sind, wobei m > n ist, wobei p ≥ 1 ist und wobei p variieren kann.

12. Verfahren zum Codieren eines Stromes von Datenbits eines binären Quellensignals in einen Strom von Datenbits eines binären Kanalsignals, wobei dieses Verfahren die nachfolgenden Verfahrensschritte aufweist:

- das Aufteilen des Bitstroms des Quellensignals in n-bit Quellenworte,

- das Umwandeln der n-bit Quellenworte in entsprechende m-bit Kanalworte, dadurch gekennzeichnet, dass der Umwandlungsschritt einen Block von p aufeinanderfolgenden n-bit Quellenworten in einen entsprechenden Block von p aufeinanderfolgenden m-bit Kanalworten derart umwandelt, dass die Umwandlung für jeden Block von p aufeinanderfolgenden n-bit Quellenworten paritätserhaltend ist, wobei n, m und p ganze Zahlen sind, wobei m > n ≥ 1 ist, wobei p ≥ 1 ist und wobei p variieren kann.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Verfahren weiterhin den Verfahrensschritt der Aufzeichnung des binären Kanalsignals auf einem Aufzeichnungsträger aufweist.

14. Aufzeichnungsträger mit einem binären Kanalsignal, wobei dieses binäre Kanalsignal durch Umwandlung eines entsprechenden binären Quellensignals er halten worden ist, wobei der Bitstrom des binären Kanalsignals in m-bit Kanalworte aufgeteilt ist, wobei das binäre Quellensignal in n-bir Quellenworte aufgeteilt ist und die m-bit Kanalworte durch Umwandlung der n-bit Quellenworte in entsprechende mbit Kanalworte erhalten worden sind, dadurch gekennzeichnet, dass das binäre Kanal- Signal Blöcke von p aufeinanderfolgenden m-bit Kanalworten aufweist, erhalten aus einer Umwandlung eines Blocks von p aufeinanderfolgenden n-bit Quellenworten in die genannten Blöcke von p aufeinanderfolgenden m-bit Kanalworten, wobei dieae Umwandlung für jeden Block von aufeinanderfolgenden n-bit Quellenworten paritätserhaltend ist, wobei n, m und p ganze Zahlen sind, wobei m > n ≥ 1 ist, wobei p ≥ 1 ist und wobei p variieren kann.

15. Aufzeichnungsträger mit einem 1T-vorcodierten Kanalsignal, wobei dieses 1T-vorcodierte Kanalsignal durch 1T-Vorcodierung eines binären Kanalsignal erhalten worden ist, wobei das binäre Kanalsignal durch Umwandlung eines entsprechenden binären Quellensignals erhalten worden ist, wobei der Bitstrom des binären Kanalsignals in m-bit Kanalworte aufgeteilt ist, das binäre Quellensignal in n-bit Quellenworte aufgeteilt ist und die m-bit Kanalworte durch Umwandlung der n-bit Quellenworte in entsprechende m-bit Kanalworte, dadurch gekennzeichnet, dass das binäre Kanalsignal Blöcke von p aufeinanderfolgenden m-bit Kanalworten aufweist, erhalten aus einer Umwandlung eines Blocks von p aufeinanderfolgenden n-bit Quellenworten in die genannten Blöcke von p aufeinanderfolgenden m-bit Kanalworten, wobei die genannte Umwandlung für jeden Block von p aufeinanderfolgenden n-bit Quellenworten paritätserhaltend ist, wobei n, m und p ganze Zahlen sind, wobei m > n ≥ 1 ist, wobei p ≥ 1 ist und wobei p variieren kann.