JP3294936B2 - ｎビットソースワード−ｍビットチャネルワード間符号化・復号装置 - Google Patents
ｎビットソースワード−ｍビットチャネルワード間符号化・復号装置Info
- Publication number
- JP3294936B2 JP3294936B2 JP09341294A JP9341294A JP3294936B2 JP 3294936 B2 JP3294936 B2 JP 3294936B2 JP 09341294 A JP09341294 A JP 09341294A JP 9341294 A JP9341294 A JP 9341294A JP 3294936 B2 JP3294936 B2 JP 3294936B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- words
- source
- channel
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Description
【０００１】
【産業上の利用分野】本発明は、２値ソース信号のデー
タビット流を２値チャネル信号のデータビット流に符号
化するために、ソース信号のデータビット流をｎビット
のソースワードに分割し、前記ソースワードを対応する
ｍビットチャネルワードに変換する変換手段を備える符
号化装置に関するものである。本発明は前記符号化装置
により得られた２進チャネル信号のデータビット流を復
号化して２進ソース信号のデータビット流を得る復号装
置にも関するものである。
タビット流を２値チャネル信号のデータビット流に符号
化するために、ソース信号のデータビット流をｎビット
のソースワードに分割し、前記ソースワードを対応する
ｍビットチャネルワードに変換する変換手段を備える符
号化装置に関するものである。本発明は前記符号化装置
により得られた２進チャネル信号のデータビット流を復
号化して２進ソース信号のデータビット流を得る復号装
置にも関するものである。
【０００２】冒頭に述べた符号化装置は K.A. スコウハ
マー イミンク著「ディジタル記録器用符号化技術」第
５，６，７章、第１２７頁乃至第１３１頁、プリンティ
スホール社１９９１年刊から知られており、この文献
は、レート 2／3,(1,7) のパラメータを満足する（ｄ，
ｋ）系列を発生させる符号化器を論じており、この符号
化器は、ＵＳＰ第 4,337,458号明細書でコーン他が提案
している。この既知の符号化方法は、直流レベルを過度
に増大する惧れがあり、直流成分を処理し得ない通信系
に歪みを導入するのみならず、磁気媒質へのデータ記録
にも歪みを生ずる問題がある。
マー イミンク著「ディジタル記録器用符号化技術」第
５，６，７章、第１２７頁乃至第１３１頁、プリンティ
スホール社１９９１年刊から知られており、この文献
は、レート 2／3,(1,7) のパラメータを満足する（ｄ，
ｋ）系列を発生させる符号化器を論じており、この符号
化器は、ＵＳＰ第 4,337,458号明細書でコーン他が提案
している。この既知の符号化方法は、直流レベルを過度
に増大する惧れがあり、直流成分を処理し得ない通信系
に歪みを導入するのみならず、磁気媒質へのデータ記録
にも歪みを生ずる問題がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ｎビ
ットソースワードをｍビットチャネルワードに符号化し
て、チャネル信号に直流分を発生させない装置を提供す
るのみならず、付加的手法を採ることにより、（ｄ，
ｋ）系列の形のチャネル信号を実現する可能性も提供す
ることにある。
ットソースワードをｍビットチャネルワードに符号化し
て、チャネル信号に直流分を発生させない装置を提供す
るのみならず、付加的手法を採ることにより、（ｄ，
ｋ）系列の形のチャネル信号を実現する可能性も提供す
ることにある。
【０００４】
【課題を解決するための手段】本発明は、頭書に記載の
符号化装置において、前記変換手段が、ｐ個の連続ｎビ
ットソースワードの群（ブロック）をｐ個の連続ｍビッ
トチャネルワードの対応する群（ブロック）に変換する
よう構成され、ｐ個の連続ｎビットソースワードの各群
（ブロック）に対する変換がパリティを保存するように
行われ、ここにｎ，ｍおよびｐが整数であり、ｍ＞ｎ≧
１，ｐ≧１であり、且つｐが可変である、ことを特徴と
するものである。ここで、「パリティを保存する」と
は、変換すべきｎビットソースワードのパリティが変換
後の対応するｍビットチャネルワードのパリティに等し
いことを意味し、その結果、請求の範囲に記載されたｎ
−ｍ変換装置は信号の極性に影響を与えない。かかる変
換は、それ自体、チャネル信号に直流分を発生させない
ものである。
符号化装置において、前記変換手段が、ｐ個の連続ｎビ
ットソースワードの群（ブロック）をｐ個の連続ｍビッ
トチャネルワードの対応する群（ブロック）に変換する
よう構成され、ｐ個の連続ｎビットソースワードの各群
（ブロック）に対する変換がパリティを保存するように
行われ、ここにｎ，ｍおよびｐが整数であり、ｍ＞ｎ≧
１，ｐ≧１であり、且つｐが可変である、ことを特徴と
するものである。ここで、「パリティを保存する」と
は、変換すべきｎビットソースワードのパリティが変換
後の対応するｍビットチャネルワードのパリティに等し
いことを意味し、その結果、請求の範囲に記載されたｎ
−ｍ変換装置は信号の極性に影響を与えない。かかる変
換は、それ自体、チャネル信号に直流分を発生させない
ものである。
【０００５】本発明による符号化装置は、所定長の符号
ワードに１ビットを付加するビット付加ユニットと組合
わせて用いることができ、得られた信号を、本発明符号
化装置に印加することができ、この符号化装置のチャネ
ル信号を１ビット前符号器に印加する。ビット付加ユニ
ットの目的は、変換器の入力信号に含まれている連続符
号ワードに“０”ビットもしくは“１”ビットを付加し
て、直流分のない、あるいは、一定周波数の道案内信号
を含んだ前符号器出力信号を得ることにあり、その前符
号器出力信号は記録担体に記録する。変換器の入力信号
への“０”ビットの付加は、１ビット前符号器の出力信
号の極性はもとのままであり、“１”ビットの付加は、
１ビット前符号器の出力信号に極性反転を生ずる。した
がって、変換器が１ビット前符号器の出力信号に影響し
て、１ビット前符号器の出力信号の連続ディデタル加算
値が時間の関数として所望のパターンを呈するように制
御される。
ワードに１ビットを付加するビット付加ユニットと組合
わせて用いることができ、得られた信号を、本発明符号
化装置に印加することができ、この符号化装置のチャネ
ル信号を１ビット前符号器に印加する。ビット付加ユニ
ットの目的は、変換器の入力信号に含まれている連続符
号ワードに“０”ビットもしくは“１”ビットを付加し
て、直流分のない、あるいは、一定周波数の道案内信号
を含んだ前符号器出力信号を得ることにあり、その前符
号器出力信号は記録担体に記録する。変換器の入力信号
への“０”ビットの付加は、１ビット前符号器の出力信
号の極性はもとのままであり、“１”ビットの付加は、
１ビット前符号器の出力信号に極性反転を生ずる。した
がって、変換器が１ビット前符号器の出力信号に影響し
て、１ビット前符号器の出力信号の連続ディデタル加算
値が時間の関数として所望のパターンを呈するように制
御される。
【０００６】本発明による符号化装置は、パリティ保存
符号化を実現するものであるから、符号化する信号の極
性には影響せず、したがって、何ら変更を要せずにビッ
ト付加ユニットと組合わせて使用することができる。
符号化を実現するものであるから、符号化する信号の極
性には影響せず、したがって、何ら変更を要せずにビッ
ト付加ユニットと組合わせて使用することができる。
【０００７】好ましくは、ｍをｎ＋１に等しくし、ｎを
２に等しくする。ｎを１もしくは２に等しくする場合に
は、後述するように、付加的手法を採ることにより、ｄ
＝１のときに（ｄ，ｋ）系列の形のチャネル信号を発生
させるために本発明による装置を用いることができる。
ｎをそれより高い値にすることは、（１，ｋ）系列の発
生には許されない。
２に等しくする。ｎを１もしくは２に等しくする場合に
は、後述するように、付加的手法を採ることにより、ｄ
＝１のときに（ｄ，ｋ）系列の形のチャネル信号を発生
させるために本発明による装置を用いることができる。
ｎをそれより高い値にすることは、（１，ｋ）系列の発
生には許されない。
【０００８】さらに、ｎ＝１は、１ビットソースワード
を２ビットチャネルワードに変換することを意味する
が、その結果は、この装置で発生されるチャネル信号の
ビット数の１００％の増加となる。これに反し、２ビッ
トソースワードの３ビットチャネルワードへの変換は５
０％だけの増加となり、したがって、より有利である。
を２ビットチャネルワードに変換することを意味する
が、その結果は、この装置で発生されるチャネル信号の
ビット数の１００％の増加となる。これに反し、２ビッ
トソースワードの３ビットチャネルワードへの変換は５
０％だけの増加となり、したがって、より有利である。
【０００９】２ビットソースワードから３ビットチャネ
ルワードへは種々の変換が可能であり、いずれもパリテ
ィ保存特性を有しており、かかる変換の一つが請求項４
の要旨である。しかしながら、表に示すチャネル符号の
種々の順列、すなわち、全部で４とおりの順列が可能で
あることに留意すべきものである。
ルワードへは種々の変換が可能であり、いずれもパリテ
ィ保存特性を有しており、かかる変換の一つが請求項４
の要旨である。しかしながら、表に示すチャネル符号の
種々の順列、すなわち、全部で４とおりの順列が可能で
あることに留意すべきものである。
【００１０】本発明は、さらに、前記変換手段が２ビッ
トソースワードを対応する３ビットチャネルワードに変
換して、（ｄ，ｋ）系列の形でｄ＝１のチャネル信号を
得るように構成されている符号化装置において、当該装
置は、更に、ソース信号のビット流において単一２ビッ
トソースワードの対応する単一３ビットチャネルワード
への符号化がチャネルワードの境界でｄ制約の侵犯を生
ずる位置を検出するとともに、その検出に応じて制御信
号を供給する手段を備え、前記変換手段を、前記制御信
号がないときに、単一２ビットソースワードを単一３ビ
ット４チャネルワードに変換し、各２ビットソースワー
ドに関する変換がパリティを保存するよう構成する。
トソースワードを対応する３ビットチャネルワードに変
換して、（ｄ，ｋ）系列の形でｄ＝１のチャネル信号を
得るように構成されている符号化装置において、当該装
置は、更に、ソース信号のビット流において単一２ビッ
トソースワードの対応する単一３ビットチャネルワード
への符号化がチャネルワードの境界でｄ制約の侵犯を生
ずる位置を検出するとともに、その検出に応じて制御信
号を供給する手段を備え、前記変換手段を、前記制御信
号がないときに、単一２ビットソースワードを単一３ビ
ット４チャネルワードに変換し、各２ビットソースワー
ドに関する変換がパリティを保存するよう構成する。
【００１１】本発明装置は、特に、前記変換手段を、前
記制御信号があるときに、前記２個の連続２ビットソー
スワードの群を２個の連続３ビットチャネルワードの対
応した群に変換するよう構成し、前記２個の連続２ビッ
トソースワードの群に対する変換をパリティを保存する
ように行なうことを特徴とする。
記制御信号があるときに、前記２個の連続２ビットソー
スワードの群を２個の連続３ビットチャネルワードの対
応した群に変換するよう構成し、前記２個の連続２ビッ
トソースワードの群に対する変換をパリティを保存する
ように行なうことを特徴とする。
【００１２】２個の連続するソースワードの一方を４個
のチャネルワードＣＷ１乃至ＣＷ４と異なる一つの３ビ
ットチャネルワードに変換する手法は、単一ソースワー
ドの対応する単一チャネルワードへの変換がｄ＝１の制
約の侵犯になっている状態を受信側で検出する可能性を
与える。そこで、符号化器は、２個の２ビットソースワ
ードの群を２個の３ビットチャネルワードの群に変換
し、その群の符号化をパリティ保存とともにｄ＝１の制
約も満足するよう行なう。
のチャネルワードＣＷ１乃至ＣＷ４と異なる一つの３ビ
ットチャネルワードに変換する手法は、単一ソースワー
ドの対応する単一チャネルワードへの変換がｄ＝１の制
約の侵犯になっている状態を受信側で検出する可能性を
与える。そこで、符号化器は、２個の２ビットソースワ
ードの群を２個の３ビットチャネルワードの群に変換
し、その群の符号化をパリティ保存とともにｄ＝１の制
約も満足するよう行なう。
【００１３】本発明装置は２ビットソースワードの群の
符号化を実現するために、変換手段を、次の表に従い、
前記２個の連続２ビットソースワードの群を２個の連続
３ビットチャネルワードの群に変換するように構成す
る。
符号化を実現するために、変換手段を、次の表に従い、
前記２個の連続２ビットソースワードの群を２個の連続
３ビットチャネルワードの群に変換するように構成す
る。
【表４】
【００１４】本発明は、ｋが５より大きい値を有し、ソ
ース信号のビット流において単一２ビットソースワード
の単一３ビットチャネルワードへの変換がｋ制約の侵犯
を生ずる位置を検出するとともに、その検出に応じて第
２の制御信号を供給する手段をさらに備えた符号化装置
において、前記変換手段が、３個の連続２ビットソース
ワードの変換中に前記第２の制御信号が生じたときに、
前記３個の連続２ビットソースワードの群を対応する３
個の連続３ビットチャネルワードの群に変換するよう構
成され、前記３個の２ビットソースワードの群に対する
変換がパリティを保存するように行われ、前記変換手段
が、更に、ｋ制約を保持するために、前記群中の３個の
ソースワードのうちの２個を、４個のチャネルワードＣ
Ｗ１乃至ＣＷ４と同一ではない対応する３ビットチャネ
ルワードに変換するよう構成されていることを特徴とす
る。
ース信号のビット流において単一２ビットソースワード
の単一３ビットチャネルワードへの変換がｋ制約の侵犯
を生ずる位置を検出するとともに、その検出に応じて第
２の制御信号を供給する手段をさらに備えた符号化装置
において、前記変換手段が、３個の連続２ビットソース
ワードの変換中に前記第２の制御信号が生じたときに、
前記３個の連続２ビットソースワードの群を対応する３
個の連続３ビットチャネルワードの群に変換するよう構
成され、前記３個の２ビットソースワードの群に対する
変換がパリティを保存するように行われ、前記変換手段
が、更に、ｋ制約を保持するために、前記群中の３個の
ソースワードのうちの２個を、４個のチャネルワードＣ
Ｗ１乃至ＣＷ４と同一ではない対応する３ビットチャネ
ルワードに変換するよう構成されていることを特徴とす
る。
【００１５】この手法は、３個の２ビットソースワード
の群を、パリティ保存とともにｋ制約を満足するように
個の３ビットチャネルワードの群に符号化することがで
きる。３個の連続ソースワードの２個、すなわち、第２
および第３のものを４個のチャネルワードＣＷ１乃至Ｃ
Ｗ４とは異なる３ビットワードに変換する手法は、単一
２ビットソースワードの対応する単一３ビットチャネル
ワードへの変換がｋ制約の侵犯になっている状態を受信
側で検出する可能性を与える。その検出時に、復号器
は、符号化の際とは逆に、３ビットチャネルワードの群
を対応した３個の２ビットソースワードの群に復号する
ことができる。
の群を、パリティ保存とともにｋ制約を満足するように
個の３ビットチャネルワードの群に符号化することがで
きる。３個の連続ソースワードの２個、すなわち、第２
および第３のものを４個のチャネルワードＣＷ１乃至Ｃ
Ｗ４とは異なる３ビットワードに変換する手法は、単一
２ビットソースワードの対応する単一３ビットチャネル
ワードへの変換がｋ制約の侵犯になっている状態を受信
側で検出する可能性を与える。その検出時に、復号器
は、符号化の際とは逆に、３ビットチャネルワードの群
を対応した３個の２ビットソースワードの群に復号する
ことができる。
【００１６】３個の２ビットソースワードの群の符号化
を実現するために、本発明装置は、前記変換手段を、つ
ぎの表に従い、複数群の３個の連続２ビットソースワー
ドを複数群の３個の連続３ビットチャネルワードに変換
するよう構成する。
を実現するために、本発明装置は、前記変換手段を、つ
ぎの表に従い、複数群の３個の連続２ビットソースワー
ドを複数群の３個の連続３ビットチャネルワードに変換
するよう構成する。
【表５】
【００１７】本発明による復号装置は、２値チャネル信
号のデータビット流を復号して２値ソース信号のデータ
ビット流に復号化するために、チャネル信号のデータビ
ット流をｍビットチャネルワードに分割し、ｍビットチ
ャネルワードを対応するｎビットソースワードに逆変換
する逆変換手段を備え、前記逆変換手段は、ｐ個の連続
ｍビットチャネルワードの群をｐ個の連続ｎビットソー
スワードの対応する群に復号するよう構成され、ｐ個の
連続ｍビットチャネルワードの各群に対する逆変換をパ
リティを保存するよう行い、ここにｎ，ｍおよびｐが整
数であり、ｍ＞ｎ，ｐ≧１であって、ｐが可変である、
ことを特徴とする。
号のデータビット流を復号して２値ソース信号のデータ
ビット流に復号化するために、チャネル信号のデータビ
ット流をｍビットチャネルワードに分割し、ｍビットチ
ャネルワードを対応するｎビットソースワードに逆変換
する逆変換手段を備え、前記逆変換手段は、ｐ個の連続
ｍビットチャネルワードの群をｐ個の連続ｎビットソー
スワードの対応する群に復号するよう構成され、ｐ個の
連続ｍビットチャネルワードの各群に対する逆変換をパ
リティを保存するよう行い、ここにｎ，ｍおよびｐが整
数であり、ｍ＞ｎ，ｐ≧１であって、ｐが可変である、
ことを特徴とする。
【００１８】欧州特許出願公開明細書第199.088A2 号に
は、ｎビットソースワードをｍビットチャネルワード列
の形のチャネル信号に変換する変換器が開示されている
ことに留意すべきであるが、この変換はパリティ保存で
ない。
は、ｎビットソースワードをｍビットチャネルワード列
の形のチャネル信号に変換する変換器が開示されている
ことに留意すべきであるが、この変換はパリティ保存で
ない。
【００１９】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。図１には、２値ソース信号Ｓのデータ
ビットの流れを受入れる入力端１を有する装置を示す。
その入力端１は、２個の小区画（セル）Ｘ１およびＸ２
を有するシフトレジスタ２の入力端に結合して、ソース
信号Ｓの連続した２ソースビットを受入れる。シフトレ
ジスタ２は直並列変換器として機能し、連続２ビットソ
ースワードＳＷを得る。２個の小区画の出力端は論理回
路ＬＣの２個の入力端ｉ１,ｉ２にそれぞれ結合し、小
区画中にあるソースビットの論理値（x１, x２）を供給
する。この論理回路ＬＣは変換手段ＣＭの一部をなして
いる。
詳細に説明する。図１には、２値ソース信号Ｓのデータ
ビットの流れを受入れる入力端１を有する装置を示す。
その入力端１は、２個の小区画（セル）Ｘ１およびＸ２
を有するシフトレジスタ２の入力端に結合して、ソース
信号Ｓの連続した２ソースビットを受入れる。シフトレ
ジスタ２は直並列変換器として機能し、連続２ビットソ
ースワードＳＷを得る。２個の小区画の出力端は論理回
路ＬＣの２個の入力端ｉ１,ｉ２にそれぞれ結合し、小
区画中にあるソースビットの論理値（x１, x２）を供給
する。この論理回路ＬＣは変換手段ＣＭの一部をなして
いる。
【００２０】この装置は、さらに、３個の小区画Ｙ１,
Ｙ２およびＹ３を有する第２シフトレジスタ４を含む。
論理回路ＬＣの出力端ｏ１，０２およびｏ３をシフトレ
ジスタ４の３個の小区画Ｙ１,Ｙ２およびＹ３の各入力
端にそれぞれ結合して、チャネルワードの論理値ｙ１,
ｙ２ｙ３を供給する。シフトレジスタ４の出力端６は、
出力端８に結合しており、シフトレジスタ４は、直並列
変換器として機能し、論理回路ＬＣが供給する３ビット
チャネルワードＣＷを２値チャネル信号Ｃのデータビッ
トの直列の流れに変換する。
Ｙ２およびＹ３を有する第２シフトレジスタ４を含む。
論理回路ＬＣの出力端ｏ１，０２およびｏ３をシフトレ
ジスタ４の３個の小区画Ｙ１,Ｙ２およびＹ３の各入力
端にそれぞれ結合して、チャネルワードの論理値ｙ１,
ｙ２ｙ３を供給する。シフトレジスタ４の出力端６は、
出力端８に結合しており、シフトレジスタ４は、直並列
変換器として機能し、論理回路ＬＣが供給する３ビット
チャネルワードＣＷを２値チャネル信号Ｃのデータビッ
トの直列の流れに変換する。
【００２１】変換手段ＣＭ中の論理回路ＬＣは、連続２
ビットソースワードＳＷを３ビットチャネルワードに変
換し、各２ビットソースワードに対する変換をパリティ
を保存するように行うよう構成されている。このこと
は、変換すべきソースワードの“１”の個数が対応した
チャネルワードの“１”の個数に等しいことを意味し、
チャネルワードの“１”についてモジュロ２加算が行な
われることを意味する。換言すれば、ソースワードの
“１”の個数が偶数であれば、チャネルワードの“１”
の個数も偶数となり、ソースワードの“１”の個数が奇
数であれば、チャネルワードの“１”の個数も奇数とな
る。
ビットソースワードＳＷを３ビットチャネルワードに変
換し、各２ビットソースワードに対する変換をパリティ
を保存するように行うよう構成されている。このこと
は、変換すべきソースワードの“１”の個数が対応した
チャネルワードの“１”の個数に等しいことを意味し、
チャネルワードの“１”についてモジュロ２加算が行な
われることを意味する。換言すれば、ソースワードの
“１”の個数が偶数であれば、チャネルワードの“１”
の個数も偶数となり、ソースワードの“１”の個数が奇
数であれば、チャネルワードの“１”の個数も奇数とな
る。
【００２２】例えば、変換手段ＣＭは、つぎの表Ｉに従
って、２ビットソースワードを３ビットチャネルワード
に変換するのに適合している。
って、２ビットソースワードを３ビットチャネルワード
に変換するのに適合している。
【表６】
【００２３】ここで留意すべきこととして、ソースワー
ドの第１ビットがシフトレジスタ２に最初に印加される
とともに、チャネルワードの第１ビットがシフトレジス
タ４の出力端６から最初に供給される。
ドの第１ビットがシフトレジスタ２に最初に印加される
とともに、チャネルワードの第１ビットがシフトレジス
タ４の出力端６から最初に供給される。
【００２４】チャネルワードのビット流は、ＮＲＺＩ
（非零復帰反転）形式のものであり、このことは、
“１”が磁気記録担体にチャネル信号を記録するための
書込み電流の過渡変化を生ずることを意味する。
（非零復帰反転）形式のものであり、このことは、
“１”が磁気記録担体にチャネル信号を記録するための
書込み電流の過渡変化を生ずることを意味する。
【００２５】図１の装置は、ｄ＝１の制約を満足する
（ｄ，ｋ）系列の形でチャネル信号Ｃを発生させるのに
用いることができ、このことは、チャネル信号の順次の
データ流における連続した２個の“１”の間に少なくと
も１個の“０”が存在することを意味し、すなわち、チ
ャネル信号における２個以上の“１”の連鎖が禁じられ
ていることを意味する。
（ｄ，ｋ）系列の形でチャネル信号Ｃを発生させるのに
用いることができ、このことは、チャネル信号の順次の
データ流における連続した２個の“１”の間に少なくと
も１個の“０”が存在することを意味し、すなわち、チ
ャネル信号における２個以上の“１”の連鎖が禁じられ
ていることを意味する。
【００２６】２個の連続２ビットソースワードの組合わ
せの図１の装置によるような無修正の変換が、ｄ＝１の
制約を犯すことが起こり得る。かかる組合わせは、無修
正変換により２個の３ビットチャネルワード‘１０１
１０１’になる組合わせ‘００ ００’、無修正変換に
より２個の３ビットチャネルワード‘１０１ １００’
になる組合わせ‘００ ０１’、無修正変換により２個
の３ビットチャネルワード‘００１ １０１’になる組
合わせ‘１０ ００’および無修正変換により２個の３
ビットチャネルワード‘００１ １００’になる組合わ
せ‘１０ ０１’である。
せの図１の装置によるような無修正の変換が、ｄ＝１の
制約を犯すことが起こり得る。かかる組合わせは、無修
正変換により２個の３ビットチャネルワード‘１０１
１０１’になる組合わせ‘００ ００’、無修正変換に
より２個の３ビットチャネルワード‘１０１ １００’
になる組合わせ‘００ ０１’、無修正変換により２個
の３ビットチャネルワード‘００１ １０１’になる組
合わせ‘１０ ００’および無修正変換により２個の３
ビットチャネルワード‘００１ １００’になる組合わ
せ‘１０ ０１’である。
【００２７】かかる組合わせの出現が検出されると、２
個の２ビットソースワードの群の２個の３ビットチャネ
ルワードの群への修正符号化が起こり得る。２ビットソ
ースワードの３ビットチャネルワードへの正常な符号化
に加えて上述した組合わせを検出し得るようにするとと
もに、チャネルワードにおけるｄ＝１の制約がそのまま
満たされているように修正した符号化を実現し得るよう
に修正した図１の装置の構成例を図２ａに示す。
個の２ビットソースワードの群の２個の３ビットチャネ
ルワードの群への修正符号化が起こり得る。２ビットソ
ースワードの３ビットチャネルワードへの正常な符号化
に加えて上述した組合わせを検出し得るようにするとと
もに、チャネルワードにおけるｄ＝１の制約がそのまま
満たされているように修正した符号化を実現し得るよう
に修正した図１の装置の構成例を図２ａに示す。
【００２８】図２ａの装置は、ソース信号Ｓの順次のビ
ット流の４個の連続ビット（x１，x２, x３, x４）を受
入れるために、４個の小区画Ｘ１ 乃至Ｘ４を有するシ
フトレジスタを備えており、４個の小区画の出力端は、
変換手段ＣＭ′のそれぞれ対応した入力端ｉ１乃至ｉ４
に結合している。変換手段ＣＭ′は、検出器手段Ｄ１を
備えており、その検出器手段Ｄ１は、ソース信号の順次
のビット流において、そのビット流中の単一のソースワ
ードの対応した単一のチャネルワードへの無修正符号化
がチャネル信号Ｃのｄ＝１の制約の侵犯になる位置を検
出するよう構成されているとともに、かかる検出に応じ
て出力端１０に制御信号を供給するよう構成されてい
る。
ット流の４個の連続ビット（x１，x２, x３, x４）を受
入れるために、４個の小区画Ｘ１ 乃至Ｘ４を有するシ
フトレジスタを備えており、４個の小区画の出力端は、
変換手段ＣＭ′のそれぞれ対応した入力端ｉ１乃至ｉ４
に結合している。変換手段ＣＭ′は、検出器手段Ｄ１を
備えており、その検出器手段Ｄ１は、ソース信号の順次
のビット流において、そのビット流中の単一のソースワ
ードの対応した単一のチャネルワードへの無修正符号化
がチャネル信号Ｃのｄ＝１の制約の侵犯になる位置を検
出するよう構成されているとともに、かかる検出に応じ
て出力端１０に制御信号を供給するよう構成されてい
る。
【００２９】４個の小区画の出力端は、論理回路ＬＣ′
の４個の入力端ｉ１乃至ｉ４にそれぞれ結合しており、
検出器手段Ｄの出力端１０は、論理回路ＬＣ′の制御信
号入力端１２に結合している。論理回路ＬＣ′は、第２
のシフトレジスタ４′の小区画Ｙ１乃至Ｙ６の各入力端
にそれぞれ結合した６個の出力端Ｏ１乃至Ｏ６を有して
いる。
の４個の入力端ｉ１乃至ｉ４にそれぞれ結合しており、
検出器手段Ｄの出力端１０は、論理回路ＬＣ′の制御信
号入力端１２に結合している。論理回路ＬＣ′は、第２
のシフトレジスタ４′の小区画Ｙ１乃至Ｙ６の各入力端
にそれぞれ結合した６個の出力端Ｏ１乃至Ｏ６を有して
いる。
【００３０】制御信号入力端１２に制御信号が印加され
ていないときに、論理回路ＬＣ′は第１の２ビットソー
スワード‘x１,x２’を、前掲の表Ｉに従って、３ビッ
トチャネルワード‘y１,y２,y３’に変換する。検出器
回路Ｄ１が上述の組合わせの一つに等しい２個の２ビッ
トワード（x１x２,x３x４）の組合わせを検出すると、
論理回路ＬＣ′は、直ちにつぎの表IIに与えるような修
正符号化によってその組合わせを変換する。
ていないときに、論理回路ＬＣ′は第１の２ビットソー
スワード‘x１,x２’を、前掲の表Ｉに従って、３ビッ
トチャネルワード‘y１,y２,y３’に変換する。検出器
回路Ｄ１が上述の組合わせの一つに等しい２個の２ビッ
トワード（x１x２,x３x４）の組合わせを検出すると、
論理回路ＬＣ′は、直ちにつぎの表IIに与えるような修
正符号化によってその組合わせを変換する。
【表７】
【００３１】この表IIから判るように、２個の２ビット
ソースワードの単一群は、２個の“１”が得られる２個
のチャネルワードの境界に生ずるために、Ｄ＝１の制約
の侵犯を生ずる。したがって、論理回路ＬＣ′は、修正
符号化モードで変換を行なうように構成され、上述の表
IIの左欄に示すような２個の２ビットソースワードの群
は、表IIの右欄に示すような２個の３ビットチャネルワ
ードの群に変換され、明らかに、ｄ＝１の制約の侵犯は
最早生じない。その上に、同じようにした修正符号化は
パリティを保存しており、このことは、２個の２ビット
ソースワードの群における“１”の個数が奇数もしくは
偶数であれば、２個の３ビットチャネルワードの群にお
ける“１”の個数も、それぞれ、奇数もしくは偶数とな
ることを意味する。さらに、これらの２個の２ビットソ
ースワードの一方、上記の表IIでは２番目のソースワー
ドは、表Ｉの４個のチャネルワードの一群とは異なる３
ビットチャネルワードに符号化され、その理由は、表Ｉ
に示す４個の３ビットチャネルワードの群に属さないこ
の３ビットチャネルワードは受信側で検出可能であるた
め、表IIに定義する符号化とは逆の対応した復号化を実
現し得るからである。
ソースワードの単一群は、２個の“１”が得られる２個
のチャネルワードの境界に生ずるために、Ｄ＝１の制約
の侵犯を生ずる。したがって、論理回路ＬＣ′は、修正
符号化モードで変換を行なうように構成され、上述の表
IIの左欄に示すような２個の２ビットソースワードの群
は、表IIの右欄に示すような２個の３ビットチャネルワ
ードの群に変換され、明らかに、ｄ＝１の制約の侵犯は
最早生じない。その上に、同じようにした修正符号化は
パリティを保存しており、このことは、２個の２ビット
ソースワードの群における“１”の個数が奇数もしくは
偶数であれば、２個の３ビットチャネルワードの群にお
ける“１”の個数も、それぞれ、奇数もしくは偶数とな
ることを意味する。さらに、これらの２個の２ビットソ
ースワードの一方、上記の表IIでは２番目のソースワー
ドは、表Ｉの４個のチャネルワードの一群とは異なる３
ビットチャネルワードに符号化され、その理由は、表Ｉ
に示す４個の３ビットチャネルワードの群に属さないこ
の３ビットチャネルワードは受信側で検出可能であるた
め、表IIに定義する符号化とは逆の対応した復号化を実
現し得るからである。
【００３２】表IIに適合した符号化により得られた２個
の３ビットチャネルワードの群は、論理回路ＬＣ′によ
りその出力端Ｏ１乃至Ｏ６に供給され、ついで、シフト
レジスタ４′の６個の小区画Ｙ１乃至Ｙ６に供給され
て、上述の実施例から明らかなように、修正符号化が必
要な状態が、ソースワードを用いる検出器Ｄ１により検
出される。
の３ビットチャネルワードの群は、論理回路ＬＣ′によ
りその出力端Ｏ１乃至Ｏ６に供給され、ついで、シフト
レジスタ４′の６個の小区画Ｙ１乃至Ｙ６に供給され
て、上述の実施例から明らかなように、修正符号化が必
要な状態が、ソースワードを用いる検出器Ｄ１により検
出される。
【００３３】表IIを参照して上述した修正符号化を行な
う装置の他の構成零を図２ｂに示す。この場合、修正符
号化を行なうべき状態の検出は、変換したチャネルワー
ドを用いて決定される。図２ｂに示す装置には、無修正
の符号化によって得られた２個の連続３ビットチャネル
ワードを受入れる６個の入力端を有する検出器Ｄ１′を
設けてあり、その検出器Ｄ１′は、表IIの中間欄「無修
正符号化」の項に与えられた６ビット系列の一つに等し
い無修正符号化を用いて得られた２個の連続３ビットチ
ャネルワードであるかないかを検出し、ある場合には、
検出器Ｄ１′は、出力端１０にスイッチ信号を出すとと
もに、出力端１０′にアドレス信号を出し、そのスイッ
チ信号をシフトレジスタ４″のスイッチ信号入力端４５
に印加するとともに、そのアドレス信号ＡＤをＲＯＭ４
７のアドレス信号入力端４６に印加する。検出器Ｄ１′
は、表IIの中間欄の４個の６ビット系列の対応した一つ
の検出に応じて４個の可能なアドレス信号ＡＤ１乃至Ａ
Ｄ４の一つを発生させる。一例として、検出器Ｄ１′が
系列‘１０１ １０１’を検出したときにアドレス信号
ＡＤ１が発生し、６ビット系列‘００１ １００’の検
出に応じてアドレス信号ＡＤ４が発生する。ＲＯＭ４７
は、表IIの右欄に示した６ビット系列を蓄積しており、
アドレス信号ＡＤ１を受けるとその出力端Ｏ１乃至Ｏ６
に６ビット系列‘１００ ０１０’を供給し、アドレス
信号ＡＤ２を受けると出力端に６ビット系列‘１０１
０１０’を供給し、アドレス信号ＡＤ３を受けると出力
端に６ビット系列‘０００ ０１０’を供給し、アドレ
ス信号ＡＤ４を受けると、出力端に６ビット系列‘００
１ ０１０’を供給する。シフトレジスタ４″の各メモ
リ位置は、２個の入力端を有しており、その一方を論理
回路ＬＣ′の対応する出力端に結合させるとともに、そ
の他方をＲＯＭ４７の対応する出力端に結合させてい
る。
う装置の他の構成零を図２ｂに示す。この場合、修正符
号化を行なうべき状態の検出は、変換したチャネルワー
ドを用いて決定される。図２ｂに示す装置には、無修正
の符号化によって得られた２個の連続３ビットチャネル
ワードを受入れる６個の入力端を有する検出器Ｄ１′を
設けてあり、その検出器Ｄ１′は、表IIの中間欄「無修
正符号化」の項に与えられた６ビット系列の一つに等し
い無修正符号化を用いて得られた２個の連続３ビットチ
ャネルワードであるかないかを検出し、ある場合には、
検出器Ｄ１′は、出力端１０にスイッチ信号を出すとと
もに、出力端１０′にアドレス信号を出し、そのスイッ
チ信号をシフトレジスタ４″のスイッチ信号入力端４５
に印加するとともに、そのアドレス信号ＡＤをＲＯＭ４
７のアドレス信号入力端４６に印加する。検出器Ｄ１′
は、表IIの中間欄の４個の６ビット系列の対応した一つ
の検出に応じて４個の可能なアドレス信号ＡＤ１乃至Ａ
Ｄ４の一つを発生させる。一例として、検出器Ｄ１′が
系列‘１０１ １０１’を検出したときにアドレス信号
ＡＤ１が発生し、６ビット系列‘００１ １００’の検
出に応じてアドレス信号ＡＤ４が発生する。ＲＯＭ４７
は、表IIの右欄に示した６ビット系列を蓄積しており、
アドレス信号ＡＤ１を受けるとその出力端Ｏ１乃至Ｏ６
に６ビット系列‘１００ ０１０’を供給し、アドレス
信号ＡＤ２を受けると出力端に６ビット系列‘１０１
０１０’を供給し、アドレス信号ＡＤ３を受けると出力
端に６ビット系列‘０００ ０１０’を供給し、アドレ
ス信号ＡＤ４を受けると、出力端に６ビット系列‘００
１ ０１０’を供給する。シフトレジスタ４″の各メモ
リ位置は、２個の入力端を有しており、その一方を論理
回路ＬＣ′の対応する出力端に結合させるとともに、そ
の他方をＲＯＭ４７の対応する出力端に結合させてい
る。
【００３４】正常な状態において、ｄ＝１の制約が犯さ
れていないときには、無修正変換が行なわれ、スイッチ
信号が存在しないので、シフトレジスタ４″は、論理回
路ＬＣ′から供給するビット群を、シフトレジスタ４″
の上側の入力端を介し、受入れる。ｄ＝１の制約が犯さ
れると、スイッチ信号がスイッチ信号入力端４５に印加
された結果として、シフトレジスタ４″は、ＲＯＭ４７
によって下側の入力端に印加される修正された６ビット
系列を受入れる。
れていないときには、無修正変換が行なわれ、スイッチ
信号が存在しないので、シフトレジスタ４″は、論理回
路ＬＣ′から供給するビット群を、シフトレジスタ４″
の上側の入力端を介し、受入れる。ｄ＝１の制約が犯さ
れると、スイッチ信号がスイッチ信号入力端４５に印加
された結果として、シフトレジスタ４″は、ＲＯＭ４７
によって下側の入力端に印加される修正された６ビット
系列を受入れる。
【００３５】（ｄ，ｋ）系列におけるｋ制約は、２個の
連続した“１”の間の最大ｋ個の“０”の連鎖が許され
ることを意味し、したがって、３個の連続２ビットソー
スワードの無修正変換ではｋ制約の侵犯が起こり得るこ
とになる。
連続した“１”の間の最大ｋ個の“０”の連鎖が許され
ることを意味し、したがって、３個の連続２ビットソー
スワードの無修正変換ではｋ制約の侵犯が起こり得るこ
とになる。
【００３６】一例として、ソースワード系列‘１１ １
１ １１’は無修正変換により３ビットチャネルワード
系列‘０００ ０００ ０００’になり、（ｄ，ｋ）系
列がｋが６，７もしくは８のときに得られれば、３ビッ
トチャネルワードのかかる組合わせは生じないことにな
る。
１ １１’は無修正変換により３ビットチャネルワード
系列‘０００ ０００ ０００’になり、（ｄ，ｋ）系
列がｋが６，７もしくは８のときに得られれば、３ビッ
トチャネルワードのかかる組合わせは生じないことにな
る。
【００３７】他の一例は、無修正変換により３個の３ビ
ットチャネルワードの系列‘００００００ ００１’に
なるソースワードの系列‘１１ １１ １０’であり、
この組合わせは、ｋ＝６もしくはｋ＝７の制約を満たし
ておらず、しかも、“０”で終わる先行チャネルワード
に従うので、Ｋ＝８の制約の侵犯になるおそれがある。
さらに、この組合わせは、“１”で終わるので、“１”
から始まる３ビットチャネルワードが後続する場合に
は、ｄ＝１の制約の侵犯になるおそれもある。ソースワ
ードの系列‘０１ １１ １１’についても同じ理由が
成り立つ。
ットチャネルワードの系列‘００００００ ００１’に
なるソースワードの系列‘１１ １１ １０’であり、
この組合わせは、ｋ＝６もしくはｋ＝７の制約を満たし
ておらず、しかも、“０”で終わる先行チャネルワード
に従うので、Ｋ＝８の制約の侵犯になるおそれがある。
さらに、この組合わせは、“１”で終わるので、“１”
から始まる３ビットチャネルワードが後続する場合に
は、ｄ＝１の制約の侵犯になるおそれもある。ソースワ
ードの系列‘０１ １１ １１’についても同じ理由が
成り立つ。
【００３８】さらに他の例は、無修正変換により３個の
３ビットチャネルワード‘１０００００ ００１’にな
るソースワードの系列‘０１ １１ １０’であり、こ
の組合わせは、上述と同様に、ｄ＝１の制約の侵犯にな
り得る。
３ビットチャネルワード‘１０００００ ００１’にな
るソースワードの系列‘０１ １１ １０’であり、こ
の組合わせは、上述と同様に、ｄ＝１の制約の侵犯にな
り得る。
【００３９】かかる組合わせの出現が検出されると、修
正符号化を行なうことができる。２ビットソースワード
の３ビットチャネルワードへの正常な変換に加えて上述
した組合わせを検出し得るとともに修正符号化を実現し
得るようにした装置の構成例を図３に示す。
正符号化を行なうことができる。２ビットソースワード
の３ビットチャネルワードへの正常な変換に加えて上述
した組合わせを検出し得るとともに修正符号化を実現し
得るようにした装置の構成例を図３に示す。
【００４０】図３に示す装置は、ソース信号Ｓの順次の
ビット流における６個の連続ビットを受入れるための６
個の小区画Ｘ１乃至Ｘ６を有するシフトレジスタ２″を
備えており、６個の小区画Ｘ１乃至Ｘ６の出力端は、変
換手段ＣＭ″のそれぞれ対応した入力端ｉ１乃至ｉ６に
結合している。変換手段ＣＭ″は検出器手段Ｄ２を備え
ており、その検出器手段Ｄ２は、ソース信号の順次のビ
ット流においてそのビット流の無修正符号化がｋ制約の
侵犯になる位置を検出するようこうせいされているとと
もに、その検出に応じて出力端１５に制御信号を供給す
るよう構成されている。
ビット流における６個の連続ビットを受入れるための６
個の小区画Ｘ１乃至Ｘ６を有するシフトレジスタ２″を
備えており、６個の小区画Ｘ１乃至Ｘ６の出力端は、変
換手段ＣＭ″のそれぞれ対応した入力端ｉ１乃至ｉ６に
結合している。変換手段ＣＭ″は検出器手段Ｄ２を備え
ており、その検出器手段Ｄ２は、ソース信号の順次のビ
ット流においてそのビット流の無修正符号化がｋ制約の
侵犯になる位置を検出するようこうせいされているとと
もに、その検出に応じて出力端１５に制御信号を供給す
るよう構成されている。
【００４１】６個の小区画の各出力端は、論理回路Ｌ
Ｃ″の入力端ｉ１乃至ｉ６にそれぞれ結合しており、検
出器手段Ｄ２の出力端１５は論理回路ＬＣ″の制御信号
入力端１６に結合している。論理回路ＬＣ″は、９個の
出力端Ｏ１乃至Ｏ９を有しており、第２のレフトレジス
タ４″における小区画Ｙ１乃至Ｙ９の各入力端にそれぞ
れ結合させている。
Ｃ″の入力端ｉ１乃至ｉ６にそれぞれ結合しており、検
出器手段Ｄ２の出力端１５は論理回路ＬＣ″の制御信号
入力端１６に結合している。論理回路ＬＣ″は、９個の
出力端Ｏ１乃至Ｏ９を有しており、第２のレフトレジス
タ４″における小区画Ｙ１乃至Ｙ９の各入力端にそれぞ
れ結合させている。
【００４２】制御信号入力端１２および１６に制御信号
がないときに、論理回路ＬＣ″は、前掲の表Ｉに従い、
単一の２ビットソースワード‘X１X２’を単一の３ビッ
トチャネルワード‘y１y２y３’に変換する。検出器回
路Ｄ１が前掲の表IIに示した組合わせの一つに等しい２
個の２ビットソースワードの群‘x１x２,x３x４’を検
出すると、直ちに、論理回路ＬＣ″は、表IIに示したと
おりの組合わせの規則に従い、その組合わせを変換し
て、２個の３ビットチャネルワードの群‘y１y２y３,y
４y４y６’を得る。
がないときに、論理回路ＬＣ″は、前掲の表Ｉに従い、
単一の２ビットソースワード‘X１X２’を単一の３ビッ
トチャネルワード‘y１y２y３’に変換する。検出器回
路Ｄ１が前掲の表IIに示した組合わせの一つに等しい２
個の２ビットソースワードの群‘x１x２,x３x４’を検
出すると、直ちに、論理回路ＬＣ″は、表IIに示したと
おりの組合わせの規則に従い、その組合わせを変換し
て、２個の３ビットチャネルワードの群‘y１y２y３,y
４y４y６’を得る。
【００４３】上述した組合わせの一つに等しい３個の２
ビットソースワードの群‘x１x２,x３x４,x５x６’を検
出器Ｄ２が検出すると、直ちに、論理回路ＬＣ″は、そ
の群をつぎの表III に示すような修正符号化に従って変
換し、３個の３ビットチャネルワードを得る。
ビットソースワードの群‘x１x２,x３x４,x５x６’を検
出器Ｄ２が検出すると、直ちに、論理回路ＬＣ″は、そ
の群をつぎの表III に示すような修正符号化に従って変
換し、３個の３ビットチャネルワードを得る。
【表８】
【００４４】論理回路ＬＣ″は、修正符号化モードで、
上掲表III の左欄に示す３個の２ビットソースワードの
群を上掲表III 右欄に示すような３個の３ビットチャネ
ルワードに変換するように構成されている。表III のと
おりの修正符号化を実現することによりｋ＝８の制約を
満足するチャネル信号が得られる。さらに、このような
修正符号化はパリティを保存している。このことは、現
状においては、３個の２ビットソースワードの組合わせ
における“１”の個数が奇数もしくは偶数であれば、得
られた３個の３ビットチャネルワードの組合わせにおけ
る“１”の個数もそれぞれ奇数もしくは偶数となること
を意味する。さらに、３個の２ビットソースワードのう
ち、上掲の表III における２番目および３番目の２個
は、表Ｉの４個のチャネルワードのいずれとも等しくな
い３ビットチャネルワードに符号化される。その理由
は、受信側において、表Ｉにおける４個の３ビットチャ
ネルワードの組合わせに属さないかかる２個の連続３ビ
ットチャネルワードの検出が可能になり、表III に基づ
く符号化とは逆の対応した復号化を実行することが可能
になるためである。
上掲表III の左欄に示す３個の２ビットソースワードの
群を上掲表III 右欄に示すような３個の３ビットチャネ
ルワードに変換するように構成されている。表III のと
おりの修正符号化を実現することによりｋ＝８の制約を
満足するチャネル信号が得られる。さらに、このような
修正符号化はパリティを保存している。このことは、現
状においては、３個の２ビットソースワードの組合わせ
における“１”の個数が奇数もしくは偶数であれば、得
られた３個の３ビットチャネルワードの組合わせにおけ
る“１”の個数もそれぞれ奇数もしくは偶数となること
を意味する。さらに、３個の２ビットソースワードのう
ち、上掲の表III における２番目および３番目の２個
は、表Ｉの４個のチャネルワードのいずれとも等しくな
い３ビットチャネルワードに符号化される。その理由
は、受信側において、表Ｉにおける４個の３ビットチャ
ネルワードの組合わせに属さないかかる２個の連続３ビ
ットチャネルワードの検出が可能になり、表III に基づ
く符号化とは逆の対応した復号化を実行することが可能
になるためである。
【００４５】表III に従った符号化によって得た３個の
３ビットチャネルワードの組合わせは、論理回路ＬＣ″
によってその出力端Ｏ１乃至Ｏ９に供給され、ついで、
シフトレジスタ４″における９個の小区画Ｙ１乃至Ｙ９
にそれぞれ供給され、チャネル信号Ｃの順次のデータ流
が装置の出力端８に供給される。
３ビットチャネルワードの組合わせは、論理回路ＬＣ″
によってその出力端Ｏ１乃至Ｏ９に供給され、ついで、
シフトレジスタ４″における９個の小区画Ｙ１乃至Ｙ９
にそれぞれ供給され、チャネル信号Ｃの順次のデータ流
が装置の出力端８に供給される。
【００４６】ｋ制約の侵犯の検出を、上述したソース信
号レベルで行なう代わりに、図２ｂを参照して説明した
様に、チャネル信号レベルで行なうこともできることは
明らかである。
号レベルで行なう代わりに、図２ｂを参照して説明した
様に、チャネル信号レベルで行なうこともできることは
明らかである。
【００４７】前述したように、単一の２ビットソースワ
ードを単一の３ビットチャネルワードに変換するために
は、他の変換方式も可能であり、かかる他の変換方式を
つぎの表IV,ＶおよびVIにそれぞれ示す。
ードを単一の３ビットチャネルワードに変換するために
は、他の変換方式も可能であり、かかる他の変換方式を
つぎの表IV,ＶおよびVIにそれぞれ示す。
【表９】
【表１０】
【表１１】
【００４８】２個もしくは３個の２ビットソースワード
の群を２個もしくは３個の３ビットチャネルワードの群
に符号化する上述の各変換方式の拡大を、以上に教示し
たところを適用して達成し得ることは明らかである。
の群を２個もしくは３個の３ビットチャネルワードの群
に符号化する上述の各変換方式の拡大を、以上に教示し
たところを適用して達成し得ることは明らかである。
【００４９】つぎに、符号化器の他の構成例をつぎの表
VII を参照して説明するが、この表VII は、３ビットソ
ースワードを４ビットチャネルワードに符号化し得る符
号化器用の変換方式を示すものである。
VII を参照して説明するが、この表VII は、３ビットソ
ースワードを４ビットチャネルワードに符号化し得る符
号化器用の変換方式を示すものである。
【表１２】
【００５０】先に述べたように、上述の装置は、直列デ
ータビット流におけるｑビット毎に１ビットを極性反転
を実行するように、または実行しないように挿入する符
号化装置内に設けるのに極めて好適である。かかる符号
化装置を図４に模式的に示し、同図においては、変換器
４０に、本発明による符号化器４１および周知の１ビッ
ト前符号器４２が後続している。その１ビット前符号器
４２の出力信号を制御信号発生器４３に印加して変換器
４０用の制御信号を発生させ、変換器４０に印加する直
列データビット流に“０”ビットを挿入するか“１”ビ
ットを挿入するかを制御する。この符号化器４１は、何
ら変更を施さずに変換器４０と１ビット前符号器４２と
の間に挿入することができる。その理由は、符号化器４
１は変換器４０により発生される信号の極性に影響を与
えないためである。図４に示す構成配置によれば、ある
周波数の案内音信号をデータビット流に埋め込み、もし
くは、データビット流の直流成分を零に保つことができ
る。さらに、符号化器４１が前述したような（ｄ，ｋ）
系列を発生させるように構成されているときには、図４
に示す構成配置の出力信号は（ｄ，ｋ）ＲＬＬ出力信号
になる。なお、変換器４０の構成例は、ベルシステム技
術用月刊誌、第５３巻，第６号，第1103〜1106頁に示さ
れている。
ータビット流におけるｑビット毎に１ビットを極性反転
を実行するように、または実行しないように挿入する符
号化装置内に設けるのに極めて好適である。かかる符号
化装置を図４に模式的に示し、同図においては、変換器
４０に、本発明による符号化器４１および周知の１ビッ
ト前符号器４２が後続している。その１ビット前符号器
４２の出力信号を制御信号発生器４３に印加して変換器
４０用の制御信号を発生させ、変換器４０に印加する直
列データビット流に“０”ビットを挿入するか“１”ビ
ットを挿入するかを制御する。この符号化器４１は、何
ら変更を施さずに変換器４０と１ビット前符号器４２と
の間に挿入することができる。その理由は、符号化器４
１は変換器４０により発生される信号の極性に影響を与
えないためである。図４に示す構成配置によれば、ある
周波数の案内音信号をデータビット流に埋め込み、もし
くは、データビット流の直流成分を零に保つことができ
る。さらに、符号化器４１が前述したような（ｄ，ｋ）
系列を発生させるように構成されているときには、図４
に示す構成配置の出力信号は（ｄ，ｋ）ＲＬＬ出力信号
になる。なお、変換器４０の構成例は、ベルシステム技
術用月刊誌、第５３巻，第６号，第1103〜1106頁に示さ
れている。
【００５１】図５には、図３の符号化装置によって得た
順次のデータビット流を復号して２値ソース信号を得る
ための復号装置を示す。この復号装置は、チャネル信号
を受入れるための入力端子５０を有しており、その入力
端子５０は、９個の小区画Ｙ１乃至Ｙ９を備えたシフト
レジスタ５１の入力端５６に結合している。シフトレジ
スタ５１は、直並列変換器として機能し、したがって、
３個の３ビットチャネルワードの群を論理回路５２の入
力端ｉ１乃至ｉ９に印加する。その論理回路５２は、前
掲した表Ｉ,IIおよびIII を備えており、その出力端Ｏ
１乃至Ｏ６はシフトレジスタ５４の小区画Ｘ１乃至Ｘ６
の各入力端にそれぞれ結合しており、そのシフトレジス
タ５４は、出力端子５５に結合した出力端５７を有して
いる。検出器回路５３は、シフトレジスタ５１の小区画
Ｙ４乃至Ｙ９の出力端にそれぞれ結合した入力端ｉ１乃
至ｉ６および論理回路５２の制御入力端Ｃ１とＣ２とに
それぞれ結合したＯ１とＯ２とを有している。この検出
器回路５３は、シフトレジスタ５１の小区画Ｙ４,Ｙ５
およびＹ６中の‘０１０’ビットパターンを検出し得る
とともに、シフトレジスタ５１の小区画Ｙ４乃至Ｙ９中
の‘０１０ ０１０’ビットパターンを検出することが
できる。
順次のデータビット流を復号して２値ソース信号を得る
ための復号装置を示す。この復号装置は、チャネル信号
を受入れるための入力端子５０を有しており、その入力
端子５０は、９個の小区画Ｙ１乃至Ｙ９を備えたシフト
レジスタ５１の入力端５６に結合している。シフトレジ
スタ５１は、直並列変換器として機能し、したがって、
３個の３ビットチャネルワードの群を論理回路５２の入
力端ｉ１乃至ｉ９に印加する。その論理回路５２は、前
掲した表Ｉ,IIおよびIII を備えており、その出力端Ｏ
１乃至Ｏ６はシフトレジスタ５４の小区画Ｘ１乃至Ｘ６
の各入力端にそれぞれ結合しており、そのシフトレジス
タ５４は、出力端子５５に結合した出力端５７を有して
いる。検出器回路５３は、シフトレジスタ５１の小区画
Ｙ４乃至Ｙ９の出力端にそれぞれ結合した入力端ｉ１乃
至ｉ６および論理回路５２の制御入力端Ｃ１とＣ２とに
それぞれ結合したＯ１とＯ２とを有している。この検出
器回路５３は、シフトレジスタ５１の小区画Ｙ４,Ｙ５
およびＹ６中の‘０１０’ビットパターンを検出し得る
とともに、シフトレジスタ５１の小区画Ｙ４乃至Ｙ９中
の‘０１０ ０１０’ビットパターンを検出することが
できる。
【００５２】ビットパターン‘０１０ ０１０’の検出
に際して、検出器回路５３はその出力端Ｏ２に制御信号
を発生させ、また、小区画Ｙ４,Ｙ５およびＹ６中のビ
ットパターン“０１０’の検出に際して、検出器回路５
３はその出力端Ｏ１に制御信号を発生させる。
に際して、検出器回路５３はその出力端Ｏ２に制御信号
を発生させ、また、小区画Ｙ４,Ｙ５およびＹ６中のビ
ットパターン“０１０’の検出に際して、検出器回路５
３はその出力端Ｏ１に制御信号を発生させる。
【００５３】制御信号が存在しないときには、論理回路
５２は、小区画Ｙ１,Ｙ２およびＹ３に蓄積している３
ビットチャネルワードを、変換表Ｉに示したようにし
て、対応する２ビットソースワードに変換するととも
に、そのビットソースワードを小区画Ｘ１およびＸ２
に供給する。入力端Ｃ１に制御信号が存在するときに
は、論理回路５２は、小区画Ｙ１乃至Ｙ６に蓄積してい
る２個の３ビットチャネルワードの群を、変換表IIに示
したようにして、２個の２ビットソースワードの群に変
換するとともに、その２ビットソースワードを小区画Ｘ
１乃至Ｘ４に供給する。入力端Ｃ２に制御信号が存在す
るときには、論理回路５２は、小区画Ｙ１乃至Ｙ９に蓄
積している３個の３ビットチャネルワードの群を、変換
表III に示したようにして、３個の２ビットソースワー
ドに変換するとともに、その３個の２ビットソースワー
ドを小区画Ｘ１乃至Ｘ６に供給する。このようにして、
チャネル信号の順次のデータビット流がソースワードの
順次のデータビット流に変換される。
５２は、小区画Ｙ１,Ｙ２およびＹ３に蓄積している３
ビットチャネルワードを、変換表Ｉに示したようにし
て、対応する２ビットソースワードに変換するととも
に、そのビットソースワードを小区画Ｘ１およびＸ２
に供給する。入力端Ｃ１に制御信号が存在するときに
は、論理回路５２は、小区画Ｙ１乃至Ｙ６に蓄積してい
る２個の３ビットチャネルワードの群を、変換表IIに示
したようにして、２個の２ビットソースワードの群に変
換するとともに、その２ビットソースワードを小区画Ｘ
１乃至Ｘ４に供給する。入力端Ｃ２に制御信号が存在す
るときには、論理回路５２は、小区画Ｙ１乃至Ｙ９に蓄
積している３個の３ビットチャネルワードの群を、変換
表III に示したようにして、３個の２ビットソースワー
ドに変換するとともに、その３個の２ビットソースワー
ドを小区画Ｘ１乃至Ｘ６に供給する。このようにして、
チャネル信号の順次のデータビット流がソースワードの
順次のデータビット流に変換される。
【図１】 本発明装置の第１実施例を示すブロック線図
である。
である。
【図２】 ａは本発明装置の第２実施例を示すブロック
線図であり、ｂは本発明装置の第３実施例を示すブロッ
ク線図である。
線図であり、ｂは本発明装置の第３実施例を示すブロッ
ク線図である。
【図３】 本発明装置の第４実施例を示すブロック線図
である。
である。
【図４】 連続ソース信号における等距離位置に１ビッ
トを挿入する本発明装置の応用例を示すブロック線図で
ある。
トを挿入する本発明装置の応用例を示すブロック線図で
ある。
【図５】 復号装置の構成例を示すブロック線図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 コルネリス アントニー スホウハマー イミンク オランダ国 5621 ベーアー アインド ーフェン フルーネヴァウツウェッハ１ (56)参考文献 特開 昭58−119273（ＪＰ，Ａ) 特開 昭58−212248（ＪＰ，Ａ) 特開 昭63−84209（ＪＰ，Ａ) 特開 昭63−120527（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14
Claims (11)
- 【請求項１】 ２値ソース信号のデータビット流を２値
チャネル信号のデータビット流に符号化するために、ソ
ース信号のデータビット流をｎビットのソースワードに
分割し、前記ソースワードを対応するｍビットチャネル
ワードに変換する変換手段を備えた符号化装置におい
て、前記変換手段が、ｐ個の連続ｎビットソースワード
の群をｐ個の連続ｍビットチャネルワードの対応した群
に変換するよう構成され、ｐ個の連続ｎビットソースワ
ードの各群に対する変換がパリティを保存するように行
われ、ここにｎ，ｍおよびｐが整数であり、ｍ＞ｎ≧
１，ｐ≧１であり、且つｐが可変である、ことを特徴と
する符号化装置。 - 【請求項２】 ｍ＝ｎ＋１としたことを特徴とする請求
項１記載の符号化装置。 - 【請求項３】 ｎ＝２としたことを特徴とする請求項２
記載の符号化装置。 - 【請求項４】 つぎの表に従って単一ソースワードを対
応する単一チャネルワードに変換するよう構成されてい
ることを特徴とする請求項３記載の符号化装置。 【表１】 - 【請求項５】 前記変換手段が２ビットソースワードを
対応する３ビットチャネルワードに変換して、（ｄ，
ｋ）系列の形でｄ＝１のチャネル信号を得るように構成
されている請求項３または４記載の符号化装置におい
て、当該装置は、更に、ソース信号のビット流において
単一２ビットソースワードの対応する単一３ビットチャ
ネルワードへの符号化がチャネルワードの境界でｄ制約
の侵犯を生ずる位置を検出するとともに、その検出に応
じて制御信号を供給する手段を備え、前記変換手段が、
前記制御信号がないときに、単一２ビットソースワード
を単一３ビット４チャネルワードに変換し、各２ビット
ソースワードに関する変換がパリティを保存するおう構
成されていることを特徴とする符号化装置。 - 【請求項６】 前記変換手段が、２個の連続ソースワー
ドの変換中に前記制御信号が生じたときに、その２個の
連続２ビットソースワードの群を２個の対応する３ビッ
トチャネルワードの群に変換し、この変換が、ｄ＝１の
制約を保持するために前記ソースワードの群における２
個のソースワードの一方を４個のチャネルワードＣＷ１
乃至ＣＷ４と異なる一つの３ビットチャネルワードに変
換されるように構成されている請求項５記載の符号化装
置において、前記制御信号があるときに、前記変換手段
が、更に、前記２個の連続２ビットソースワードの群を
２個の連続３ビットチャネルワードの対応する群に変換
し、前記２個の連続２ビットソースワードの群に対する
変換がパリティを保存するように行われることを特徴と
する符号化装置。 - 【請求項７】 前記変換手段が、つぎの表で与える符号
化に従い、前記２個の連続２ビットソースワードの群を
２個の連続３ビットチャネルワードの群に変換するよう
構成されていることを特徴とする請求項６記載の符号化
装置。 【表２】 - 【請求項８】 ｋが５より大きい値を有し、ソース信号
のビット流において単一２ビットソースワードの単一３
ビットチャネルワードへの変換がｋ制約の侵犯を生ずる
位置を検出するとともに、その検出に応じて第２の制御
信号を供給する手段をさらに備えた請求項６または７記
載の符号化装置において、前記変換手段が、３個の連続
２ビットソースワードの変換中に前記第２の制御信号が
生じたときに、前記３個の連続２ビットソースワードの
群を対応する３個の連続３ビットチャネルワードの群に
変換するよう構成され、前記３個の２ビットソースワー
ドの群に対する変換がパリティを保存するように行わ
れ、前記変換手段が、更に、ｋ制約を保持するために、
前記群中の３個のソースワードのうちの２個を、４個の
チャネルワードＣＷ１乃至ＣＷ４と同一ではない対応す
る３ビットチャネルワードに変換するよう構成されてい
ることを特徴とする符号化装置。 - 【請求項９】 ３個の連続２ビットソースワードの群
を、次の表で与えられる符号化に従って３個の連続３ビ
ットチャネルワードの群に変換するよう構成されたこと
を特徴とする請求項８記載の符号化装置。 【表３】 - 【請求項１０】 前記請求項のいずれかに記載の符号化
装置により得られた２値チャネル信号のデータビット流
を復号化して２値ソース信号のデータビット流を得るこ
とを特徴とする復号装置。 - 【請求項１１】 ２値チャネル信号のデータビット流を
復号して２値ソース信号のデータビット流に復号化する
ために、チャネル信号のデータビット流をｍビットチャ
ネルワードに分割し、ｍビットチャネルワードを対応す
るｎビットソースワードに逆変換する逆変換手段を備え
た復号装置において、前記逆変換手段が、ｐ個の連続ｍ
ビットチャネルワードの群をｐ個の連続ｎビットソース
ワードの対応する群に復号するよう構成され、ｐ個の連
続ｍビットチャネルワードの各群に対する逆変換がパリ
ティを保存するよう行われ、ここにｎ，ｍおよびｐが整
数であり、ｍ＞ｎ，ｐ≧１であって、ｐが可変である、
ことを特徴とする復号装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93201264:4 | 1993-05-04 | ||
| EP93201264 | 1993-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750588A JPH0750588A (ja) | 1995-02-21 |
| JP3294936B2 true JP3294936B2 (ja) | 2002-06-24 |
Family
ID=8213810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09341294A Expired - Lifetime JP3294936B2 (ja) | 1993-05-04 | 1994-05-02 | ｎビットソースワード−ｍビットチャネルワード間符号化・復号装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5477222A (ja) |
| JP (1) | JP3294936B2 (ja) |
| AT (1) | ATE194897T1 (ja) |
| DE (1) | DE69425298T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608397A (en) * | 1995-08-15 | 1997-03-04 | Lucent Technologies Inc. | Method and apparatus for generating DC-free sequences |
| EP0791249B1 (en) * | 1995-09-08 | 2002-07-03 | Koninklijke Philips Electronics N.V. | Transmitter and receiver apparatus, method for transmitting and method for receiving and record carrier obtained by the method or the transmitter apparatus |
| EP0954861A1 (en) * | 1997-10-29 | 1999-11-10 | Koninklijke Philips Electronics N.V. | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa |
| BR9807593A (pt) | 1997-12-22 | 2000-02-22 | Koninkl Philips Electronics Nv | Dispositivos e processos para codificar um fluxo de bits de dados de um sinal fonte binário em um fluxo de bits de dados de um sinal de canal binário e para decodificar um fluxo de bits de dados de um sinal de canal binário em um fluxo de bits de dados de um sinal fonte binário, e, dispositivo e suporte de gravação |
| EP0965172B1 (en) * | 1998-01-09 | 2006-03-01 | Koninklijke Philips Electronics N.V. | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa |
| WO1999059251A2 (en) * | 1998-05-13 | 1999-11-18 | Koninklijke Philips Electronics N.V. | Encoding of an input information signal |
| JP3985173B2 (ja) * | 1998-05-29 | 2007-10-03 | ソニー株式会社 | 変調装置および方法、復調装置および方法、並びにデータ格納媒体 |
| WO2000021198A1 (en) | 1998-10-01 | 2000-04-13 | Koninklijke Philips Electronics N.V. | Generation of a runlength limited digital information signal |
| JP3991348B2 (ja) * | 1998-10-02 | 2007-10-17 | ソニー株式会社 | 符号化装置および方法、復号装置および方法、並びに記録媒体 |
| CA2321208A1 (en) | 1998-12-21 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words |
| PL342427A1 (en) * | 1998-12-21 | 2001-06-04 | Koninkl Philips Electronics Nv | Apparatus for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source ones |
| US6504495B1 (en) * | 1999-02-17 | 2003-01-07 | Arm Limited | Clipping data values in a data processing system |
| ATE396545T1 (de) | 1999-03-12 | 2008-06-15 | Koninkl Philips Electronics Nv | Kodieren/dekodieren von n-bit-quellwörtern in korrespondierenden m-bit-kanalwörtern, und umgekehrt, damit die parität durch die umsetzung umgekehrt wird |
| KR20010074694A (ko) | 1999-05-12 | 2001-08-09 | 요트.게.아. 롤페즈 | 복수의 채널어로 구성된 직렬 데이터 스트림을 복수의정보어로 구성된 데이터 스트림으로 디코딩하는 장치 |
| US6700509B1 (en) * | 1999-11-12 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Device and method for processing a digital information signal |
| JP2003529875A (ja) * | 2000-03-30 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２値ソース信号のビットのストリームを２値チャネル信号のビットのストリームに符号化する方法 |
| KR20020087001A (ko) * | 2000-04-25 | 2002-11-21 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 엔-비트 소스어를 대응한 엠-비트 채널어로, 이와 반대로인코딩 및 디코딩하는 장치 |
| PL353622A1 (en) * | 2000-08-14 | 2003-12-01 | Koninklije Philips Electronics N.V.Koninklije Philips Electronics N.V. | Method of device for adding or extracting a secondary information signal to/from a rll code sequence |
| WO2002087090A1 (en) * | 2001-04-19 | 2002-10-31 | Koninklijke Philips Electronics N.V. | Method and device for encoding information words, method and device for decoding information words, storage medium and signal |
| US6917313B1 (en) | 2002-01-16 | 2005-07-12 | Marvell International Ltd. | DC-free codes |
| JP4768743B2 (ja) * | 2004-10-20 | 2011-09-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 光ディスクの１次データビットストリームに２次信号を埋め込む装置及び方法 |
| KR100712503B1 (ko) * | 2005-01-13 | 2007-05-02 | 삼성전자주식회사 | 하드디스크 드라이브의 서보 데이터 작성 방법 및 이를이용한 셀프 서보 기록 방법 |
| US7791507B2 (en) * | 2005-12-19 | 2010-09-07 | Koninklijke Philips Electronics N.V. | Coder and a method of coding for codes with a parity-complementary word assignment having a constraint of d=1 , r=2 |
| BRPI0820739B1 (pt) | 2007-12-14 | 2020-10-20 | Koninklijke Philips N.V. | método de reprodução de informação de vídeo, dispositivo de reprodução para reproduzir a informação de vídeo, sinal, e, portador de gravação |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337458A (en) * | 1980-02-19 | 1982-06-29 | Sperry Corporation | Data encoding method and system employing two-thirds code rate with full word look-ahead |
| US4547890A (en) * | 1982-09-28 | 1985-10-15 | Abraham M. Gindi | Apparatus and method for forming d.c. free codes |
-
1994
- 1994-04-06 US US08/223,875 patent/US5477222A/en not_active Expired - Lifetime
- 1994-04-27 AT AT94201153T patent/ATE194897T1/de active
- 1994-04-27 DE DE69425298T patent/DE69425298T2/de not_active Expired - Lifetime
- 1994-05-02 JP JP09341294A patent/JP3294936B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5477222A (en) | 1995-12-19 |
| DE69425298D1 (de) | 2000-08-24 |
| JPH0750588A (ja) | 1995-02-21 |
| DE69425298T2 (de) | 2001-02-22 |
| ATE194897T1 (de) | 2000-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3294936B2 (ja) | ｎビットソースワード−ｍビットチャネルワード間符号化・復号装置 | |
| EP0758825B1 (en) | Method and apparatus for generating dc-free sequences with conveying partial information by the sequence of codeword digital sums of successive codewords | |
| US6275175B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| JP4138031B2 (ja) | ｎ−ビットソースワードから対応したｍ−ビットチャネルワードへの符号化装置、並びに、逆向きの復号化装置 | |
| KR100809970B1 (ko) | 변환이 패리티 반전이 되도록, 엔-비트 소스어를 대응하는엠-비트 채널어로, 그리고 역으로 인코딩/디코딩하는 장치및 방법 | |
| JP3482212B2 (ja) | （ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化する符号化装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置および方法 | |
| US6225921B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| EP0624000B1 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| US6710724B2 (en) | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa | |
| JP2002533975A (ja) | ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに符号化し、ｍ−ビットチャネルワードを対応するｎ−ビットソースワードに復号化するための装置 | |
| JP4095440B2 (ja) | 情報の符号化のための装置及び方法、その符号化された情報を復号するための装置及び方法、変調信号及び記録媒体の製造方法 | |
| KR0185944B1 (ko) | (1,7)변조코드를 이용하는 복호화방법 및 그 장치 | |
| JP2600148B2 (ja) | コード変換方法 | |
| JPS61227430A (ja) | 符号変換装置 | |
| MXPA00008158A (en) | Device for encoding n-bit source words into corresponding m-bit channel words and decoding m-bit channel words into corresponding n-bit source words |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090405 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100405 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110405 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120405 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130405 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140405 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |