JP3482212B2 - （ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化する符号化装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置および方法 - Google Patents

（ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化する符号化装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置および方法

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JP3482212B2 JP52409796A JP52409796A JP3482212B2 JP 3482212 B2 JP3482212 B2 JP 3482212B2 JP 52409796 A JP52409796 A JP 52409796A JP 52409796 A JP52409796 A JP 52409796A JP 3482212 B2 JP3482212 B2 JP 3482212B2
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Description

【発明の詳細な説明】 発明の技術分野 本発明は（ｎ−１）−ビット情報ワードをｎ−ビット
チャネルワードに符号化して連接チャネルワードのチャ
ネル信号を得るようにし、このチャネル信号は‘1'間の
多くともＫ個の‘0'が発生する特性を有するビットシー
ケンスとするために、（ｎ−１）−ビット情報ワードを
受ける入力手段と、（ｎ−１）−ビット情報ワードをｎ
−ビットチャネルワードに変換する変換手段と、連接ｎ
−ビットチャネルワードのチャネル信号を供給する出力
手段とを具える符号化装置、およびチャネルワードを情
報ワードに復号化する復号化装置並びにこれらに関連す
る符号化および復号化方法に関するものである。
発明の背景 上述した符号化装置は米国特許第5,142,421号明細書
から既知である。この既知の装置では、（ｎ−１）−ビ
ット情報ワードの始端または終端に１ビットを加えてｎ
−ビットチャネルワードを得るようにしている。斯様に
して直流のないチャネル信号を得るか、またはパイロッ
ト信号をチャネル信号に加えてトラッキングに使用し得
るようにする。ｋ−制約を満足させりためには、続くチ
ャネルワードの境界全体を見渡して加えるべき１−ビッ
トの選定を決める必要がある。
発明の概要 本発明の目的は情報ワードをチャネルワードに一層簡
単に符号化し得る復号化装置を提供せんとするにある。
この目的のため、本発明は（ｎ−１）−ビット情報ワ
ードをｎ−ビットチャネルワードに符号化して連接チャ
ネルワードのチャネル信号を得るようにし、このチャネ
ル信号は‘1'間の多くともＫ個の‘0'が発生する特性を
有するビットシーケンスとした符号化装置であって、 前記符号化装置は（ｎ−１）−ビット情報ワードを受
ける入力手段と、 （ｎ−１）−ビット情報ワードをｎ−ビットチャネル
ワードに変換する変換手段と、 連接ｎ−ビットチャネルワードのチャネル信号を供給
する出力手段とを具えるものにおいて、 前記変換手段は： 第１または第２の二進値の一方のビットを（ｎ−１）
−ビット情報ワードの指定の第１および第２の隣接ビッ
ト位置間に挿入する挿入手段を設け、前記情報ワードの
立上がり縁における立上がり‘0'の数が指定の第１の整
数以上になる際、または前記情報ワードの立下がり縁に
おける立下がり‘0'の数が指定の第２の整数以上になる
際、前記（ｎ−１）−ビット情報ワードの指定の第１お
よび第２の隣接ビット位置間に‘0'ビットを挿入し、他
に 前記立上がり‘0'の数が指定の第１数以上となる際に
指定の第３ビット位置の論理値を‘1'値に設定するとと
もに前記立下がり‘0'の数が指定の第２数以上となる際
に指定の第４ビット位置の論理値を‘1'値に設定する設
定手段を設け、前記指定の第３ビット位置は前記情報ワ
ードの立上がりビット位置の指定の第３数の１つとし、
指定の第４ビット位置は情報ワードの立下がりビット位
置の指定の第４数の１つとし、指定の第４数は指定の第
２数＋１に等しくし、ここにｎおよびｋは整数値であ
り、指定の第１および第２数はｋに対しある関係を有す
る、ようにしたことを特徴とする。さらに、本発明符号
化装置は前記情報ワードのｋ個以上の連続ビット位置の
群が全て‘0'を具え、このｋ個以上の連続ビット位置の
群が指定の第１および第２ビット位置の双方を具えない
場合に、前記挿入手段によってさらに指定の第１および
第２隣接位置間に‘0'ビットを挿入するようにしたこと
を特徴とする。また、本発明によれば、その他の場合
に、前記挿入手段によってさらに指定の第１および第２
隣接ビット位置間に‘1'ビットを挿入するようにしたこ
とを特徴とする。
本発明符号化装置は前の情報ワードまたは続く情報ワ
ードの知識を有する必要なく、各情報ワードを個別に符
号化し得ると云う認識を基としてなしたものである。通
常の状況では、情報ワードの指定の第１および第２ビッ
ト位置間に‘1'−ビットを挿入する。このビット挿入は
情報ワードの中央で正確に行うことができる。これがた
め、（ｎ−１）が偶数であるものとすると、情報ワード
の順次の‘0'の最大数は（ｎ−１）/2となる。しかし、
情報ワードが多数の立上がり‘0'で開始するか、または
立上がり立下がり‘0'で終了する場合には順次のチャネ
ルワードを連接されている際にｋ−制約に違反するよう
になることが起こり得るようになる。立上がり‘0'は情
報ワードの最初の‘1'に先立つ情報ワードの‘0'である
と規定され、立下がり‘0'は情報ワードの最後の‘1'に
続く‘0'であると規定される。従って、立上がり‘0'の
数が指定の第１数以上となる際には立上がり‘0'のアレ
イにおける１ビット位置（指定の第３ビット位置）の
‘0'は‘1'ビットに変化する。特に、第３ビット位置は
情報ワードの立上がりビット位置となる。同様に立下が
り‘0'の数が指定の第２数以上となる際には立下がり
‘0'のアレイにおける１ビット位置（指定の第４ビット
位置）の‘0'は‘1'ビットに変化する。特に、第４ビッ
ト位置は情報ワードの最終ビット位置となる。
指定の第１および第２数がｋの関係を有することは明
らかである。特に、ｋは指定の第１および第２数の和に
等しい。
さらに、（ｎ−１）が偶数であり、加算ビットが情報
ワードの中央に正確に加えられるものとし、ｋが（ｎ−
１）/2よりも小さい場合には、情報ワードの‘第１半
部’または‘第２半部’の何れか、あるいはその双方の
ｋ個以上の順次のビット位置の群が全て‘0'を具えると
云う事実のため、ｋ−制約の違反が情報ワードの‘第１
半部’または‘第２半部’に発生することが起こり得る
ようになる。実際上、追加のビットが情報ワードを正確
に‘第１半部’および‘第２半部’に分割しないこと、
並びに‘情報ワードの立上がり側’として請求の範囲に
規定された‘第１半部’および‘情報ワードの立下がり
側’として請求の範囲に規定された‘第２半部’にｋ個
以上の順次の‘0'の群が生じ得ることが好適である。
かかる順次の‘0'の群が情報ワード内に存在する際の
ｋ−制約の違反を避けるために、第３（および第４）ビ
ット位置を選択してこれがビット位置の群内にもあり、
従ってこのビット位置に‘1'ビットを挿入してこの群に
よるｋ−制約の違反をも避けるようにするのが好適であ
る。
復号化の際には、変換されたチャネルワードを得るた
めに、受信したチャネルワードの追加のビットを除去す
る必要がある。さらに、追加のビットの論理値が‘1'値
となって現われる場合には、斯くして得られた変換チャ
ネルワードを発生した情報ワードとして供給することが
できる。しかし、追加のビットの論理値が‘0'値となっ
て現われる場合には、再生された情報ワードを得るため
に、第３および／または第４ビット位置の論理値をさら
に‘0'値に設定する必要がある。
さらに本発明符号化装置では、前記立上がり‘0'の数
が前記指定の第１数以上となる際に前記設定手段によっ
てさらに前記（ｎ−１）−ビット情報ワードの指定の第
５ビット位置の論理値を‘1'値に設定し得るようにす
る。
これによって復号器により元の情報ワードの立上がり
‘0'の数が指定の第１数以上となるか、ならないかを確
認することができる。この元の情報ワードの立上がり
‘0'の数が指定の第１数以上となる場合には、受信した
チャネルワードの指定の第３ビット位置の二進値を‘0'
ビット値に反転させることができる。
さらに。本発明符号化装置では、前記立下がり‘0'の
数が前記指定の第１数以上となる際に前記設定手段によ
ってさらに前記（ｎ−１）−ビット情報ワードの指定の
第６ビット位置の論理値を‘1'値に設定し得るようにす
る。
これによって復号器により元の情報ワードの立下がり
‘0'の数が指定の第２数以上となるか、ならないかを確
認することができる。この元の情報ワードの立下がり
‘0'の数が指定の第２数以上となる場合には、受信した
チャネルワードの指定の第４ビット位置の二進値を‘0'
ビット値に反転させることができる。
また、本発明符号化装置では、前記第５ビット位置の
論理値を前記設定手段により‘1'に設定するとともに前
記第６ビット位置の論理値を前記設定手段により‘0'に
設定する場合には前記設定手段によってさらに前記第５
および第６ビット位置に最初に存在する論理値を前記情
報ワードの第７および第８ビット位置に再位置決めし、
前記第７および第８ビット位置は立上がりビット位置の
指定の第３数内に位置し、この第７および第８ビット位
置は前記第３ビット位置に一致しないようにするととも
に、前記第５ビット位置の論理値を前記設定手段により
‘0'に設定するとともに前記第６ビット位置の論理値を
前記設定手段により‘1'に設定する場合には前記設定手
段によってさらに前記第５および第６ビット位置に最初
に存在する論理値を前記情報ワードの第９および第10ビ
ット位置に再位置決めし、前記第９および第10ビット位
置は立下がりビット位置の指定の第４数内に位置し、こ
の第９および第10ビット位置は前記第４ビット位置に一
致しないようにする。
これにより第５および第６ビット位置の元のビット値
を保持することができる。立下がり‘0'の数が指定の第
２数以上となる場合には、立下がりビット位置の指定の
第２数内の２つのビット位置（第９および第10ビット位
置）の２つの‘0'の代わりに、これら元のビット値を記
憶する。符号化装置で受信を行うと、復号化装置は立下
がり‘0'の数が第５ビット位置の‘0'値および第６ビッ
ト位置の‘1'値を検出することにより指定の第２数以上
となると云う事実を確立することができる。従って、復
号化装置によって第９および第10ビット位置の論理値を
第５および第６ビット位置に置換するとともに前記第９
および第10ビット位置の論理値を‘0'に設定して元の情
報ワードを再生することができる。前記第５および第６
ビット位置の論理値が第７および第８ビット位置に記憶
されてしまった場合にも同様の処理を施し得ることは明
らかである。
情報ワードの第１および第２ビット位置の立上がり側
または立下がり側のｋ個以上の連続ビット位置の群はｋ
−制約を有効とする場合には、同様の装置が有効とな
る。図面の簡単な説明 図１は本発明符号化装置の第１例の構成を示す回路
図、 図２は図１の符号化装置で得られたチャネルワードを
復号化する復号化装置の第１例の構成を示す回路図、 図３は本発明符号化装置の第２例の構成を示す回路
図、 図４は図３に示す符号化装置の一部分の構成を示す回
路図、 図５は図３に示す符号化装置で得られたチャネルワー
ドを復号化する復号化装置の第２例の構成を示す回路
図、 図６は本発明符号化装置の第３例の構成を示す回路
図、 図７は図６の符号化装置で得られたチャネルワードを
復号化する復号化装置の第３例を構成を示す回路図、 図８は本発明符号化装置の第４例の構成を示す回路
図、 図９は図８の符号化装置で得られたチャネルワードを
復号化する復号化装置の第４例の構成を示す回路図であ
る。
発明を実施するための最良の形態 図１は本発明符号化装置の第１例の回路構成を示す。
この符号化装置は16−ビット情報ワードを17−ビットチ
ャネルワードに変換することができ、従って続くチャネ
ルワードのシーケンスに多くとも８個の連続‘0'が存在
する（ｋ＝８）。この符号化装置の入力端子１は情報ワ
ードを受信する。この入力端子１をシフトレジスタ２の
入力側に結合する。本例では、シフトレジスタ２は16個
の記憶位置2.1−2.16を有するとともに16個の記憶位置
の各々に対し１個宛で16個の並列出力端子を有する。ま
た、17個の記憶位置7.1−7.17を有する他のシフトレジ
スタ７を設ける。このシフトレジスタ７の出力側を17−
ビットチャネルワードを供給する出力端子９に結合す
る。また、このシフトレジスタ７は17個の記憶位置の各
々に対し１個宛で17個の入力端子を有する。さらに記憶
位置2.1−2.5の出力側に結合された入力端子を有する検
出器４を設ける（これら記憶位置は情報ワードの５個の
立上がりビット位置のビット値を具える）。また、記憶
位置2.12−2.16の出力側に結合された入力端子を有する
検出器５を設ける（これら記憶位置は情報ワードの５個
の立下がりビット位置のビット値を具える）。
この検出器４によってシフトレジスタ２に記憶された
情報ワードに４個以上の連続立上がり‘0'が存在するか
どうかを検出する。これら立上がり‘0'は情報ワードの
最初の‘1'に先立つ‘0'とする。この検出器４はその５
個の入力端子に５個の‘0'を検出すると直ちに‘1'論理
値、即ち、‘高レベル’論理値を有する制御信号Ａを発
生する。その他の場合には発生制御信号Ａは‘0'論理
値、即ち、‘低レベル’論理値となる。また、検出器５
によってシフトレジスタ２に記憶された情報ワードに４
個以上の連続立下がり‘0'が存在するかどうかを検出す
る。この立下がり‘0'は情報ワードの最後の‘1'に続く
‘0'とする。この検出器５はその５個の入力端子に５個
の‘0'を検出すると直ちに‘1'論理値、即ち、‘高レベ
ル’論理値を有する制御信号Ｂを発生する。その他の場
合には発生した制御信号Ｂは‘低レベル’論理値、即
ち、‘0'論理値となる。
記憶位置2.1の出力側はスイッチS1の端子‘b'に結合
する。記憶位置2.2の出力側をシフトレジスタ７の記憶
位置7.2の入力側に結合する。記憶位置2.3の出力側のス
イッチS2の端子‘b'に結合する。記憶位置2.4の出力側
をスイッチS3の端子‘b'に結合する。記憶位置2.5,2.6
および2.7の出力側をシフトレジスタ７の各記憶位置7.
5,7.6および7.7の入力側にそれぞれ結合する。
記憶位置2.8の出力側をスイッチS2の端子‘c'と、ス
イッチS4の端子‘c'と、スイッチS8の端子‘c'とにそれ
ぞれ結合する。記憶位置2.9の出力側をスイッチS3の端
子‘c'と、スイッチS6の端子‘c'と、スイッチS7の端子
‘c'とにそれぞれ結合する。記憶位置2.10,2.11および
2.12の出力側をシフトレジスタ７の各記憶位置7.11,7.1
2および7.13の入力側にそれぞれ結合する。記憶位置2.1
3の出力側をスイッチS7の端子‘b'に結合する。記憶位
置2.14の出力側をスイッチS8の端子‘b'に結合する。記
憶位置2.15の出力側をシフトレジスタ７の記憶位置7.16
の入力側に結合する。記憶位置2.16の出力側をスイッチ
S9の端子‘b'に結合する。
スイッチS1およびS9の端子‘c'を論理‘高’即ち、
‘1'値に結合する。これらスイッチS1およびS9の端子
‘a'を記憶位置7.1および7.17の入力側にそれぞれ結合
し、スイッチS2およびS3の端子‘a'を記憶位置7.3およ
び7.4の入力側にそれぞれ結合し、スイッチS7およびS8
の端子‘a'を記憶位置7.14および7.15の入力側にそれぞ
れ結合する。
スイッチS4の端子‘b'を二進‘低’、即ち、‘0'値に
結合する。スイッチS4の端子‘d'を二進‘高’、即ち、
‘1'値に結合する。スイッチS4の端子‘a'を記憶位置7.
8の入力側に結合する。スイッチS6の端子‘b'を二進
‘高’、即ち、‘1'値に結合する。スイッチS6の端子
‘d'を二進‘低’、即ち、‘0'値に結合する。スイッチ
S6の端子‘a'を記憶位置7.10の入力側に結合する。さら
に、スイッチS5には記憶位置7.9の入力側に結合された
端子‘a'と、二進‘高’、即ち、‘1'値に結合された端
子‘b'と、二進‘低’、即ち、‘0'値に結合された端子
‘c'とを設ける。これらスイッチは全て可制御スイッチ
とし、そのスイッチ位置をこれらスイッチに供給される
制御信号に応答して制御し得るようにする。スイッチS1
のスイッチ位置は前記検出器４により発生する制御信号
Ａに応答して制御するため、この制御信号Ａが‘高’レ
ベルである場合にはスイッチS1は位置ａ−ｃにあり、従
って記憶位置7.1の入力側に‘1'値が供給されるように
なる。その他の場合には、スイッチS1は位置ａ−ｂにあ
る。スイッチS9のスイッチ位置は前記検出器５により発
生する制御信号Ｂに応答して制御するため、この制御信
号Ｂが‘高’レベルである場合にはスイッチS9は位置ａ
−ｃにあり、従って記憶位置7.17の入力側に‘1'値が供
給されるようになる。その他の場合には、スイッチS9は
位置ａ−ｂにある。
スイッチS5のスイッチ位置は制御信号Ｃに応答して制
御される。この制御信号Ｃは図１から明らかなように、
ORゲート20および反転器21を用いて制御信号ＡおよびＢ
から取出す。制御信号Ａまたは制御信号Ｂあるいは両制
御信号ＡおよびＢが‘高’レベルにある際には、制御信
号Ｃは‘低’レベルとなる。これがため、スイッチS5は
位置ａ−ｃにあり、従って記憶位置7.9の入力側には
‘0'値が供給される。その他の場合には、スイッチS5が
位置ａ−ｂにあり、従って記憶位置7.9の入力側には
‘1'値が供給される。
スイッチS2およびS3のスイッチ位置は制御信号Ｅに応
答して制御される。この制御信号Ｅは図１から明らかな
ように、ANDゲート22および反転器23を用いて制御信号
ＡおよびＢから取出す。制御信号Ａが‘高’レベル、制
御信号Ｂが‘低’レベルにある場合にのみ、制御信号Ｅ
は‘高’レベルとなる。これがため、スイッチS2および
S3はそれぞれ位置ａ−ｃに切換わり、従ってシフトレジ
スタ２の記憶位置2.8および2.9はシフトレジスタ７の記
憶位置7.3および7.4の入力側にそれぞれ結合されるよう
になる。その他の場合には、スイッチS2およびS3が位置
ａ−ｂにあり、従ってレジスタ２の記憶位置2.3および
2.4の出力側はシフトレジスタ７の記憶位置7.3および7.
4の入力側にそれぞれ結合されるようになる。
スイッチS7およびS8のスイッチ位置は制御信号Ｄに応
答して制御される。この制御信号Ｄは図１から明らかな
ように、制御信号Ｂから取立す。制御信号Ａが‘高’レ
ベルにある場合には、制御信号Ｄは‘高’レベルとな
る。これがため、スイッチS7およびS8はそれぞれ位置ａ
−ｃに切換わり、従ってシフトレジスタ２の記憶位置2.
8および2.9はシフトレジスタ７の記憶位置7.15および7.
16の入力側にそれぞれ結合されるようになる。その他の
場合には、スイッチS7およびS8が位置ａ−ｂにあり、従
ってレジスタ２の記憶位置2.13よび2.14の出力側はシフ
トレジスタ７の記憶位置7.14および7.15の入力側にそれ
ぞれ結合されるようになる。
スイッチS4およびS6のスイッチ位置は制御信号Ｆに応
答して制御される。この制御信号Ｆによってこれらスイ
ッチをその３つのスイッチ位置のうちの１つに切換え制
御する。この制御信号Ｆも以下に説明するように制御信
号ＡおよびＢから取出すことができる。制御信号Ａおよ
びＢの双方が‘低’レベルにある場合には、制御信号Ｆ
によってスイッチS4およびS6をそれぞれ位置ａ−ｃに切
換えるようにする。これはシフトレジスタ２の記憶位置
2.8および2.9の出力側がスイッチ７の記憶位置7.8およ
び7.10の入力側に結合されることを意味する。制御信号
Ａ概数‘高’レベルにあり、制御信号Ｂが‘低’レベル
にある場合には、制御信号ＦによってスイッチS4および
S6をそれぞれ位置ａ−ｄに切換えるようにする。これは
記憶位置7.8の入力側が論理‘1'端子に結合され、記憶
位置7.10の入力側が論理‘0'端子に結合されることを意
味する。制御信号Ａが‘低’レベルにあり、制御信号が
‘高’レベルにある場合には制御信号Ｆによってスイッ
チS4およびS6をそれぞれ位置ａ−ｂに切換えるようにす
る。これは記憶位置7.8の入力側が論理‘0'端子に結合
され、記憶位置7.10の入力側が論理‘1'端子に結合され
ることを意味する。制御信号ＡおよびＢの双方が‘高’
レベルにある場合には、制御信号ＦによってスイッチS4
を位置ａ−ｂに切換え、スイッチS6を位置ａ−ｂに切換
えるようにする。これは両記憶位置7.8および7.10の入
力側が論理‘1'端子に結合されることを意味する。
記憶位置7.9、スイッチS5、ORゲート20および反転器2
1は請求の範囲に記載された挿入手段に含まれるものと
することができる。スイッチS1−S4およびS6−S9は、制
御信号A,B,D,EおよびＦを得るに必要な回路と相俟っ
て、請求の範囲に記載された設定手段に含まれるものと
することができる。
符号化装置の機能を以下に説明する。シフトレジスタ
２に記憶される情報ワードは５個以下の連続立上がり
‘0'および５個以下の連続立下がり‘0'を有するものと
する。これがため、スイッチS1およびS9は位置ａ−ｂに
切換わる。さらに、制御信号ＤおよびＥは双方とも
‘低’レベルにあるため、スイッチS2,S3,S7およびS8は
位置ａ−ｂに切換わる。従って制御信号Ｆによってスイ
ッチS4およびS6をそれぞれ位置ａ−ｃに切換える。これ
がため、シフトレジスタ２の内容は変化しないで記憶位
置7.1−7.8および7.10−7.17に記憶されるようになる。
さらに、記憶位置7.9には‘1'ビットを記憶する。従っ
て、シフトレジスタ７に記憶されたチャネルワードはシ
フトレジスタ７の内容を直列に出力することによって出
力端子９に供給することができる。
記憶位置7.9に‘1'ビットを挿入することによって、
出力端子９に供給されるチャネルワードは最大で８個の
連続‘0'を有するｋ−制約を満足する。さらに、立上が
りおよび立下がり‘0'の数が最大で４であるため、前の
チャネルワードまたは続くチャネルワードを有するチャ
ネルワードの連接はｋ−制約を満足するようになる。
５個以上の連続立上がり‘0'および５個以下の連続立
下がり‘0'を有するシフトレジスタ２に１つの情報ワー
ドが記憶されるものとする。また、前のチャネルワード
が正確に４個の立下がり‘0'を有するものとする。何ら
かの対策がとられていない場合には前のチャネルワード
を有するシフトレジスタ２に記憶された情報ワードの連
接はｋ−制約の違反となる。立上がり‘0'が５個以上に
なると、制御信号Ａは‘高’レベルとなり、制御信号Ｂ
は‘低’レベルとなる。これがため、スイッチS1は位置
ａ−ｃとなり、スイッチS9は位置ａ−ｂとなる。さら
に、制御信号Ｃは‘低’レベルであるため、スイッチS5
は位置ａ−ｃとなる。さらに、制御信号Ｄが‘低’レベ
ルとなり、制御信号Ｅが‘高’レベルとなり、その結果
スイッチS2およびS3は位置ａ−ｃに切換わり、スイッチ
S7およびS8は位置ａ−ｂに留まる。この際、制御信号Ｆ
によってスイッチS4およびS6が位置ａ−ｄに切換わるよ
うになる。これがため、‘1'ビットがシフトレジスタ７
の記憶位置7.1に記憶され、記憶位置2.2の内容を記憶位
置7.2に記憶し、記憶位置2.8および2.9の内容が記憶位
置7.3および7.4にそれぞれ記憶され、記憶位置2.5,2.6
および2.7の内容が記憶位置7.5,7.6および7.7にそれぞ
れ記憶され、‘1'ビットが記憶位置7.8に記憶され、
‘0'ビットが記憶位置7.9および7.10に記憶され、シフ
トレジスタ２の記憶位置2.10−2.16の内容が記憶位置7.
11−7.17に無変換で記憶される。
記憶位置7.1の二進値を‘1'に設定することにより、
ｋ−制約の可能な違反を防止されたことになる。さら
に、記憶位置7.9のビット値は‘0'となり、これは情報
ワードの立上がり縁または立下がり縁が５個以上の連続
の（立上がりまたは立下がり）‘0'を具えたことを示
す。記憶位置7.8に記憶された‘1'ビットは情報ワード
が５個以上の立上がり‘0'を有していたことを示す。記
憶位置7.8および7.10にそれぞれ常時記憶されていた記
憶位置2.8および2.9の内容は何れか他の場所に記憶する
必要がある。その理由は記憶位置7.8および7.10に記憶
されたビットを信号用に用いるからである。これがた
め、記憶位置2.8および2.9の２つのビット値は記憶位置
7.3および7.4にそれぞれ記憶する。従って、記憶位置7.
8−7.10に記憶された信号ビットから、情報ワードが４
つ以上の立上がり‘0'を具えたことがわかる。２つの記
憶位置2.8および2.9の一方の内容は第１の記憶位置7.1
に記憶することはできない。その理由は記憶された‘1'
ビットに対し、ｋ−制約の違反を防止する必要があるか
らである。これがため、２つの記憶位置2.8および2.9の
内容はシフトレジスタ７の４つの記憶位置7.2−7.5のう
ちの２つ（本例では記憶位置7.3および7.4）に記憶する
ことができ、これら記憶位置は復号化時に‘0'値を具え
る必要がある。
５個以上の連続立下がり‘0'および５個以下の連続立
上がり‘0'を有するシフトレジスタ２に１つの情報ワー
ドが記憶されるものとする。また、次のチャネルワード
が正確に４個の立上がり‘0'を有するものとする。何ら
かの対策がとられていない場合には次のチャネルワード
を有するシフトレジスタ２に記憶された情報ワードの連
接はｋ−制約の違反となる。立下がり‘0'が５個以上に
なると、制御信号Ａは‘低’レベルとなり、制御信号Ｂ
は‘高’レベルとなる。これがため、スイッチS1は位置
ａ−ｂとなり、スイッチS9は位置ａ−ｃとなる。さら
に、制御信号Ｃは‘低’レベルであるため、スイッチS5
は位置ａ−ｃとなる。そのうえ、制御信号Ｄが‘高’レ
ベルとなり、制御信号Ｅが‘低’レベルとなり、その結
果スイッチS2およびS3は位置ａ−ｂに切換わり、スイッ
チS7およびS8は位置ａ−ｃに切換わる。この際、制御信
号ＦによってスイッチS4およびS6が位置ａ−ｂに切換わ
るようになる。これがため、記憶位置2.1−2.7の内容は
シフトレジスタ７の記憶位置7.1−7.7にそれぞれ記憶さ
れる。従って、‘0'ビットがシフトレジスタ７の記憶位
置7.8および7.9に記憶される。これがため、記憶位置2.
10,2.11および2.12の内容が記憶位置7.11,7.12および7.
13にそれぞれ記憶され、‘1'ビットが記憶位置7.17に記
憶される。
記憶位置7.17の二進値を‘1'に設定することにより、
ｋ−制約の可能な違反を防止されることになる。さら
に、記憶位置7.9のビット値は再び‘0'となり、これは
情報ワードの立上がり縁または立下がり縁が５個以上の
連続の（立上がりまたは立下がり）‘0'を具えたことを
示す。記憶位置7.10に記憶された‘1'ビットは情報ワー
ドが５個以上の立下がり‘0'を有することを示す。記憶
位置7.8および7.10にそれぞれ常時記憶されていた記憶
位置2.8および2.9の内容は何れか他の場所に記憶する必
要がある。その理由は記憶位置7.8および7.10に記憶さ
れたビットを再び信号用に用いるからである。これがた
め、記憶位置2.8および2.9の２つのビット値は記憶位置
7.15および7.14にそれぞれ記憶する。従って、記憶位置
7.8−7.10に記憶された信号ビットから、情報ワードが
４つ以上の立下がり‘0'を具えたことはがわかる。２つ
の記憶位置2.8および2.9の一方の内容は最終記憶位置7.
17に記憶することはできない。その理由は記憶された
‘1'ビットに対し、ｋ−制約の違反を防止する必要があ
るからである。これがため、２つの記憶位置2.8および
2.9の内容はシフトレジスタ７の４つの記憶位置7.13−
7.16のうちの２つ（本例では記憶位置7.14および7.15）
に記憶することができ、これら記憶位置は復号化時に
‘0'値を具える必要がある。
５個以上の連続立上がり‘0'および５個以下の連続立
下がり‘0'を有するシフトレジスタ２に１つの情報ワー
ドが記憶されるものとする。この際再び何らかの対策が
とられていない場合にはシフトレジスタに記憶された情
報ワードの連接はｋ−制約の違反となる。立上がりおよ
び立下がり‘0'が５個以上になると、制御信号Ａおよび
Ｂは双方とも‘高’レベルとなる。これがため、スイッ
チS1およびS9は双方とも位置ａ−ｃとなる。さらに、制
御信号Ｃは‘低’レベルであるため、スイッチS5は位置
ａ−ｃとなる。そのうえ、制御信号Ｄが‘高’レベルと
なり、制御信号Ｅが‘低’レベルとなり、その結果スイ
ッチS2およびS3は位置ａ−ｂに切換わり、スイッチS7お
よびS8は位置ａ−ｃに切換わる。この際、制御信号Ｆに
よってスイッチS4は位置ａ−ｄに切換わり、スイッチS6
が位置ａ−ｂに切換わるようになる。これがため、記憶
位置7.1に‘1'ビットが記憶され、記憶位置2.2の内容記
憶位置7.2に記憶され、記憶位置2.5−2.7の内容がシフ
トレジスタ７の記憶位置7.5−7.7にそれぞれ記憶される
ようになる。従って、シフトレジスタ７の記憶位置7.8
および7.10には‘1'ビットが記憶される。また記憶位置
7.9には‘0'ビットが記憶される。従って、記憶位置2.8
および2.9の内容は記憶位置7.15および7.14にそれぞれ
記憶され、記憶位置2.10,2.11および2.12の内容が記憶
位置7.11,7.12および7.13にそれぞれ記憶され、‘1'ビ
ットが記憶位置7.17に記憶されるようになる。
記憶位置7.1および7.17の二進値を‘1'に設定するこ
とにより、ｋ−制約の可能な違反を防止され立上がりこ
とになる。さらに、記憶位置7.9のビット値は再び‘0'
となり、これは情報ワードの立上がり縁または立下がり
縁の双方が５個以上の連続の（立上がりまたは立下が
り）‘0'を具えたことを示す。記憶位置7.8および7.10
に記憶された‘1'ビットは情報ワードが５個以上の立上
がり‘0'および５個以上の立下がり‘0'を有したことを
示す。これがため、記憶位置7.8および7.10にそれぞれ
常時記憶されていた記憶位置2.8および2.9の内容は何れ
か他の場所に記憶する必要がある。その理由は記憶位置
7.8および7.10に記憶されたビットを再び信号用に用い
るからである。従って、記憶位置2.8および2.9の２つの
ビット値は記憶位置7.15および7.14にそれぞれ記憶す
る。記憶位置7.8−7.10に記憶された信号ビットから、
情報ワードが４つ以上の立下がり‘0'を具えたことはが
わかる。２つの記憶位置2.8および2.9の一方の内容は最
終記憶位置7.17に記憶することはできない。その理由は
記憶された‘1'ビットに対し、ｋ−制約の違反を防止す
る必要があるからである。これがため、２つの記憶位置
2.8および2.9の内容はシフトレジスタ７の４つの記憶位
置7.13−7.16のうちの２つ（本例では記憶位置7.14およ
び7.15）に記憶することができ、これら記憶位置は復号
化時に‘0'値を具える必要がある。
記憶位置のビット値は４つの記憶位置7.2−7.5の例え
ば２つに記憶されるか、または、例えば、記憶位置2.8
の１つのビット値は記憶位置7.2−7.5の１つに記憶さ
れ、且つ、記憶位置2.9の他方のビットは記憶位置7.2−
7.5の１つに記憶位置されることは明らかである。
図２は本発明復号化装置の一例を示す。本発明復号化
装置は図１の符号化装置により得られた17−ビットチャ
ネルワードを16−ビット情報ワードに復号化することが
できる。この復号化装置にはチャネルワードを受信する
入力端子25を設け、この入力端子25をシフトレジスタ27
の入力側に結合する。本例では、シフトレジスタ27に17
個の記憶位置17.1−27.17を設ける。このシフトレジス
タ27には17個の記憶位置の各々に対し１個宛て17個の並
列出力端子を設ける。他方のシフトレジスタ30には16個
の記憶位置30.1−30.16を設ける。シフトレジスタ30の
出力側を16−ビット情報ワードを供給する出力端子32に
結合する。このシフトレジスタ30には16個の記憶位置の
各々に対し１個宛て16個の並列出力端子を設ける。ま
た、検出器29を設け、その入力端子を記憶位置27.8−2
7.10の出力側に結合する。これら記憶位置は信号ビット
（c1,c2,c3）を具えることができる。
検出器29によって受信したチャネルワードの記憶位置
27.8−27.10のビット値を検出して、後述するようにビ
ット値（c1,c2,c3）に応答して制御信号X,Y,Zを発生す
る。
記憶位置27.1の出力側はスイッチS10の端子‘b'に結
合する。記憶位置27.2の出力側をシフトレジスタ30の記
憶位置30.2の入力側に結合する。記憶位置27.3の出力側
をスイッチS11の端子‘b'に結合するとともにスイッチS
13の端子‘b'に結合する。記憶位置27.4の出力側をスイ
ッチS12の端子‘b'に結合するとともにスイッチS14の端
子‘b'に結合する。記憶位置27.5,27.6および27.7の出
力側をシフトレジスタ30の各記憶位置30.5,30.6および3
0.7の入力側にそれぞれ結合する。
記憶位置27.8の出力側をスイッチS13の端子‘c'に結
合する。記憶位置27.10の出力側をスイッチS14の端子
‘c'に結合する。記憶位置27.11,27.12および27.13の出
力側をシフトレジスタ30の各記憶位置30.10,30.11およ
び30.12の入力側にそれぞれ結合する。記憶位置27.14の
出力側をスイッチS15の端子‘b'に結合するとともにス
イッチS14の端子‘d'に結合する。記憶位置27.15の出力
側をスイッチS16の端子‘b'に結合するとともにスイッ
チS13の端子‘d'に結合する。記憶位置27.16の出力側を
シフトレジスタ30の記憶位置30.15の入力側に結合す
る。記憶位置27.17の出力側をスイッチS17の端子‘b'に
結合する。
スイッチS10−S12およびスイッチS15−S17の端子‘c'
を論理‘低’即ち、‘0'値に結合する。これらスイッチ
S10およびS17の端子‘a'を記憶位置30.1および30.16の
入力側にそれぞれ結合し、スイッチS11およびS12の端子
‘a'を記憶位置30.3および30.4の入力側にそれぞれ結合
し、スイッチS13およびS14の端子‘a'を記憶位置30.8お
よび30.9の入力側にそれぞれ結合し、スイッチS15およ
びS16の端子‘a'を記憶位置30.13および30.14の入力側
にそれぞれ結合する。
これらスイッチは全て可制御スイッチとし、そのスイ
ッチ位置をこれらスイッチに供給される制御信号に応答
して制御し得るようにする。スイッチS10−S12のスイッ
チ位置は前記検出器29により発生する制御信号Ｘに応答
して制御する。スイッチS13およびS14のスイッチ位置は
前記検出器29により発生する制御信号Ｚに応答して制御
する。スイッチS15−S17のスイッチ位置は前記検出器29
により発生する制御信号Ｚに応答して制御する。
制御信号X,XおよびＺは信号ビット（c1,c2,c3）から
次のようにして取出す。信号ビットc2が‘1'である場合
には、制御信号ＸおよびＹは双方とも‘高’レベルにあ
り、従って、スイッチS10−S12およびS15−S17は全て位
置ａ−ｂにある。さらに、制御信号ＺはスイッチS13お
よびS14を双方とも位置ａ−ｃとするような値となる。
これがため、ビット位置27.1−27.7および27.8−27.17
の内容が変化しないでシフトレジスタ30の記憶位置に記
憶されるようになる。従って、シフトレジスタ30に記憶
された16−ビット情報ワードは再変換された情報ワード
として出力端子32に供給することができる。この情報ワ
ードは５個以下の立上がり‘0'および５個以下の立下が
り‘0'を有する最初に符号化された情報ワードである。
信号ビット（c1,c2,c3）がビットパターン（1,0,0）
を有する場合には、制御信号Ｘは‘低’レベルとなり、
制御信号Ｙは‘高’レベルのままである。これがため、
スイッチS10およびS11はそのスイッチ位置ａ−ｃに切換
わる。さらに、スイッチS13およびS14は双方とも位置ａ
−ｂとなる。
信号ビット（c1,c2,c3）がビットパターン（0,0,1）
を有する場合には、制御信号Ｘは‘高’レベルとなり、
制御信号Ｙは‘低’レベルとなる。これがため、スイッ
チS10−S12はそのスイッチ位置ａ−ｂに切換わるととも
にスイッチS15−S17はそのスイッチ位置ａ−ｃに切換わ
る。さらに、制御信号ＺはスイッチS13およびS14の双方
が位置ａ−ｄとなるような値となる。
信号ビット（c1,c2,c3）がビットパターン（1,0,1）
を有する場合には、両制御信号ＸおよびＹは双方とも
‘低’レベルとなる。これがため、スイッチS10−S12お
よびスイッチS15−S17がスイッチ位置ａ−ｃとなる。さ
らに、制御信号ＺはスイッチS13およびS14の双方が位置
ａ−ｄとなるような値となる。これら制御信号Ｘおよび
Ｙは図２に示すORゲート35および36並びに反転器37およ
び38を用いて得ることができる。
スイッチS10−S17はこれらスイッチのスイッチ位置を
制御する制御信号を発生するに必要な回路と相俟って請
求項に記載の設定手段と見なすことができる。さらに、
記憶位置27.9は請求項に記載の除去手段と見なすことが
できる。
復号化装置の機能を以下に説明する。先ず、最初に符
号化された情報ワードは５個以下の連続立上がり‘0'お
よび５個以下の連続立下がり‘0'を有するものとする。
この状況は上述した通りである。信号ビットc2は‘1'で
あり、ビット位置27.1−27.7および28.8−27.17の内容
は変化しないままシフトレジスタ30の記憶位置に記憶さ
れる。ビット位置28.8−27.17のビット値は信号ビット
ではなく、元の情報ワードのそれぞれビット位置８およ
び９のビットである。
元の符号化された情報ワードは５個以上の連続立上が
り‘0'および５個以下の連続立下がり‘0'を有するもの
とする。信号ビットはパターン（1,0,0）を有する。上
述したように、制御信号Ｘは‘低’レベルであり、制御
信号Ｙは‘高’レベルである。スイッチS10−S12はスイ
ッチ位置ａ−ｃに切換わり、スイッチS13−S14はスイッ
チ位置ａ−ｂに切換わる。スイッチS15−S17はスイッチ
位置ａ−ｃのままである。これがため、シフトレジスタ
30の記憶位置30.1,30.3および30.4の各々に‘0'ビット
が記憶され、記憶位置27.3および27.4の内容は記憶位置
30.8および30.9にそれぞれ記憶される。この結果元の情
報ワードが再生される。
元の符号化された情報ワードは５個以上の連続立下が
り‘0'および５個以下の連続立上がり‘0'を有するもの
とする。信号ビットはパターン（0,0,1）を有する。上
述したように、制御信号Ｘは‘高’レベルであり、制御
信号Ｙは‘低’レベルである。スイッチS10−S12はスイ
ッチ位置ａ−ｂに切換わり、スイッチS13−S14はスイッ
チ位置ａ−ｄに切換わる。スイッチS15−S17はスイッチ
位置ａ−ｃに切換わる。これがため、シフトレジスタ30
の記憶位置30.13,30.14および30.16の各々に‘0'ビット
が記憶され、記憶位置27.15および27.14の内容は記憶位
置30.8および30.9にそれぞれ記憶される。この結果元の
情報ワードが再生される。
元の符号化された情報ワードは５個以上の連続立上が
り‘0'および５個以上の連続立下がり‘0'を有するもの
とする。信号ビットはパターン（1,0,1）を有する。上
述したように、制御信号ＸおよびＹは双方とも‘低’レ
ベルである。スイッチS10−S12はスイッチ位置ａ−ｃに
切換わり、スイッチS13−S14はスイッチ位置ａ−ｄに切
換わる。スイッチS15−S17はスイッチ位置ａ−ｃに切換
わる。これがため、シフトレジスタ30の記憶位置30.1,3
0.3,30.4,30.13,30.14および30.16の各々に‘0'ビット
が記憶され、記憶位置27.15および27.14の内容は記憶位
置30.8および30.9にそれぞれ記憶される。この結果元の
情報ワードが再生される。
図１および図２の符号化装置および復号化装置はそれ
ぞれ種々の変形例が可能である。図１の例では、追加の
ビット（図２の信号ビットc2）は情報ワードのシーケン
ス数８および９でビット位置間に、即ち、情報ワードの
中央に正確に挿入された。その理由は情報ワードのビッ
ト数が偶数であるからである。これがため、この位置に
‘1'ビットを挿入する場合には既にこの挿入された‘1'
ビットを含む情報ワードはｋ−制約（ｋ＝８）を満足す
る。しかし、このｋの値が高く、例えば９である場合に
は、シーケンス数７および８または９および10を有する
ビット位置間にこの追加のビットを挿入することができ
る。ｋが例えば９であるかかる状況の元では、記憶位置
7.1および7.17に記憶された‘1'ビットは記憶位置7.2お
よび7.16に記憶されるようになる。また、一層一般的な
場合には、検出器４によってシフトレジスタ２の最初の
ｑ個の記憶位置のビット値を検出するとともに検出器５
によってシフトレジスタ２の最後のｑ個の記憶位置に記
憶されたビット値を検出する。請求項にそれぞれ記載の
指定の第１および第２数である数ｐ−１およびｑ−１は
ｋの関係を有する。特に、この関係はｋをｐ−１とｑ−
１との和に等しくすることができる。従って、上述した
例では３個以上の立上がり‘0'が情報ワードに存在する
か否か、および５個以上の立下がり‘0'が情報ワードに
存在するか否か検出して判定することができる。
記憶位置7.9に記憶されたビットが‘0'値を有する状
況の元で立上がりまたは立下がり‘0'の数がそれぞれｐ
−１およびｑ−１以上となるか否かを示す信号ビットc1
およびc3は記憶位置7.6,7.7,7.11および7.12のような記
憶位置7.8および7.10以外の記憶位置に記憶することが
できる。
図３は本発明符号化装置の第２例の構成を示す回路図
である。ユニットとして図３に示す符号化装置45は入力
端子51に結合された対応する52と、既知のaTプレコーダ
56の入力端子に結合された出力端子54とを有し、このプ
レコーダは値１または２を有し得る積分器とする。aTプ
レコーダ56の出力側を出力端子58に結合するとともにDS
V検出器60の入力端子に検出器する。DSV検出器60の出力
側をANDゲート62および64の第１入力端子に結合する。A
NDゲート62および64の出力側を前記ユニット45の入力端
子66および68にそれぞれ結合する。ユニット45の他の出
力端子70および72はANDゲート62および64の第２入力端
子にそれぞれ結合する。
符号化装置のユニット45の一例を図４にさらに示す。
図４のユニット45は図１の符号化装置の例とほぼ同様で
あるが、その相違点は追加のスイッチS20およびS21を設
けた点である。即ち、本例ではスイッチS20およびS21の
端子‘a'を記憶位置7.2および7.10の入力側にそれぞれ
結合する。スイッチS20およびS21の端子‘b'を記憶位置
2.2および2.15の出力側にそれぞれ結合する。スイッチS
20およびS21の端子‘c'を二進‘高’値‘1'の端子に結
合する。スイッチS20およびS21のスイッチ位置は制御信
号ＧおよびＨによりそれぞれ制御することができる。こ
れら制御信号ＧおよびＨはANDゲート62,64および72並び
に反転器74を用いて制御信号ＡおよびＢ並びにDSV検出
器60により発生した制御信号から取出すことができる。
図３および４に示す例は、情報ワードがｐ−１個以上の
立上がり‘0'および／またはｑ−１個以上の立下がり
‘0'を具える場合に、これら立上がり／立下がり‘0'の
幾らかをaTプレコーダ56の出力信号のDSV（デジタル加
算値（デジタルサムバリュー））を制御するために用い
ることができると云う事実を基としたものである。この
目的のために、検出器60によってaTプレコーダ56の出力
信号のランニングデジタル和を検出するとともにこの出
力信号が一例として直流のないような制御信号を発生す
る。
本例では、出力端子58における無直流出力信号は、制
御信号Ａまたは制御信号Ｂ或は両制御信号ABが‘高’レ
ベルにある際、スイッチS20およびS21の少なくとも一方
の位置を制御することによって得ることができる。
シフトレジスタ２に記憶された情報ワードが５個以下
の立上がり‘0'および５個以下の立下がり‘0'を有する
ものとする。これがため、制御ＡおよびＢの双方は
‘低’レベルとなる。これがため、ANDゲート62および6
4は双方ともブロックされて両制御信号ＧおよびＨが
‘低’レベルとなる。この結果として、スイッチS20お
よびS21は位置ａ−ｂとなり、シフトレジスタ２の内容
は前述したように不変のまま記憶位置7.1−7.8および7.
10−7.17に記憶されるようになる。
シフトレジスタ２に記憶された情報ワードが５個以上
の立上がり‘0'および５個以下の立下がり‘0'を有する
ものとする。立上がり‘0'が５個以上となる結果とし
て、制御信号Ａが‘高’レベル且つ制御信号Ｂが‘低’
レベルとなる。これがため、ANDゲート62はブロックさ
れるが、ANDゲート64は検出器60からの制御信号を入力
端子68に供給し得るようになる。まず最初、検出器60に
よってその出力側に‘低’制御信号を発生して‘低’制
御信号ＧをスイッチS20に供給する。これがため、両ス
イッチS20およびS21は位置ａ−ｂとなる。‘0'ビットで
ある記憶位置2.2の内容は記憶位置7.2に供給され、ここ
に記憶される。かくして得たチャネルワード（第１チャ
ネルワードと称する）をaTプレコーダ56に供給するとと
もにプレコーダされた（第１）チャネルワードを検出器
60に供給してこの検出器60によってこのプレコードされ
た（第１）チャネルワードにより生じるDSVに変化を生
ぜしめることができる。次いで、検出器60によってその
出力側に‘高’制御信号を発生して制御信号Ｇが‘高’
レベルとなるようにする。これがため、スイッチS20は
位置ａ−ｃに切換わり、記憶位置7.2に‘1'ビットが記
憶され、その結果他のチャネルワード（第２チャネルワ
ードと称する）がシフトレジスタ２に記憶された同一の
情報ワードから得られるようになる。かくして得た（第
２）チャネルワードをaTプレコーダ56に供給するととも
にプレコードされた（第２）チャネルワードを検出器60
に供給してこの検出器60によってこのプレコードされた
（第２）チャネルワードにより生じるDSVに変化を生ぜ
しめることができる。次いで検出器60によって２つのプ
レコードされたチャネルワードのうちの何れか一方を決
定して無直流出力信号の最良の近似値が得られるように
する。最良に整合されたこの（第１または第２）チャネ
ルワードを出力チャネルワードとして選定する。
シフトレジスタ２に記憶された情報ワードが５個以上
の立下がり‘0'および５個以下の立上がり‘0'を有する
ものとする。立上がり‘0'が５個以上となる結果とし
て、制御信号Ａが‘低’レベル且つ制御信号Ｂが‘高’
レベルとなる。これがため、ANDゲート64はブロックさ
れるが、ANDゲート62は検出器60からの制御信号を入力
端子66に供給し得るようになる。その理由は、ANDゲー
ト72も‘開放’状態となるからである。まず最初、検出
器60によってその出力側に‘低’制御信号を発生して
‘低’制御信号ＨをスイッチS21に供給する。これがた
め、両スイッチS20およびS21は位置ａ−ｂとなる。‘0'
ビットである記憶位置2.15の内容は記憶位置7.16に供給
され、ここに記憶される。かくして得たチャネルワード
（第１チャネルワードと称する）をaTプレコーダ56に供
給するとともにプレコードされた（第１）チャネルワー
ドを検出器60に供給してこの検出器60によってこのプレ
コードされた（第１）チャネルワードにより生じるDSV
に変化を生ぜしめることができる。次いで、検出器60に
よってその出力側に‘高’制御信号を発生して制御信号
Ｈが‘高’レベルとなるようにする。これがため、スイ
ッチS21は位置ａ−ｃに切換わり、記憶位置7.16に‘1'
ビットが記憶され、その結果他のチャネルワード（第２
チャネルワードと称する）がシフトレジスタ２に記憶さ
れた同一の情報ワードから得られるようになる。かくし
て得た（第２）チャネルワードをaTプレコーダ56に供給
するとともにプレコードされた（第２）チャネルワード
を検出器60に供給してこの検出器60によってこのプレコ
ードされた（第２）チャネルワードにより生じるDSVに
変化を生ぜしめることができる。次いで検出器60によっ
て２つのプレコードされたチャネルワードのうちの何れ
か一方を決定して無直流出力信号の最良の近似値が得ら
れるようにする。最良の整合されたこの（第１または第
２）チャネルワードを出力チャネルワードとして選定す
る。
シフトレジスタ２に記憶された情報ワードが５個以上
の立上がり‘0'および５個以下の立下がり‘0'を有する
ものとする。両制御信号ＡおよびＢは‘高’レベルとな
る。これがため、ANDゲート62および64は‘開放’状態
となる。しかし、ANDゲート72はブロックされ、従っ
て、検出器60からの制御信号を入力端子68にのみ供給す
ることができる。まず最初、検出器60によってその出力
側に‘低’制御信号を発生して‘低’制御信号Ｇをスイ
ッチS20に供給する。この結果、両スイッチS20およびS
21は位置ａ−ｂとなる。‘0'ビットである記憶位置2.2
の内容は記憶位置7.2に供給され、ここに記憶される。
かくして得たチャネルワード（第１チャネルワードと称
する）をaTプレコーダ56に供給するとともにプレコード
された（第１）チャネルワードを検出器60に供給してこ
の検出器60によってこのプレコードされた（第１）チャ
ネルワードにより生じるDSVに変化を生ぜしめることが
できる。次いで、検出器60によってその出力側に‘高’
制御信号を発生して制御信号Ｇが‘高’レベルとなるよ
うにする。この結果、スイッチS20は位置ａ−ｃに切換
わり、記憶位置7.2に‘1'ビットが記憶され、その結果
他のチャネルワード（第２チャネルワードと称する）が
シフトレジスタ２に記憶された同一の情報ワードから得
られるようになる。かくして得た（第２）チャネルワー
ドをaTプレコーダ56に供給するとともにプレコードされ
た（第２）チャネルワードを検出器60に供給してこの検
出器60によってこのプレコードされた（第２）チャネル
ワードにより生じるDSVに変化を生ぜしめることができ
る。次いで検出器60によって２つのプレコードされたチ
ャネルワードのうちの何れか一方を決定して無直流出力
信号の最良の近似値が得られるようにする。最良に整合
されたこの（第１または第２）チャネルワードを出力チ
ャネルワードとして選定する。
スイッチS20は記憶位置7.5への信号ラインに位置させ
ることができ、スイッチS21は記憶位置7.13への信号ラ
インに位置させることができるこは明らかである。ま
た、記憶位置7.2,7.5,7.13および714への信号ラインの
全てにスイッチを設け得ることもできる。この場合に
は、記憶位置7.2および7.5への信号ラインの両スイッチ
が位置ａ−ｂにある際、または両スイッチが位置ａ−ｃ
にある際、あるいはスイッチS20が位置ａ−ｂにあり、
他のスイッチが位置ａ−ｃにある際、或は又、スイッチ
S20が位置ａ−ｃにあり、他のスイッチが位置ａ−ｂに
ある際に得られる４つの可能なチャネルワード間の選択
を行う機会が与えられるようになる。図５は図３および
４に示す符号化装置で得られたチャネルワードを復号化
する復号化装置の一例を示す。本例では、図３の符号化
装置できる得られたプレコードされたチャネルワードを
磁気記録キャリアに記録する際この記録キャリアからの
次の再生によりプレコード前に存在したチャネルワード
を得ることができること明らかである。これがため、こ
の復号化装置は、２つの追加のスイッチS24およびS25が
記憶位置30.2および30.15への信号ラインに存在する点
以外は、図２に示す復号化装置と殆ど同じである。これ
らスイッチS24およびS25の‘a'を記憶位置30.2および3
0.15の入力側にそれぞれ結合する。これらスイッチS24
およびS25の端子‘b'を記憶位置27.2および27.16の入力
側にそれぞれ結合する。スイッチS24およびS25の端子
‘c'を二進‘低’値‘0'に端子に結合する。これらスイ
ッチS24およびS25のスイッチ位置は制御信号ＸおよびＹ
によってそれぞれ制御することができる。
これがため、記憶位置27.9に記憶された信号ビットc2
が‘1'である際に両スイッチS24およびS25が位置ａ−ｂ
にあり、従って記憶位置27.2および27.16の内容は記憶
位置30.2および30.15に転送することができる。従って
信号ビット（c1,c2,c3）が（1,0,0）である場合には、
スイッチS24は位置ａ−ｃに切換わり、従って記憶位置2
7.2の内容にかかわらず、記憶位置30.2に‘0'ビットが
記憶することができる。信号ビット（c1,c2,c3）が（0,
0,1）である場合には、スイッチS25が位置ａ−ｃに切換
わり、従って記憶位置27.16の内容にかかわらず、記憶
位置30.15に‘0'ビットを記憶することができる。信号
ビット（c1,c2,c3）が（1,0,1）である場合には、スイ
ッチS24およびS25が双方とも位置ａ−ｃに切換わり、従
って記憶位置27.2および27.16の内容にかかわらず、記
憶位置30.2および30.15に‘0'ビットを記憶することが
できる。チャネルワードの復号化を実行するように受信
を行う際、受信したチャネルワードの信号ビットc2が正
しくない場合には、このチャネルワードの復号化後に得
られた（ｎ−１）ビット情報ワードが正しくないものと
なる。図６の符号化装置行う際図７の復号化装置の例で
は、正しくない信号ビットc2の受信時の影響を少なくと
も最小とする対策が講ぜられている。
図６の例は符号化装置の入力部のみを一層詳細に示す
ものである。この符号化装置の入力端子１は記憶位置8
0.1−80.16を有する中間シフトレジスタ80の入力側に結
合する。この中間シフトレジスタ80は16個の記憶位置の
各々に対し１個宛で16個の並列出力端子を有する。この
シフトレジスタ80の出力側は記憶位置82.1−82.16を有
する記憶装置82の対応する入力側に結合する。図６の記
憶装置82は、その16個の記憶位置の16個の出力端子が図
１のシフトレジスタ２の16個の出力端子と同一であると
云う点で、図１の例のシフトレジスタ２と等価であると
見なすことができる。これがため、図６の符号化装置の
例を完成させるために、検出器４および５、シフトレジ
スタ７およびスイッチS1−S9はブロックで示す記憶装置
84内に存在するものとする。
図６の例では、８ビットワードのバイトを入力端子１
に供給し、ここで２つの連続バイト（バイト１およびバ
イト２）をシフトレジスタ80に記憶し得るようにして、
バイト１が記憶位置80.1−80.8に記憶され、バイト２が
記憶位置80.9−80.16に記憶されるようにする。
記憶位置80.1の出力側を記憶位置82.1の入力側に結合
する。記憶位置80.2および80.3の出力側を記憶位置82.3
および82.4の各入力側にそれぞれ結合する。記憶位置8
0.4および80.5の出力側を記憶位置82.8および82.9の入
力側にそれぞれ結合する。記憶位置80.6および80.7の出
力側を記憶位置82.13および82.14の入力側にそれぞれ結
合する。記憶位置80.8の出力側を記憶位置82.16の入力
側に結合する。これがため、記憶位置80.1−80.8に記憶
されたバイト１は符号化時に影響を受け得る記憶装置82
のこれら記憶位置に記憶される。
記憶位置80.9の出力側を記憶位置82.2の入力側に結合
する。記憶位置80.10,80.11および80.12の出力側を記憶
位置82.5,82.6および82.7の各入力側にそれぞれ結合す
る。記憶位置80.13,80.14および80.15の出力側を記憶位
置82.10,82.11および82.12の入力側にそれぞれ結合す
る。記憶位置80.16の出力側を記憶位置82.15の入力側に
結合する。これがため、記憶位置80.9−80.16に記憶さ
れたバイト２は符号化時に影響を受け得ない記憶装置82
のこれら記憶位置に記憶される。
図７に示す関連する復号化装置の例は復号化装置の出
力部分のみを詳細に示す。本例では復号化装置の入力端
子25をブロック90の入力側に結合する。このブロックは
図２のシフトレジスタ27、検出器29およびスイッチS10
−S17を具える。さらに、本例では、記憶位置94.1−94.
16を有する中間シフトレジスタ94を設ける。この中間シ
フトレジスタ94は16個の記憶位置の各々に対し一個宛で
16個の並列入力端子と、復号化装置の出力端子32に結合
された１つの出力端子とを有する。このシフトレジスタ
94の入力側は記憶位置92.1−92.16を有する記憶位置92
の対応する出力端子に結合する。図７の記憶位置92は、
その16個の記憶位置の16個の入力端子が図２のシフトレ
ジスタ30の16個の入力端子と同一であると云う点で、図
２のシフトレジスタ30と等価であると見なすことができ
る。
記憶位置92.1の出力側を記憶位置94.1の入力側に結合
する。記憶位置92.3および92.4の出力側を記憶位置94.2
および94.3の各入力側にそれぞれ結合する。記憶位置9
2.8および92.9の出力側を記憶位置94.4および94.5の各
入力側にそれぞれ結合する。記憶位置92.13および92.14
の出力側を記憶位置94.6および94.7の各入力側にそれぞ
れ結合する。記憶位置92.16の出力側を記憶位置94.8の
入力側に結合する。これがため、図６のシフトレジスタ
80の記憶位置80.1−80.8に最初に記憶されたバイト１は
シフトレジスタ94の記憶位置94.1−94.8に新たに記憶さ
れる。
さらに、記憶位置94.9−94.16の入力側を記憶装置92
のこれら記憶位置の出力側に記憶することができ、従っ
てバイト２は記憶位置94.9−94.16に記憶することがで
きる。
信号ビットc2は受信中に発生するエラーのために変化
するものとする。これがため、図２のスイッチS10−S17
は誤った位置となり、図７の記憶装置92の記憶位置92.
1,92.3,92.4,92.8,92.9,92.13,92.14および92.16に誤っ
た値を導き得るようになる。これがため、記憶位置94.1
−94.8に記憶されたバイト１は誤った値となり、記憶位
置94.9−94.16に記憶されたバイト２は正しい値とな
る。
本発明符号化装置の他の例を図８に示す。本例符号化
装置によって（ｎ−１）＝16ビット情報ワードを（ｎ）
＝17ビットチャネルワード符号化し、続くチャネルワー
ドのシーケンスが図８の特定の例でｋが（ｎ−１）/2よ
りも小さいとき、即ち、ｋ＝６のとき、ｋ−制約を満足
し得るようにする。図８の例は図１の例と殆ど同じであ
る。ｋが６に等しいと云う事実は、情報ワードのビット
位置８および９間に‘1'ビットを挿入した後でも、得ら
れた17ビットチャネルワードの前半および後半にｋ−制
約の違反が生じ得るようになる。従って、情報ワードの
前半または後半に少なくとも７個の連続‘0'のシーケン
スが存在するか否かをさらに検出する必要がある。この
目的のために、図８の符号化装置には、それぞれ７個の
記憶位置2.1−2.7または2.2−2.8に７個の連続‘0'が記
憶されているか否かを検出する検出器100および104と、
それぞれ７個の記憶位置2.10−2.16または2.9−2.16に
７個の連続‘0'が記憶されているか否かを検出する検出
器102および106をさらに設けるようにする。さらに、図
１の例の検出器４および５を僅かに変更してこれら検出
器によって、情報ワードに４個の連続立上がりまたは立
下がり‘0'が存在するか否かを検出する必要がある。従
って、検出器４′,100および104の出力端子をORゲート1
10の各入力端子に結合してその出力側に制御信号Ａを発
生させるとともに検出器５′,102および106の出力端子
をORゲート112の各入力端子に結合してその出力側に制
御信号Ｂを発生させるようにする。
さらに、記憶位置2.1の出力側の記憶位置7.1の入力側
との間の接続部に最初に挿入されたスイッチS1を記憶位
置2.1の出力側と記憶位置7.3の入力側との間の接続部に
挿入する。記憶位置2.16の出力側と記憶位置7.17の入力
側との間の接続部に最初に挿入されたスイッチS9を記憶
位置2.14の出力側と記憶位置7.15の入力側との間の接続
部に挿入する。記憶位置2.3の出力側と記憶位置7.3の入
力側との間の接続部に最初に挿入されたスイッチS2を記
憶位置2.2の出力側と記憶位置7.2の入力側との間の接続
部に挿入する。記憶位置2.14の出力側と記憶位置7.15の
入力側との間の接続部に最初に挿入されたスイッチS8を
記憶位置2.15の出力側と記憶位置717の入力側との間の
接続部に挿入する。
制御信号C,D,EおよびＦは図１の例につき説明した所
と同様に発生させることができる。さらに、供給される
制御信号に応答してスイッチ位置に関するスイッチの応
答も図１につき説明した所と同様である。
‘高’制御信号Ａは、記憶位置2.1−2.4に４個の
‘0'、または記憶位置2.1−2.7に７個の‘0'あるいは記
憶位置2.2−2.8に７個の‘0'を発生させることを示す。
これに応答して、記憶位置7.3に‘1'ビットを記憶して
ｋ−制御の違反を防止するする。さらに、記憶位置7.8
の‘1'ビットを記憶し、記憶位置7.9および7.10（制御
信号Ｂは‘低’レベルにあるものとする）に‘0'ビット
を記憶し、従って、記憶位置2.8および2.9に記憶された
ビット値は記憶位置7.2および7.4にそれぞれ記憶される
ようになる。‘高’制御信号Ｂは、記憶位置2.13−2.16
に４個の‘0'、または記憶位置2.10−2.16に７個の‘0'
あるいは記憶位置2.9−2.15に７個の‘0'を発生させる
ことを示す。これに応答して、記憶位置7.15に‘1'ビッ
トを記憶してｋ−制御の違反を防止するする。さらに、
記憶位置7.10に‘1'ビットを記憶し、記憶位置7.8およ
び7.9（制御信号Ａは‘低’レベルにあるものとする）
に‘0'ビットを記憶し、従って、記憶位置2.8および2.9
に記憶されたビット値は記憶位置7.16および7.14にそれ
ぞれ記憶されるようになる。‘高’制御信号ＡおよびＢ
は、記憶位置2.1−2.4に４個の‘0'、または記憶位置2.
1−2.7に７個の‘0'あるいは記憶位置2.2−2.8に７個の
‘0'を発生させることを示し、且つ記憶位置2.13−2.16
に４個の‘0'、または記憶位置2.10−2.16に７個の‘0'
あるいは記憶位置2.9−2.15に７個の‘0'を発生させる
ことを示す。これに応答して、記憶位置7.3および7.15
に‘1'ビットを記憶してｋ−制御の違反を防止するす
る。さらに、記憶位置7.8および7.10に‘1'ビットを記
憶し、記憶位置7.9に‘0'ビットを記憶し、従って、記
憶位置2.8および2.9に記憶されたビット値が再び記憶位
置7.16および7.14にそれぞれ記憶されるようになる。
図９は図８の符号化装置によって供給されたチャネル
ワードのシーケンスを復号化する復号化装置の位置例を
示す。図９の例は図２の復号化装置と殆ど同じである。
図２と装置との相違点は、図２のスイッチS10およびS17
の代わりに、図９の各記憶位置27.2−30.2および27.16
並びに30.15間の接続部にこれらスイッチを挿入する。
さらに、スイッチS13の端子‘b'を記憶位置27.2の出力
側に結合するとともにこのスイッチのた‘d'を記憶位置
27.15の出力側に結合する。また、図９の例の機能は図
２の例の機能と全く同じであるため、その詳細な説明は
省略する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−321733（ＪＰ，Ａ) 特開 平４−255969（ＪＰ，Ａ) 特開 平５−325192（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/14 H04L 25/49 H03M 7/14

Claims (47)

    (57)【特許請求の範囲】
  1. 【請求項１】（ｎ−１）−ビット情報ワードをｎ−ビッ
    トチャネルワードに符号化して連接チャネルワードのチ
    ャネル信号を得るようにし、このチャネル信号は‘1'間
    の多くともＫ個の‘0'が発生する特性を有するビットシ
    ーケンスとした符号化装置であって、 前記符号化装置は（ｎ−１）−ビット情報ワードを受け
    る入力手段と、 （ｎ−１）−ビット情報ワードをｎ−ビットチャネルワ
    ードに変換する変換手段と、 連接ｎ−ビットチャネルワードのチャネル信号を供給す
    る出力手段とを具えるものにおいて、 前記変換手段は： 第１または第２の二進値の一方のビットを（ｎ−１）−
    ビット情報ワードの指定の第１および第２の隣接ビット
    位置間に挿入する挿入手段を設け、前記情報ワードの立
    上がり縁における立上がり‘0'の数が指定の第１の整数
    以上になる際、または前記情報ワードの立下がり縁にお
    ける立下がり‘0'の数が指定の第２の整数以上になる
    際、前記（ｎ−１）−ビット情報ワードの指定の第１お
    よび第２の隣接ビット位置間に‘0'ビットを挿入し、他
    に 前記立上がり‘0'の数が指定の第１数以上となる際に指
    定の第３ビット位置の論理値を‘1'値に設定するととも
    に前記立下がり‘0'の数が指定の第２数以上となる際に
    指定の第４ビット位置の論理値を‘1'値に設定する設定
    手段を設け、前記指定の第３ビット位置は前記情報ワー
    ドの立上がりビット位置の指定の第３数の１つとし、指
    定の第４ビット位置は情報ワードの立下がりビット位置
    の指定の第４数の１つとし、指定の第４数は指定の第２
    数＋１に等しくし、ここにｎおよびｋは整数値であり、
    指定の第１および第２数はｋに対しある関係を有する、
    ようにしたことを特徴とする符号化装置。
  2. 【請求項２】前記情報ワードのｋ個以上の連続ビット位
    置の群が全て‘0'を具え、このｋ個以上の連続ビット位
    置の群が指定の第１および第２ビット位置の双方を具え
    ない場合に、前記挿入手段によってさらに指定の第１お
    よび第２隣接位置間に‘0'ビットを挿入するようにした
    ことを特徴とする請求項１に記載の符号化装置。
  3. 【請求項３】その他の場合に、前記挿入手段によってさ
    らに指定の第１および第２隣接ビット位置間に‘1'ビッ
    トを挿入するようにしたことを特徴とする請求項２に記
    載の符号化装置。
  4. 【請求項４】前記全て‘0'を具えるｋ個以上の連続ビッ
    ト位置の群が前記情報ワードの第１および第２ビット位
    置の立上がり側に発生し、さらに第３ビット位置が全て
    ‘0'を具えるｋ個以上の連続ビット位置の群の１つに一
    致するようにしたことを特徴とする請求項２に記載の符
    号化装置。
  5. 【請求項５】前記全て‘0'を具えるｋ個以上の連続ビッ
    ト位置の群が前記情報ワードの第１および第２ビット位
    置の立下がり側に発生し、さらに第４ビット位置が全て
    ‘0'を具えるｋ個以上の連続ビット位置の群の１つに一
    致するようにしたことを特徴とする請求項２に記載の符
    号化装置。
  6. 【請求項６】前記立上がり‘0'の数が前記指定の第１数
    以上となる際に前記設定手段によってさらに前記（ｎ−
    １）−ビット情報ワードの指定の第５ビット位置の論理
    値を‘1'値に設定するようにしたことを特徴とする請求
    項１または２に記載の符号化装置。
  7. 【請求項７】前記第５ビット位置は前記情報ワードの立
    上がりビット位置の指定の第３数または立下がりビット
    位置の指定の第４数のいずれの位置とも一致しないよう
    にしたことを特徴とする請求項６に記載の符号化装置。
  8. 【請求項８】前記立下がり‘0'の数が前記指定の第１数
    以上となる際に前記設定手段によってさらに前記（ｎ−
    １）−ビット情報ワードの指定の第６ビット位置の論理
    値を‘1'値に設定するようにしたことを特徴とする請求
    項６に記載の符号化装置。
  9. 【請求項９】前記第６ビット位置は前記情報ワードの立
    上がりビット位置の指定の第３数または立下がりビット
    位置の指定の第４数のいずれの位置とも一致しないよう
    にしたことを特徴とする請求項８に記載の符号化装置。
  10. 【請求項１０】前記第５ビット位置を前記第１ビット位
    置としたことを特徴とする請求項６に記載の符号化装
    置。
  11. 【請求項１１】前記第６ビット位置を前記第２ビット位
    置としたことを特徴とする請求項８に記載の符号化装
    置。
  12. 【請求項１２】前記全て‘0'を具えるｋ個以上の連続ビ
    ット位置の群が前記情報ワードの第１および第２ビット
    位置の立上がり側に発生し、さらにこの群が第１および
    第２ビット位置の双方を具える場合には、前記設定手段
    によってさらに前記（ｎ−１）−ビット情報ワードの指
    定の第５ビット位置の論理値を‘1'値に設定するように
    したことを特徴とする請求項８に記載の符号化装置。
  13. 【請求項１３】前記全て‘0'を具えるｋ個以上の連続ビ
    ット位置の群が前記情報ワードの第１および第２ビット
    位置の立下がり側に発生し、さらにこの群が第１および
    第２ビット位置の双方を具える場合には、前記設定手段
    によってさらに前記（ｎ−１）−ビット情報ワードの指
    定の第６ビット位置の論理値を‘1'値に設定するように
    したことを特徴とする請求項12に記載の符号化装置。
  14. 【請求項１４】その他の場合に、前記設定手段によって
    さらに前記指定の第５ビット位置を論理値を‘0'に設定
    するようにしたことを特徴とする請求項12に記載の符号
    化装置。
  15. 【請求項１５】その他の場合に、前記設定手段によって
    さらに前記指定の第６ビット位置を論理値を‘0'に設定
    するようにしたことを特徴とする請求項13に記載の符号
    化装置。
  16. 【請求項１６】前記第５ビット位置の論理値を前記設定
    手段により‘1'に設定するとともに前記第６ビット位置
    の論理値を前記設定手段により‘0'に設定する場合には
    前記設定手段によってさらに前記第５および第６ビット
    位置に最初に存在する論理値を前記情報ワードの第７お
    よび第８ビット位置に再位置決めし、前記第７および第
    ８ビット位置は立上がりビット位置の指定の第３数内に
    位置し、この第７および第８ビット位置は前記第３ビッ
    ト位置に一致しないことを特徴とする請求項８に記載の
    符号化装置。
  17. 【請求項１７】前記第５ビット位置の論理値を前記設定
    手段により‘0'に設定するとともに前記第６ビット位置
    の論理値を前記設定手段により‘1'に設定する場合には
    前記設定手段によってさらに前記第５および第６ビット
    位置に最初に存在する論理値を前記情報ワードの第９お
    よび第10ビット位置に再位置決めし、前記第９および第
    10ビット位置は立下がりビット位置の指定の第４数内に
    位置し、この第９および第10ビット位置は前記第４ビッ
    ト位置に一致しないことを特徴とする請求項16に記載の
    符号化装置。
  18. 【請求項１８】前記第５ビット位置の論理値を前記設定
    手段により‘1'に設定するとともに前記第６ビット位置
    の論理値を前記設定手段により‘0'に設定する場合には
    前記設定手段によってさらに前記第５および第６ビット
    位置に最初に存在する論理値を前記情報ワードの第７お
    よび第８ビット位置に再位置決めし、前記第７および第
    ８ビット位置は立上がりビット位置の指定の第３数内に
    位置するとともに前記第１および第２ビット位置の立上
    がり縁側に発生するｋ個以上の連続ビット位置の群内に
    位置し、この第７および第８ビット位置は前記第３ビッ
    ト位置に一致しないことを特徴とする請求項15に記載の
    符号化装置。
  19. 【請求項１９】前記第５ビット位置の論理値を前記設定
    手段により‘0'に設定するとともに前記第６ビット位置
    の論理値を前記設定手段により‘1'に設定する場合には
    前記設定手段によってさらに前記第５および第６ビット
    位置に最初に存在する論理値を前記情報ワードの第９お
    よび第10ビット位置に再位置決めし、前記第９および第
    10ビット位置は立下がりビット位置の指定の第４数内に
    位置するとともに前記第１および第２ビット位置の立下
    がり縁側に発生するｋ個以上の連続ビット位置の群内に
    位置し、この第９および第10ビット位置は前記第４ビッ
    ト位置に一致しないことを特徴とする請求項15に記載の
    符号化装置。
  20. 【請求項２０】前記（ｎ−１）を偶数の整数とし、前記
    第１および第２ビット位置を前記情報ワードの中央ビッ
    ト位置とすることを特徴とする請求項１に記載の符号化
    装置。
  21. 【請求項２１】前記指定の第１数を前記指定の第２数と
    するとともにｋ＝（ｎ−１）/2とすることを特徴とする
    請求項20に記載の符号化装置。
  22. 【請求項２２】前記第３ビット位置を前記情報ワードの
    立上がりビット位置とするとともに前記第４ビット位置
    を前記情報ワードの最終ビット位置とすることを特徴と
    する請求項１に記載の符号化装置。
  23. 【請求項２３】前記指定の第１数を前記指定の第２数に
    等しくすることを特徴とする請求項１に記載の符号化装
    置。
  24. 【請求項２４】前記（ｎ−１）を４の整数倍とするとと
    もに前記指定の第１数を（ｎ−１）/4に等しくすること
    を特徴とする請求項23に記載の符号化装置。
  25. 【請求項２５】ｋ＞｛（ｎ−１）div2｝/2とすることを
    特徴とする請求項１に記載の符号化装置。
  26. 【請求項２６】ｋ≧１＋entier（n/3）、ここにentier
    （n/3）はn/3以上またはこれに等しい最小の整数とする
    ことを特徴とする請求項２に記載の符号化装置。
  27. 【請求項２７】ｋを第１および第２の指定の数の和に等
    しくすることを特徴とする請求項１に記載の符号化装
    置。
  28. 【請求項２８】符号化前に情報ワードにシャッフリング
    ステップを施すシャッフリング手段をさらに具えること
    を特徴とする請求項１〜27の何れかの項に記載の符号化
    装置。
  29. 【請求項２９】前記情報ワードの少なくとも２つの隣接
    ビット位置に記憶されたビットが前記設定手段により影
    響を受け得る少なくとも２つのビット位置のビットと置
    換されてシャッフルされた情報ワードが得られるように
    シャッフリングステップを施すことを特徴とする請求項
    28に記載の符号化装置。
  30. 【請求項３０】前記設定手段によってさらに少なくとも
    １つの他の指定のビット位置を制御信号に応答して‘0'
    値に設定し、前記少なくとも１つの他の指定のビット位
    置は情報ワードの立上がりビット位置の指定の第３数の
    １つまたは情報ワードの立下がりビット位置の指定の第
    ４数の１つとし、前記少なくとも１つの他の指定のビッ
    ト位置の１つと一致しないようにして、前記チャネル信
    号のデジタル加算値に応答して制御信号を発生するデジ
    タル加算値決定手段をさらに具えることを特徴とする請
    求項１〜27の何れかの項に記載の符号化装置。
  31. 【請求項３１】連接ｎ−ビットチャネルワードのチャネ
    ル信号を連接（ｎ−１）−ビット情報ワードの情報信号
    に復号化し、このチャネル信号は‘1'間の多くともｋ個
    の‘0'が発生する虚数を有するビットシーケンスとした
    復号化装置であって、 この復号化装置はｎ−ビットチャネルワードを受ける入
    力手段と、ｎ−ビットチャネルワードを（ｎ−１）−ビ
    ット情報ワードに再変換する再変換手段と、 （ｎ−１）−ビット情報ワードをを供給する出力手段と
    を具えるものにおいて、前記再変換手段は： ｎ−ビットチャネルワードの指定の二進値を検出すると
    ともに論理‘1'値が検出されると第１制御信号を供給す
    る検出手段と、 ｎ−ビットチャネルワードの指定の第２ビット位置を除
    去して（ｎ−１）−ビット変換チャネルワードを得る除
    去手段と、 前記変換チャネルワードの第１制御信号が発生する際
    （ｎ−１）−ビット変換チャネルワードを（ｎ−１）−
    ビット情報ワードとして供給する出力手段と、 前記変換チャネルワードの立上がりビット位置の指定の
    第１数内にある指定の第３ビット位置の論理値を‘0'値
    に設定するか、または、前記変換チャネルワードの立下
    がりビット位置の指定の第２数内にある指定の第４ビッ
    ト位置の論理値を‘0'値に設定するか、あるいは双方に
    おいて前記第１制御信号が存在しない場合に（ｎ−１）
    −ビット情報ワードを得る設定手段とを具え、この設定
    手段によって前記第１制御信号が存在しない場合に（ｎ
    −１）−ビット情報ワードを前記出力手段に供給し、こ
    こにｎおよびｋは整数値とすることを特徴とする復号化
    装置。
  32. 【請求項３２】前記第１の指定ビット位置を第２の指定
    ビット位置とすることを特徴とする請求項31に記載の復
    号化装置。
  33. 【請求項３３】前記検出手段によってさらにｎ−ビット
    チャネルワードの指定の第５および第６ビット位置の二
    進値を検出して前記指定の第５ビット位置の論理‘1'値
    および前記第６ビット位置の論理‘0'値を検出する際第
    ２制御信号を供給し、且つ前記設定手段によってさらに
    前記立上がりビット位置の指定の第１数内にある第７お
    よび第８ビット位置に存在する論理値を第５および第６
    ビット位置にそれぞれ再位置決めするとともに前記第７
    および第８ビット位置の論理値を‘0'に設定し、前記第
    ７および第８ビット位置が前記第３ビット位置と一致し
    ないようにしたことを特徴とする請求項31に記載の復号
    化装置。
  34. 【請求項３４】前記指定の第５ビット位置の論理‘0'値
    および前記指定の第６ビット位置の論理‘1'値が検出さ
    れる際、前記検出手段によってさらに第３制御信号を供
    給し、且つ前記設定手段によってさらに前記立下がりビ
    ット位置の指定の第２数内にある第９および第10ビット
    位置に存在する論理値を第５および第６ビット位置にそ
    れぞれ再位置決めするとともに前記第９および第10ビッ
    ト位置の論理値を‘0'に設定し、前記第９および第10ビ
    ット位置が前記第４ビット 位置と一致しないようにしたことを特徴とする請求項33
    に記載の復号化装置。
  35. 【請求項３５】前記ｎを奇数の整数とし、前記第１ビッ
    ト位置を前記チャネルワードの中央ビット位置とするこ
    とを特徴とする請求項32に記載の復号化装置。
  36. 【請求項３６】前記指定の第１数を前記指定の第２数と
    するとともにｋ＝（ｎ−１）/2とすることを特徴とする
    請求項35に記載の復号化装置。
  37. 【請求項３７】前記第３ビット位置を前記チャネルワー
    ドの立上がりビット位置とするとともに前記第４ビット
    位置を前記チャネルワードの最終ビット位置とすること
    を特徴とする請求項31に記載の復号化装置。
  38. 【請求項３８】前記指定の第１数を前記指定の第２数に
    等しくすることを特徴とする請求項31に記載の復号化装
    置。
  39. 【請求項３９】前記（ｎ−１）を４の整数倍とするとと
    もに前記指定の第１数を（ｎ−１）/4に等しくすること
    を特徴とする請求項35に記載の復号化装置。
  40. 【請求項４０】ｋ＞｛（ｎ−１）div2｝/2とすることを
    特徴とする請求項31に記載の復号化装置。
  41. 【請求項４１】ｋ≧１＋entier（n/3）、ここにentier
    （n/3）はn/3以上またはこれに等しい最小の整数とする
    ことを特徴とする請求項31に記載の復号化装置。
  42. 【請求項４２】ｋを第１および第２の指定の数の和に等
    しくすることを特徴とする請求項31に記載の復号化装
    置。
  43. 【請求項４３】復号化後に情報ワードにデシャッフリン
    グステップを施すデシャッフリング手段をさらに具える
    ことを特徴とする請求項31〜42の何れかの項に記載の復
    号化装置。
  44. 【請求項４４】前記設定手段により影響を受けた情報ワ
    ードの少なくとも２つのビット位置に記憶されたビット
    が少なくとも２つの隣接ビット位置に再位置決めされて
    デシャッフルされた情報ワードが得られるようにデシャ
    ッフリングステップを施すことを特徴とする請求項43に
    記載の復号化装置。
  45. 【請求項４５】前記設定手段によってさらに少なくとも
    １つの他の指定のビット位置を論理値を前記第１制御信
    号が存在しない際に‘0'値に設定し、前記少なくとも１
    つの他の指定のビット位置は情報ワードの立上がりビッ
    ト位置の指定の第３数の１つまたは情報ワードの立下が
    りビット位置の指定の第４数の１つとし、前記少なくと
    も１つの他の指定のビット位置が他の指定のビット位置
    の１つと一致しないようにしたことを特徴とする請求項
    31〜42の何れかの項に記載の復号化装置。
  46. 【請求項４６】請求項１〜30の何れかの項に記載の符号
    化装置で実施し得るようにした（ｎ−１）−ビット情報
    ワードのシーケンスをｎ−ビットチャネルワードのシー
    ケンスに符号化する符号化方法。
  47. 【請求項４７】請求項31〜45の何れかの項に記載の復号
    化装置で実施し得るようにしたｎ−ビットチャネルワー
    ドのシーケンスを（ｎ−１）−ビット情報ワードのシー
    ケンスに復号化する復号化方法。
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