DE69615950T2 - Kodierungsanordnung und -verfahren zur kodierung von (n-1)-bit informationsworten in n-bit kanalworte und dekodierungsanordnung und -verfahren zur dekodierung der kanalworte in informationsworte - Google Patents

Kodierungsanordnung und -verfahren zur kodierung von (n-1)-bit informationsworten in n-bit kanalworte und dekodierungsanordnung und -verfahren zur dekodierung der kanalworte in informationsworte

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Description

  • Die Erfindung bezieht sich auf eine Codierungsanordnung zum Codieren von (n-1)-Bit Informationsworten in n-Bit Kanalworte zum Erhalten eines Kanalsignals verketteter Kanalworte, wobei dieses Kanalsignal eine Bitsequenz ist mit der günstigen Eigenschaft, dass höchstens k "Nullen" zwischen "Einsen" auftreten, wobei diese Codierungsanordnung die nachfolgenden Elemente aufweist:
  • - Eingangsmittel zum Empfangen der (n-1)-Bit Informationsworte,
  • - Umwandlungsmittel zum Umwandeln der (n-1)-Bit Informationsworte in n-Bit Kanalworte,
  • - Ausgangsmittel zum Liefern des Kanalsignals verketteter n-Bit Kanalworte zu einer Decodierungsanordnung zum Decodieren der Kanalworte in Informationsworte und sie bezieht sich auf ein entsprechendes Codierungs- und Decodierungsverfahren.
  • Eine Codierungsanordnung der eingangs beschriebenen Art ist bekannt aus US 5.142.421 A. Bei der bekannten Anordnung wird am Anfang oder am Ende eines (n-1)-Bit Informationswortes ein Bit hinzugefügt zum Erhalten eines n-Bit Kanalwortes. Auf diese Art und Weise kann ein DC-freies Kanalsignal erhalten werden oder es kann dem Kanalsignal ein Pilotsignal hinzugefügt werden, das dann für Aufspürzwecke benutzt werden kann. Zum Erfüllen der k-Bedingung ist es notwendig, über die Grenzen der nachfolgenden Kanalworte hinwegzuschauen, damit die Wahl des hinzuzufügenden 1-Bits bestimmt werden kann.
  • Die Codierungsanordnung nach der vorliegenden Erfindung hat u. a. zur Aufgabe, eine einfachere Codierung der Informationsworte in Kanalworte zu schaffen. Dazu weist die Codierungsanordnung nach Anspruch 1 das Kennzeichen auf, dass die Umwandlungsmittel die nachfolgenden Elemente umfassen:
  • - Einfügemittel zum Einfügen eines Bits eines ersten oder eines zweiten Binärwertes zwischen eine spezifizierte erste und eine zweite benachbarte Bitstelle in den (n-1)-Bit Informationsworten, wobei ein "Null"-Bit zwischen die genannte spezifizierte erste und zweite benachbarte Position in einem (n-1)-Bit Informationsworte eingefügt wird, wenn die Anzahl führender "Nullen" am führenden Ende des Informationswortes eine bestimmte erste ganze Zahl übersteigt, oder die Anzahl End-"Nullen" am Ende des Informationswortes eine bestimmte zweite ganze Zahl übersteigt,
  • - Einstellmittel zum Einstellen des logischen Wertes an einer spezifischen dritten Bitstelle in einen "Eins"-Wert, wenn die Anzahl führender "Nullen" die genannte spezifizierte Anzahl übersteigt, und zum Einstellen des logischen Wertes an einer spezifizierten vierten Bitstelle in einen "Eins"-Wert, wenn die Anzahl End-"Nullen" die genannte bestimmte zweite Anzahl übersteigt, wobei die bestimmte dritte Bitstelle eine Bitstelle einer bestimmten dritten Anzahl führender Bitstellen des Informationswortes ist, wobei die bestimmte vierte Bitstelle eine Bitstelle einer bestimmten vierten Anzahl von Endbitstellen des Informationswortes ist, wobei die bestimmte dritte Anzahl der bestimmten ersten Anzahl plus eins entspricht, wobei die bestimmte vierte Anzahl der bestimmten zweiten Anzahl plus eins entspricht, wobei n und k ganzzahlige Werte sind und die bestimmte erste und zweite Anzahl eine Beziehung mit k haben. Weiterhin weist die Codierungsanordnung das Kennzeichen auf, dass die Einfügungsmittel weiterhin dazu vorgesehen sind, zwischen die genannte bestimmte erste und zweite benachbarte Stelle ein "Null"-Bit einzufügen, wenn eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen in dem Informationswort alle "Nullen" aufweist, wobei die genannte Gruppe von mehr als k aufeinanderfolgenden Bitstellen nicht die bestimmte erste und zweite Bitstelle aufweist, und dass die Einfügungsmittel weiterhin dazu vorgesehen sind, sonst zwischen die genannten bestimmten ersten und zweiten benachbarten Bitstellen ein "Eins"-Bit einzufügen.
  • Der Codierungsanordnung nach der vorliegenden Erfindung liegt die Erkenntnis zugrunde, jedes Informationswort separat zu codieren, ohne dass man ein vorhergehendes oder nachfolgendes Informationswort kennt. In einer normalen Situation wird zwischen einer bestimmten ersten und zweiten Bitstelle in dem Informationswort ein "Eins"-Bit eingefügt. Diese Einfügung kann genau in der Mitte des Informationswortes gemacht werden. Dadurch ist die maximale Anzahl aufeinanderfolgender "Nullen" in dem Informationswort (n-1)/2, unter der Voraussetzung, dass (n-1) geradzahlig ist.
  • Wenn aber das Informationswort mit einer Anzahl führender "Nullen" startet oder mit einer Anzahl nacheilender "Nullen" endet, kann es passieren, dass die k-Bedingung verletzt wird, wenn nachfolgende Kanalworte sich verketten. Die führenden "Nullen" werden definiert als die "Nullen" in dem Informationswort, die dem ersten "Eins" in dem Informationswort vorhergehen und die nacheilenden "Nullen" werden definiert als die "Nullen" die der letzten "Eins" in dem Informationswort folgt. Wenn also die Anzahl führender "Nullen" eine bestimmte erste Anzahl übersteigt, wird die "Null" in der einen Bitstelle (der bestimmten dritten Bitstelle) in der genannten Reihe führender "Nullen" in ein "Eins"-Bit geändert. Insbesondere ist die dritte Bitstelle die führende Bitstelle des Informationswortes. Auf dieselbe Art und Weise wird, wenn die Anzahl nacheilender "Nullen" eine bestimmte zweite Anzahl übersteigt, die "Null" in der einen Bitstelle (der bestimmten vierten Bitstelle) in der genannten Reihe nacheilender "Nullen" in ein "Eins"-Bit geändert wird. Insbesondere die vierte Bitstelle ist eine Endbitstelle des Informationswortes.
  • Es dürfte einleuchten, dass die bestimmten ersten und zweiten Zahlen eine Beziehung mit k haben. Insbesondere entspricht k der Summe der bestimmten ersten und zweiten Zahlen.
  • Weiterhin kann es in dem Fall, wo k kleiner ist als (n-1)/2, wobei wieder vorausgesetzt wird, dass (n-3) geradzahlig ist und das hinzugefügte Bit genau in der Mitte des Informationswortes hinzugefügt wird, passieren, dass eine Verletzung der k-Bedingung in der "ersten Hälfte" oder in der "zweiten Hälfte" des Informationswortes wegen der Tatsache, dass eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen in der "ersten Hälfte" oder der "zweiten Hälfte" des Informationswortes oder beiden alle "Nullen" aufweist. Es dürfte einleuchten, dass das hinzugefügte Bit das Informationswort nicht genau in eine "erste Hälfte" und eine "zweite Hälfte" aufgeteilt zu werden braucht und dass dennoch eine Gruppe von mehr als k aufeinanderfolgenden "Nullen" in der "ersten Hälfte" auftreten kann, definiert in den Ansprüchen als "die führende Seite des Informationswortes" und in der "zweiten Hälfte", definiert in den Ansprüchen als "die nacheilende Seite des Informationswortes".
  • Um eine Verletzung der k-Bedingung zu vermeiden, wenn eine derartige Gruppe aufeinanderfolgender "Nullen" innerhalb eines Informationswortes vorhanden ist, wird die dritte (und vierte) Bitstelle vorzugsweise derart gewählt, dass sie ebenfalls in der genannten Gruppe von Bitstellen liegt, so dass durch Einfügung eines "Eins"-Bits an diese Bitstelle die genannte Verletzung der k-Bedingung durch die genannte Gruppe ebenfalls vermieden wird.
  • Bei der Decodierung sollte das hinzugefügte Bit in den empfangenen Kanalworten gelöscht werden, damit umgewandelte Kanalworte erhalten werden. Weiterhin kann, wenn es sich herausstellt, dass der logische Wert des hinzugefügten Bits ein "Eins"-Wert ist, das auf diese Art und Weise erhaltene umgewandelte Kanalwort als das erzeugte Informationsworte geliefert werden. Wenn es sich aber herausstellt, dass der logische Wert eine "Null" ist, sollten wenigstens die logischen Werte an der dritten und/oder vierten Bitstelle weiter auf "Null" gesetzt werden, damit das erzeugte Informationswort erhalten wird.
  • Die Codierungsanordnung weist Weiterhin das Kennzeichen auf, dass die genannten Einstellmittel weiterhin dazu vorgesehen sind, den logischen Wert an eine bestimmte fünfte Bitstelle in dem genannten (n-1)-Bit Informationswort in einen "Eins"-Wert zu setzen, wenn die Anzahl füherender "Nullen" die genannte bestimmte erste Anzahl übersteigt.
  • Dies ermöglicht es, dass ein Decoder identifiziert, ob die Anzahl führender "Nullen" in dem ursprünglichen Informationswort die bestimmte erste Anzahl übersteigt, oder nicht. Wenn ja, so kann er den Binärwert an der bestimmten dritten Bitstelle des empfangenen Kanalwortes zu einem "Null"-Bitwert umwandeln.
  • Die Codierungsanordnung kann weiterhin dadurch gekennzeichnet sein, dass die genannten Einstellmittel weiterhin dazu vorgesehen sind, den logischen Wert an einer bestimmten sechsten Bitstelle in dem genannten (n-1)-Bit Informationswort an einen "Eins"-Wert zu setzen, wenn die Anzahl nacheilender "Nullen" die genannte bestimmte zweite Anzahl übersteigt.
  • Dies ermöglicht es, dass ein Decoder identifiziert, ob die Anzahl nacheilender "Nullen" in dem ursprünglichen Informationswort die bestimmte zweite Anzahl übersteigt oder nicht. Wenn ja, so kann er den Binärwert an der bestimmten vierten Bitstelle des empfangenen Kanalwortes zu einem "Null"-Bitwert umwandeln.
  • Die Codierungsanordnung ist weiterhin dadurch gekennzeichnet, dass wenn der logische Wert an der genannten fünften Bitstelle von den Einstellmitteln auf eine "Eins" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle von den Einstellmitteln auf "Null" gesetzt wird, dass die Einstellmittel weiter dazu vorgesehen sind, die logischen Werte, die ursprünglich an der fünften und sechsten Bitstelle vorhanden waren an die siebente und achte Bitstelle in dem genannten Informationswort neu zu setzten, wobei die genannten siebente und achte Bitstelle innerhalb der genannten dritten Anzahl führender Bitstellen liegen, wobei die genannte siebente und achte Bitstelle nicht mit der genannten dritten Bitstelle zusammenfallen und dass wenn der logische Wert an der genannten fünften Bitstelle auf "Null" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle durch die genannten Einstellmittel auf "Eins" gesetzt wird, dass diese Einstellmittel weiterhin dazu vorgesehen sind, die logischen Werte, die ursprünglich an der genannten fünften und sechsten Bitstelle vorhanden sind, auf die neunte und zehnte Bitstelle in dem genannten Informationswort zu setzen, wobei die genannten neunten und zehnten Bitstellen innerhalb der genannten bestimmten vierten Anzahl nacheilender Bitstellen liegen, wobei die genannten neunten und zehnten Bitstellen nicht mit der genannten vierten Bitstelle zusammenfallen.
  • Dies ermöglicht es, dass die ursprünglichen Bitwerte der fünften und sechsten Bitstellen beibehalten werden. Wenn die Anzahl nacheilender "Nullen" die bestimmte zweite Anzahl übersteigt, werden diese ursprünglichen Werte an der Stelle von zwei "Nullen" an zwei Bitstellen (der neunten und der zehnten Bitstelle) innerhalb der bestimmten zweiten Anzahl nacheilender Bitstellen gespeichert. Bei Empfang in der Decodierungsanordnung nach Anspruch 31, kann die Decodierungsanordnung die Tatsache verwerten, dass die Anzahl nacheilender "Nullen", welche die bestimmte zweite Anzahl übersteigt, durch Detektion des "Null"-Wertes an der fünften Bitstelle und des "Eins"-Wertes an der sechsten Bitstelle. Die Decodierungsanordnung kann nun den logischen Wert an der neunten und zehnten Bitstelle in die fünfte und sechste Bitstelle neu einstellen und die logischen Werte in der neunten und zehnten Bitstelle zu "Null" machen, damit das ursprüngliche Informationswort neu erzeugt wird. Es dürfte einleuchten, dass ein gleichwertiger Prozess durchgeführt wird in dem Fall, dass die logischen Werte der fünften und sechsten Bitstelle an der siebenten und achten Bitstelle gespeichert wurde.
  • Die gleiche Begründung gilt selbstverständlich in dem Fall, dass eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen an der führenden oder der nacheilenden Seite der ersten und der zweiten Bitstellen in dem Informationswort sonst die k-Bedingung verletzen würde. Die Patentansprüche 46 und 47 definieren ein entsprechendes Verfahren zum Codieren bzw. Decodieren.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • Fig. 1 eine erste Ausführungsform der Codierungsanordnung,
  • Fig. 2 eine erste Ausführungsform einer Decodierungsanordnung zum Decodieren der Kanalworte, erhalten mit der Codierungsanordnung nach Fig. 1,
  • Fig. 3 eine zweite Ausführungsform der Codierungsanordnung,
  • Fig. 4 eine Ausführungsform eines Teils der Codierungsanordnung nach Fig. 3,
  • Fig. 5 eine zweite Ausführungsform einer Decodierungsanordnung zum Decodieren der Kanalworte, erhalten mit der Codierungsanordnung nach Fig. 3,
  • Fig. 6 eine dritte Ausführungsform der Codierungsanordnung,
  • Fig. 7 eine dritte Ausführungsform der Decodierungsanordnung zum Decodieren von Kanalworten, erhalten mit der Codierungsanordnung nach Fig. 6,
  • Fig. 8 eine weitere Ausführungsform der Codierungsanordnung und
  • Fig. 9 eine Ausführungsform der Decodierungsanordnung zum Decodieren von Kanalworten, erhalten mit der Codierungsanordnung nach Fig. 8.
  • Fig. 1 zeigt eine schematische Ausführungsform der Codierungsanordnung. Die beschriebene Codierungsanordnung ist imstande 16-Bit Informationsworte in 17-Bit Kanalworte zu codieren mit der Anforderung, dass höchstens 8 aufeinanderfolgende "Nullen" in der Folge aufeinanderfolgender Kanalworte vorhanden sind (k = 8). Die Codierungsanordnung hat einen Eingangsanschluss 1 zum Empfangen der Informationsworte. Der Eingangsanschluss 1 ist mit einem Eingang eines Schieberegisters 2 gekoppelt. Das Schieberegister 2 hat in diesem Beispiel 16 Speicherstellen 2.1 bis 2.16. Das Schieberegister 2 hat 16 parallele Ausgänge, einen für jeden der 16 Speicherstellen. Es ist ein weiteres Schieberegister 7 mit 17 Speicherstellen 7.1 bis 7.17 vorhanden. Ein Ausgang des Schieberegisters 7 ist mit einem Ausgangsanschluss 9 gekoppelt zum Liefern der 17-Bit Kanalworte. Das Schieberegister 7 hat 17 parallele Eingänge, einen für jede der 17 Speicherstellen. Es gibt einen Detektor 4, dessen Eingänge mit den Ausgängen der Speicherstellen 2.1 bis 2.5 gekoppelt sind (diese Speicherstellen enthalten die Bitwerte der fünf führenden Bitstellen des Informationswortes). Es gibt einen Detektor 5, dessen Eingänge mit den Ausgängen der Speicherstellen 2.12 bis 2.16 gekoppelt sind (diese Speicherstellen enthalten die Bitwerte der fünf nacheilenden Bitstellen des Informationswortes).
  • Der Detektor 4 detektiert, ob es mehr als 4 aufeinanderfolgende führende "Nullen" in dem in dem Register 2 gespeicherten Informationswort gibt. Führende "Nullen" werden definiert als diejenigen "Nullen", die der ersten "Eins" in dem Informationswort vorhergehen. Sobald der Detektor 4 fünf "Nullen" an den fünf Eingängen detektiert hat, wird er ein Steuersignal A mit einer "Eins" oder einem "hohen" logischen Pegel erzeugen. Sonst wird das Steuersignal "Null" oder "niedrig" sein. Der Detektor 5 detektiert, ob es in dem in dem Register 2 gespeicherten Informationswort mehr als 4 aufeinanderfolgende nacheilende "Nullen" gibt. Nacheilende "Nullen" werden als die "Nullen" definiert, die der letzten "Eins" in dem Informationswort folgen. Sobald der Detektor 5 fünf "Nullen" an den fünf Eingängen detektiert hat, wird er ein Steuersignal B mit einer "Eins" oder einem "hohen" logischen Wert erzeugen. Sonst ist das Steuersignal B "niedrig" oder "Null",
  • Der Ausgang der Speicherstelle 2.1 ist mit einem Anschluss "b" eines Schalters S&sub1; gekoppelt. Der Ausgang der Speicherstelle 2.2 ist mit dem Eingang der Speicherstelle 7.2 des Schieberegisters 7 gekoppelt. Der Ausgang der Speicherstelle 2.3 ist mit einem Anschluss "b" eines Schalters S&sub2; gekoppelt. Der Ausgang der Speicherstelle 2.4 ist mit einem Anschluss "b" eines Schalters S&sub3; gekoppelt. Die Ausgänge der Speicherstellen 2.5, 2.6 und 2.7 sind mit Eingängen betreffender Speicherstellen 7.5, 7.6 und 7.7 des Schieberegisters gekoppelt.
  • Der Ausgang des Speicherregisters 7.8 ist mit einem Anschluss "c" des Schalters S&sub2;, mit einem Anschluss "c" eines Schalters S&sub4; und mit einem Anschluss "c" eines Schalters S&sub8; gekoppelt. Der Ausgang des Speicherregisters 7.9 ist mit einem Anschluss "c" des Schalters S&sub3;, mit einem Anschluss "c" des Schalters S&sub3;, mit einem Anschluss "c" eines Schalters S&sub6; und mit einem Anschluss "c" eines Schalters S&sub7; gekoppelt. Die Ausgänge der Speicherstellen 2.10, 2.11 und 2.12 sind mit Eingängen betreffender Speicherstellen 7.11, 7.12 und 7.13 des Schieberegisters 7 gekoppelt. Der Ausgang der Speicherstelle 2.13 ist mit einem Anschluss "b" des Schalters S&sub7; gekoppelt. Der Ausgang der Speicherstelle 2.14 ist mit einem Anschluss "b" des Schalters S&sub8; gekoppelt. Der Ausgang der Speicherstelle 2.15 ist mit dem Eingang der Speicherstelle 7.16 des Schieberegisters 7 gekoppelt. Der Ausgang der Speicherstelle 2.16 ist mit einem Anschluss "b" eines Schalters S&sub9; gekoppelt.
  • Die Anschlüsse "c" der Schalter S&sub1; und S&sub9; sind mit einem logischen "hoch"-Wert oder einer "Eins" gekoppelt. "a"-Anschlüsse der Schalter S&sub1; und S&sub9; sind mit Eingängen der Speicherstellen 7.1 bzw. 7.17 gekoppelt. "a"-Anschlüsse der Schalter S&sub2; und S&sub3; sind mit Eingängen der Speicherstellen 7.3 bzw. 7.4 gekoppelt. "a"- Anschlüsse der Schalter S&sub7; und S&sub8; sind mit Eingängen der Speicherstellen 7.14 bzw. 7.15 gekoppelt.
  • Ein "b"-Anschluss des Schalters S&sub4; ist mit einem Binärwert "niedrig" oder "Null" gekoppelt. Ein "d"-Anschluss des Schalters S&sub4; ist mit einem Binärwert "hoch" oder "Eins" gekoppelt. Ein "a"-Anschluss des Schalters S&sub4; ist mit einem Eingang der Speicherstelle 7.8 gekoppelt. Ein "b"-Anschluss des Schalters S&sub6; ist mit einem Binärwert "hoch" oder "Eins" gekoppelt. Ein "d"-Anschluss des Schalters S&sub6; ist mit einem Binärwert "niedrig" oder "Null" gekoppelt. Ein "a"-Anschluss des Schalters S&sub6; ist mit einem Eingang der Speicherstelle 7.10 gekoppelt. Weiterhin gibt es einen Schalter S&sub5;, dessen "a"-Anschluss mit dem Eingang der Speicherstelle 7.9 gekoppelt ist, dessen "b"-Anschluss mit einem Binärwert "hoch" oder mit einer "Eins" gekoppelt ist und dessen "c"-Anschluss mit einem Binärwert "niedrig" oder einer "Null" gekoppelt ist.
  • Die Schalter sind alle steuerbare Schalter, indem ihre Schaltlage in Reaktion auf ein den Schaltern zugeführtes Steuersignal gesteuert werden kann. Die Schaltlage des Schalters S&sub1; wird in Reaktion auf das Steuersignal A gesteuert, das von dem Detektor 4 erzeugt wird, so dass, wenn das Steuersignal A "hoch" ist, der Schalter S&sub1; sich in der Lage a-c befindet, so dass dem Eingang der Speicherstelle 7.1 der "1 "- Wert zugeführt wird. Der Schalter S&sub1; befindet sich sonst in der Lage a-b. Die Schaltlage des Schalters S&sub9; wird in Reaktion auf das Steuersignal B gesteuert, das von dem Detektor 5 erzeugt wird, so dass, wenn das Steuersignal B "hoch" ist, der Schalter S&sub9; sich in der Lage a-c befindet, so dass dem Eingang der Speicherstelle 7.17 der "1"- Wert zugeführt wird. Der Schalter S&sub9; befindet sich sonst in der Lage a-b.
  • Die Schaltlage des Schalters S&sub5; wird in Reaktion auf ein Steuersignal C gesteuert. Dieses Steuersignal wird von den Steuersignalen A und B hergeleitet. Und zwar unter Verwendung eines ODER-Gatters 20 und des Inverters 21, wie aus Fig. 1 ersichtlich. Wenn entweder das Steuersignal A oder das Steuersignal B, oder aber wenn beide Steuersignale A und B "hoch" sind, ist das Steuersignal C "niedrig". Dadurch befindet sich der Schalter S&sub5; in der Lage a-c, so dass dem Eingang der Speicherstelle 7.9 ein "0"-Wert zugeführt wird. Der Schalter S&sub5; befindet sich sonst in der Lage a-b, so dass der Speicherstelle 7.9 ein "1"-Wert zugeführt wird.
  • Die Schaltlagen der Schalter S&sub2; und S&sub3; werden in Reaktion auf ein Steuersignal E gesteuert. Dieses Steuersignal wird von den Signalen A und B hergeleitet, und zwar unter Verwendung eines UND-Gatters 22 und des Inverters 23, wie aus Fig. 1 ersichtlich. Nur wenn das Steuersignal A "hoch" ist und das Steuersignal B ist "niedrig", ist das Steuersignal E "hoch". Dadurch werden die Schalter S&sub2; und S&sub3; in ihre Lagen a-c geschaltet, so dass die Ausgänge der Speicherstellen 2.8 und 2.9 des Schieberegisters 2 mit den Eingängen der Speicherstellen 7.3 bzw. 7.4 das Schieberegisters 7 gekoppelt werden. Die Schalter S&sub2; und S&sub3; befinden sich sonst in den Lagen a- b, so dass die Ausgänge der Speicherstellen 2.3 und 2.4 des Schieberegisters 2 mit den Eingängen der Speicherstellen 7.3 bzw. 7.4 des Schieberegisters 9 gekoppelt werden.
  • Die Schaltlagen der Schalter S&sub7; und S&sub8; werden in Reaktion auf ein Steuersignal D gesteuert. Dieses Steuersignal wird von dem Steuersignal B hergeleitet, wie aus Fig. 1 ersichtlich. Wenn das Steuersignal B "hoch" ist. Ist das Steuersignal D "hoch". Dadurch werden die Schalter S&sub7; und S&sub8; in ihre Lagen a-c geschaltet, so dass die Ausgänge der Speicherstellen 2.8 und 2.9 des Schieberegisters 2 mit den Eingängen der Speicherstellen 7.15 bzw. 7.14 des Schieberegisters 7 gekoppelt werden. Die Schalter S&sub7; und S&sub8; befinden sich sonst in ihren lagen a-b, so dass die Ausgänge der Speicherstellen 2.13 und 2.14 des Schieberegisters 2 mit den Eingängen der Speicherstellen 7.14 bzw. 7.15 des Schieberegisters 7 gekoppelt sind.
  • Die Schalter S&sub4; und S&sub6; werden von einem Steuersignal F gesteuert. Dieses Steuersignal F steuert die Schalter in eine der drei Schaltlagen. Das Steuersignal F kann ebenfalls aus den Steuersignalen A und B hergeleitet werden, und zwar, wie folgt. Wenn die beiden Signale A und B "niedrig" sind, ist das Steuersignal F derart, dass die Schalter S&sub4; und S&sub6; sich in ihrer Lagen a-c befinden. Dies bedeutet, dass die Ausgänge der Speicherstellen 2.8 und 2.9 des Schieberegisters 2 mit den Eingängen der Speicherstellen 7.8 bzw. 7.10 des Schieberegisters 7 gekoppelt werden. Wenn A "hoch" ist, und B ist "niedrig", ist das Steuersignal F derart, dass die Schalter S&sub4; und S&sub6; sich in ihrer Lagen a-d befinden. Dies bedeutet, dass der Eingang der Speicherstelle 7.8 mit dem logischen "1"-Anschluss gekoppelt wird und der Eingang der Speicherstelle 7.10 mit dem logischen "0"-Anschluss gekoppelt wird. Wenn A "niedrig" ist und B ist "hoch", ist das Steuersignal F derart, dass die Schalter S&sub4; und S&sub6; sich in ihren Lagen a-b befinden. Dies bedeutet, dass der Eingang der Speicherstelle 7.8 mit dem logischen "0"-Anschluss gekoppelt wird und dass der Eingang der Speicherstelle 7.10 mit dem logischen "1"-Anschluss gekoppelt wird. Wenn A und B beide "hoch" sind, ist das Steuersignal F derart, dass der Schalter S&sub4; sich in der Lage a-d befindet und S&sub6; sich in der Lage a-b befindet. Dies bedeutet, dass die Eingänge der beiden Speicherstellen 7.8 und 7.10 mit dem logischen "1"-Anschluss gekoppelt sind.
  • Die Speicherstelle 7.9, der Schalter S&sub5;, das ODER-Gatter 20 und der Inverter 21 können als in den beanspruchten Einfügungsmitteln vorgesehen betrachtet werden. Die Schalter S&sub1; bis S&sub4; und S&sub6; bis S&sub9; können zusammen mit der Schaltungsanordnung, erforderlich zum Erhalten der Steuersignale A, B, D, E und F, als in den beanspruchten Einstellmitteln vorgesehen betrachtet werden.
  • Das Funktionieren der Schaltungsanordnung wird nachstehen näher erläutert. Es wird nun vorausgesetzt, dass ein in dem Schieberegister 2 gespeichertes Informationswort weniger als 5 aufeinanderfolgende führende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hat. Auf diese Weise sind die Steuersignale A und B beide "niedrig". Folglich befinden sich die Schalter S&sub1; und S&sub9; in ihrer Lage a-b. Weiterhin ist das Steuersignal C "hoch", so dass der Schalter S&sub5; sich in der Lage a-b befindet. Ferner sind die Steuersignale D und E beide "niedrig", was dazu führt, dass die Schalter S&sub2;, S&sub3;, S&sub7; und S&sub8; sich in den Lagen a-b befinden. Das Steuersignal F wird derart sein, dass die Schalter S&sub4; und S&sub6; sind in den Lagen a-c befinden. Dadurch wird der Inhalt des Schieberegisters 2 ungeändert an den Speicherstellen 7.1 bis 7.8 und 7.10 bis 7.17 gespeichert. Weiterhin wird ein "1"-Bit an der Stelle 7.9 gespeichert. Das nun in dem Schieberegister 7 gespeicherte Kanalwort kann dadurch dem Ausgang 9 zugeführt werden, dass der Inhalt des Schieberegisters 7 seriell geliefert wird.
  • Durch Einfügung des "1"-Bits an die Speicherstelle 7.9 wird das dem Ausgang 9 zugeführte Kanalwort die k-Bedingung erfüllen, dass maximal 8 aufeinanderfolgende "Nullen" vorhanden sind. Weiterhin wird, Decodierungsanordnung die Anzahl führender und nacheilender "Nullen" maximal 4 beträgt, auch eine Folge dieses Kanalwortes mit einem vorhergehenden oder einem nachfolgenden Kanalwort die k-Bedingung erfüllen.
  • Es wird nun vorausgesetzt, dass ein Informationswort in dem Schieberegister 2 gespeichert wird, das 5 oder mehr aufeinanderfolgende führende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hat. Es wird nun vorausgesetzt, dass das vorhergehende Kanalwort genau 4 nacheilende "Nullen" hat. Eine Verkettung des in dem Register 2 gespeicherten Informationswortes mit dem vorhergehenden Kanalwort würde nun zu einer Verletzung der k-Bedingung führen, wenn keine Maßnahmen getroffen werden würden. Durch die fünf oder mehr führende "Nullen" ist das Steuersignal A "hoch" und B ist "niedrig". Folglich befindet sich der Schalter S&sub1; in der Lage a-c und der Schalter S&sub9; befindet sich in der Lage a-b. Ferner ist das Steuersignal C "niedrig", so dass der Schalter S&sub5; sich in der Lage a-c befindet. Weiterhin ist das Steuersignal D "niedrig" und das Steuersignal E ist "hoch", was dazu führt, dass die Schalter S&sub2; und S&sub3; in ihre Lage a-c geschaltet werden und die Schalter S&sub7; und S&sub8; in ihrer Lage a-b bleiben. Das Steuersignal F wird derart sein, dass die Schalter S&sub4; und S&sub6; in ihre Lage a-d geschaltet werden. Dadurch wird an der Speicherstelle 7.1 des Schieberegisters 7 eine "1" gespeichert, wobei der Inhalt der Speicherstelle 2.2 an der Speicherstelle 7.2 gespeichert wird, der Inhalt der Speicherstellen 2.8 und 2.9 an den Speicherstellen 7.3 bzw. 7.4 gespeichert wird, der Inhalt der Speicherstellen 2.5 und 2.7 an den Speicherstellen 7.5, 7.6 bzw. 7.7 gespeichert wird, ein "1"- Bit an der Speicherstelle 7.8 gespeichert wird, "0"-Bits an den Speicherstellen 7.9 und 7.10 gespeichert werden und der Inhalt der Speicherstellen 2.10 bis 2.16 des Schieberegisters 2 an den Speicherstellen 7.11 bis 7.17 ungeändert gespeichert wird.
  • Dadurch, dass der Bitwert an der Speicherstelle 7.1 aus "1" gesetzt wird, wird die etwaige Verletzung der k-Bedingung vermieden. Weiterhin ist der Bitwert an der Speicherstelle 7.9 "0", was angibt, dass entweder das führende oder das nacheilende Ende des Informationswortes 5 oder mehr aufeinanderfolgende (führende oder nacheilende) "Nullen" enthielt. Das an der Speicherstelle 7.8 gespeicherte "1"-Bit ist eine Anzeige, dass das Informationswort 5 oder mehr führende "Nullen" hatte. Der Inhalt der Speicherstellen 2.8 und 2.9, die normalerweise an den Speicherstellen 7.8 bzw. 7.10 gespeichert waren, sollen nun sonstwo gespeichert werden, da die an den Speicherstellen 7.8 bis 7.10 gespeicherten Bits nun zur Signalisierung benutzt werden. Die beiden Bitwerte der Speicherstellen 2.8 und 2.9 werden nun an den Speicherstellen 7.3 bzw. 7.4 gespeichert. Von den an den Speicherstellen 7.8 bis 7.10 gespeicherten Signalisierungsbits ist es bekannt, dass das Informationswort mehr als vier führende "Nullen" enthielt. Der Inhalt einer der beiden Speicherstellen 2.8 und 2.9 kann nicht an der ersten Speicherstelle 7.1 gespeichert werden, da das dort gespeicherte "1"-Bit dort erforderlich ist um eine Verletzung der k-Bedingung zu vermeiden. Der Inhalt der beiden Speicherstellen 2.8 und 2.9 kann auf diese Weise an zwei der vier Speicherstellen 7.2 bis 7.5 des Registers 7 gespeichert werden (in der vorliegenden Situation an den Stellen 7.3 und 7.4), von denen es sicher ist, dass diese Speicherstellen bei der Decodierung einen "Null"-Wert haben sollen.
  • Es wird nun vorausgesetzt, dass ein Informationswort in dem Schieberegister 2 gespeichert wird, das 5 oder mehr aufeinanderfolgende nacheilende "Nullen" hat und weniger als 5 aufeinanderfolgende führende "Nullen". Es wird vorausgesetzt, dass das nächste Kanalwort genau 4 führende "Nullen" hatte. Eine Verkettung des in dem Register 2 gespeicherten Informationswortes mit dem nächsten Kanalwort würde nun zu einer Verletzung der k-Bedingung führen, wenn keine Maßnahmen getroffen werden würden. Durch die fünf oder mehr nacheilende "Nullen" ist das Steuersignal A "niedrig" und B ist "hoch". Folglich befindet sich der Schalter S&sub1; in der Lage a-b und der Schalter S&sub9; befindet sich in der Lage a-c. Weiterhin ist das Steuersignal C "niedrig", so dass der Schalter S&sub5; sich in der Lage a-c befindet. Ferner ist das Steuersignal D "hoch" und das Steuersignal E ist "niedrig", was dazu führt, dass die Schalter S&sub2; und S&sub3; in ihre Lage a-b geschaltet wird und dass die Schalter S&sub7; und S&sub8; in die Lage a-c geschaltet wird. Das Steuersignal F wird derart sein, dass die Schalter S&sub4; und S&sub6; werden in die Lagen a-b geschaltet. Dadurch wird der Inhalt der Speicherstellen 2.1 bis 2.7 an den Speicherstellen 7.1 bis 7.7 des Registers 7 gespeichert. Es wird ein "0"-Bit an den Speicherstellen 7.8 und 7.9 des Schieberegisters gespeichert. Der Inhalt der Speicherstellen 2.8 und 2.9 wird an den Speicherstellen 7.15 bzw. 7.14 gespeichert, der Inhalt der Speicherstellen 2.10, 2.11 und 2.12 werden an den Speicherstellen 7.11, 7.12 bzw. 7.13 gespeichert und es wird ein "1"-Bit an der Speicherstelle 7.17 gespeichert.
  • Durch Einstellung des Bitwertes an der Speicherstelle 7.17 auf "1", wird die etwaige Verletzung der k-Bedingung vermieden. Weiterhin ist der Bitwert an der Speicherstelle 7.9 wieder "0", was angibt, dass entweder das führende Ende oder das nacheilende Ende des Informationswortes 5 oder mehr aufeinanderfolgende (führende oder nacheilende) "Nullen" enthielt. Das an der Speicherstelle 7.10 gespeicherte "1"- Bit ist eine Anzeige dafür, dass das Informationswort 5 oder mehr nacheilende "Nullen" hatte. Der Inhalt der Speicherstellen 2.8 und 2.9, der normalerweise an den Speicherstellen 7.8 bzw. 7.10 gespeichert waren, sollen nun anderswo gespeichert werden, da die Bits, gespeichert an den Speicherstellen 7.8 bis 7.10 wieder zur Signalisierung benutzt werden. Die zwei Bitwerte der Speicherstellen 2.8 und 2.9 werden nun an den Speicherstellen 7.15 bzw. 7.14 gespeichert. Von den an den Speicherstellen 7.8 bis 7.10 gespeicherten Signalisierungsbits ist es bekannt, dass das Informationswort mehr als vier nacheilende "Nullen" enthielt. Der Inhalt einer der zwei Speicherstellen 2.8 und 2.9 kann nicht an der letzten Speicherstelle 7.17 gespeichert werden, da das dort gespeicherte "1"-Bit dazu erforderlich ist, eine Verletzung der k-Bedingung zu vermeiden. Der Inhalt der beiden Speicherstellen 2.8 und 2.9 kann auf diese Weise an zwei der vier Speicherstellen 7.13 bis 7.16 des Registers 7 (in der vorliegenden Situation an den Stellen 7.14 und 7.15) gespeichert werden, von denen es sicher ist, dass diese Speicherstellen beim Decodieren einen "Null"-Wert haben sollen.
  • Es wird nun vorausgesetzt, dass ein Informationswort in dem Schieberegister 2 gespeichert wird, das 5 oder mehr aufeinanderfolgende führende "Nullen" und 5 oder mehr aufeinanderfolgende nacheilende "Nullen" hat. Auch dies könnte wieder zu einer Verletzung der k-Bedingung führen, wenn keine Maßnahmen dazu getroffen werden. Durch die fünf oder mehr führenden oder nacheilenden "Nullen" sind die Steuersignale A und B beide "hoch". Weiterhin ist das Steuersignal C "niedrig" so dass der Schalter S&sub5; sich in der a-c Lage befindet. Ferner ist das Steuersignal D "hoch" und das Steuersignal E ist "niedrig", was dazu führt, dass die Schalter S&sub2; und S&sub3; in ihre Lage a-b geschaltet werden und die Schalter S&sub7; und S&sub8; in ihre Lage a-c geschaltet werden. Das Steuersignal F wird derart sein, dass der Schalter S&sub4; in die Lage a-d geschaltet wird und der Schalter S&sub6; in die Lage a-b geschaltet wird. Dadurch wird ein "1"-Bit an der Speicherstelle 7.1 gespeichert, der Inhalt der Speicherstelle 2.2 wird an der Speicherstelle 7.2 gespeichert, der Inhalt der Speicherstellen 2.5 bis 2.7 wird an den Speicherstellen 7.5 bis 7.7 des Registers 7 gespeichert. Es wird ein "1"-Bit an den Speicherstellen 7.8 und 7.10 des Schieberegisters 7 gespeichert. Es wird ein "0"-Bit an der Speicherstelle 7.9 gespeichert. Der Inhalt der Speicherstellen 2.8 und 2.9 wird an den Speicherstellen 7.15 bzw. 7.14 gespeichert, der Inhalt der Speicherstellen 2.10, 2.11 und 2.12 wird an den Speicherstellen 7.11, 7.12 bzw. 7.13 gespeichert und es wird ein "1"-Bit an der Speicherstelle 7.17 gespeichert.
  • Durch Einstellung der Bitwerte an den Speicherstellen 7.1 und 7.17 aus "1", ist die etwaige Verletzung der k-Bedingung vermieden. Weiterhin ist der Bitwert an der Speicherstelle 7.9 wieder "0", was angibt, dass entweder das führende oder das nacheilende Ende des Informationswortes 5 oder mehr aufeinanderfolgende (führende oder nacheilende) "Nullen" enthielt. Die an den Speicherstellen 7.8 und 7.10 gespeicherten "1"-Bits sind eine Anzeige dafür, dass das Informationswort 5 oder mehr führende und 5 oder mehr nacheilende "Nullen" hatte. Der Inhalt der Speicherstellen 2.8 und 2.9, der normalerweise an den Speicherstellen 7.8 bzw. 7.10 gespeichert war, soll nun anderswo gespeichert werden, da die an den Speicherstellen 7.8 bis 7.10 gespeicherten Bits wieder zur Signalisierung benutzt werden. Die beiden Bitwerte der Speicherstellen 2.8 und 2.9 werden nun an den Speicherstellen 7.15 bzw. 7.14 gespeichert. Von den an den Speicherstellen 7.8 bis 7.10 gespeicherten Signalisierungsbits ist es bekannt, dass das Informationswort mehr als vier nacheilende "Nullen" hatte. Der Inhalt einer der beiden Speicherstellen 2.8 und 2.9 kann nicht an der letzten Speicherstelle 7.17 gespeichert werden, da das dort gespeicherte "1"-Bit erforderlich ist, eine Verletzung der k-Bedingung zu vermeiden. Der Inhalt der beiden Speicherstellen 2.8 und 2.9 kann auf diese Art und Weise an zwei der vier Speicherstellen 7.13 bis 7.16 des Registers 7 gespeichert werden (in dem vorliegenden Fall an den Speicherstellen 7.14 und 7.15), von denen es sicher ist, dass diese Speicherstellen bei der decodierung einen "Null"-Wert haben sollen.
  • Es sei bemerkt, dass die Bitwerte der Speicherstellen an beispielsweise zwei der vier Speicherstellen 7.2 bis 7.5 gespeichert werden könnten und dass das andere Bit der Speicherstelle 2.9 an einer der Speicherstellen 7.13 bis 7.16 gespeichert sein könnte.
  • Fig. 2 zeigt eine schematische Darstellung der Decodierungsanordnung. Die beschriebene Decodierungsanordnung ist imstande 17-Bit Kanalworte, die mit der Codierungsanordnung nach Fig. 1 erhalten worden sind, in 16-Bit Informationsworte zu decodieren. Die Decodierungsanordnung hat einen Eingangsanschluss 25 zum Empfangen der Kanalworte. Der Eingangsanschluss 25 ist mit einem Eingang eines Schieberegisters 27 gekoppelt. Das Schieberegister 27 hat in diesem Beispiel 17 Speicherstellen 27.1 bis 27.17. Das Schieberegister 27 hat 17 parallele Ausgänge, einen für jede der 17 Speicherstellen. Ein weiteres Schieberegister 30 ist verfügbar mit 16 Speicherstellen 31.1 bis 30.16. Ein Ausgang des Schieberegisters 30 ist mit einem Ausgangsanschluss 32 gekoppelt zum Liefern der 16-Bit Informationsworte. Das Schieberegister 30 hat 16 parallele Eingänge, einen für jede der 16 Speicherstellen. Es gibt einen Detektor 29, dessen Eingänge mit den Ausgängen der Speicherstellen 27.8 bis 27.10 gekoppelt sind. Diese Speicherstellen können die Signalisierungsbits (c1, c2, c3) enthalten.
  • Der Detektor 29 detektiert die Bitwerte der Speicherstellen 27.8 bis 27.10 eines empfangenen Kanalwortes und erzeugt Steuersignale X, Y und Z in Reaktion auf die Bitwerte (c1, c2, c3), was nachher noch näher erläutert wird.
  • Der Ausgang der Speicherstelle 27.1 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub0; gekoppelt. Der Ausgang der Speicherstelle 27.2 ist mit dem Eingang der Speicherstelle 30.2 des Schieberegisters 30 gekoppelt. Der Ausgang der Speicherstelle 27.3 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub1; und mit einem Anschluss "b" eines Schalters S&sub1;&sub3; gekoppelt. Der Ausgang der Speicherstelle 27.4 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub2; und mit einem Anschluss "b" eines Schalters S&sub1;&sub4; gekoppelt. Die Ausgänge der Speicherstellen 27.5, 27.6 und 27.7 sind mit Eingängen betreffender Speicherstellen 30.5, 30.6 und 30.7 des Schieberegisters 30 gekoppelt.
  • Der Ausgang der Speicherstelle 27.8 ist mit einem Anschluss "c" des Schalters S&sub1;&sub3; gekoppelt. Der Ausgang der Speicherstelle 17.10 ist mit einem Anschluss "c" des Schalters S&sub1;&sub4; gekoppelt. Die Ausgänge der Speicherstellen 27.11, 27.12 und 27.13 sind mit Eingängen betreffender Speicherstellen 30.10, 30.11 und 30.12 des Schieberegisters 30 gekoppelt. Der Ausgang der Speicherstelle 27.14 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub5; und mit einem Anschluss "d" des Schalters S&sub1;&sub4; gekoppelt. Der Ausgang der Speicherstelle 27.15 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub6; und mit einem Anschluss "d" des Schalters S&sub1;&sub3; gekoppelt. Der Ausgang der Speicherstelle 2.16 ist mit dem Eingang der Speicherstelle 30.15 des Schieberegisters 30 gekoppelt. Der Ausgang der Speicherstelle 27.17 ist mit einem Anschluss "b" eines Schalters S&sub1;&sub7; gekoppelt.
  • Die Anschlüsse "c" der Schalter S&sub1;&sub0; bis S&sub1;&sub2; und S&sub1;&sub5; sind mit einem logischen Wert "niedrig" oder "Null" gekoppelt. "a"-Anschlüsse der Schalter S&sub1;&sub0; und S&sub1;&sub7; sind mit Eingängen der Speicherstellen 30.1 bzw. 30.16 gekoppelt. "a"-Anschlüsse der Schalter S&sub1;&sub1; und S&sub1;&sub2; sind mit Eingängen der Speicherstellen 30.3 bzw. 30.4 gekoppelt. "a"-Anschlüsse der Schalter S&sub1;&sub3; und S&sub1;&sub4; sind mit Eingängen der Speicherstellen 30.8 bzw. 30.9 gekoppelt. "a"-Anschlüsse der Schalter S&sub1;&sub5; und S&sub1;&sub6; sind mit einem Eingang der Speicherstellen 30.13 bzw. 30.14 gekoppelt.
  • Die Schalter sind alle steuerbare Schalter, indem ihre Schaltlage in Reaktion auf ein den Schaltern zugeführtes Steuersignal gesteuert werden kann. Die Schaltlage der Schalter S&sub1;&sub0; bis S&sub1;&sub2; wird in Reaktion auf ein Steuersignal X, erzeugt von dem Detektor 29, gesteuert. Die Schaltlage der Schalter S&sub1;&sub3; und S&sub1;&sub4; wird in Reaktion auf ein Steuersignal Z, erzeugt von dem Detektor 29, gesteuert. Die Schaltlage der Schalter S&sub1;&sub5; bis S&sub1;&sub7; wird in Reaktion auf ein Steuersignal Y, erzeugt von dem Detektor 29, gesteuert.
  • Die Steuersignale X, Y und Z werden von den Signalisierungsbits (c1, c2, c3) auf die nachfolgende Art und Weise hergeleitet. Wenn das Signalisierungsbit c2 "1" ist, sind die Steuersignale X und Y beide "hoch", so dass die Schalter S&sub1;&sub0; bis S&sub1;&sub2; und S&sub1;&sub5; bis S&sub1;&sub7; alle sich in der Lage a-b befinden. Weiterhin ist das Steuersignal Z derart, dass die Schalter S&sub1;&sub3; und S&sub1;&sub4; beide sich in der Lage a-c befinden. Dadurch wird der Inhalt der Bitstellen 27.1 bis 27.7 und 27.8 bis 27.17 an den Speicherstellen des Registers 30 ungeändert gespeichert. Das 16-Bit Informationswort, das nun in dem Register 30 gespeichert ist, kann als ein zurückverwandeltes Informationswort dem Ausgang 32 zugeführt werden. Dieses Informationswort war das Informationswort, wie es ursprünglich codiert wurde, das weniger als 5 führende "Nullen" und weniger als 5 nacheilende "Nullen" hatte.
  • Wenn die Signalisierungsbits (c1, c2, c3) das Bitmuster (1, 0, 0) haben, wird das Steuersignal X "niedrig" und das Steuersignal Y bleibt "hoch". Dadurch werden die Schalter S&sub1;&sub0; bis S&sub1;&sub2; nun in die Schaltlage a-c geschaltet. Weiterhin ist das Steuersignal Z nun derart, dass die Schalter S&sub1;&sub3; und S&sub1;&sub4; beide sich in der Lage a-b befinden.
  • Wenn die Signalisierungsbits (c1, c2, c3) das Bitmuster (0,0,1) haben, wird das Steuersignal X nun "hoch" und das Steuersignal wird nun "niedrig". Dadurch werden die Schalter S&sub1;&sub5; bis S&sub1;&sub7; nun in ihre Schaltlage a-b geschaltet und die Schalter S&sub1;&sub5; bis S&sub1;&sub7;, werden in ihre Lage a-c geschaltet. Ferner ist das Schaltsignal Z nun derart dass die Schalter S&sub1;&sub3; und S&sub1;&sub4; beide sich in der Lage a-d befinden.
  • Wenn die Signalisierungsbits (c1, c2, c3) das Bitmuster (1,0,1) haben, sind beide Steuersignale X und Y "niedrig". Dadurch befinden sich die Schalter S&sub1;&sub0; bis S&sub1;&sub2; und die Schalter S&sub1;&sub5; bis S&sub1;&sub7; nun in der Schaltlage a-c. Weiterhin ist das Steuersignal Z nun derart, dass die Schalter S&sub1;&sub3; und S&sub1;&sub4; sich nun in der Schaltlage a-d befinden. Die Erzeugung der Steuersignale X und Y kann unter Verwendung der ODER- Gatter 35 und 36 sowie der Inverter 37 und 38, wie in Fig. 2 dargestellt, erhalten werden.
  • Die Schalter S&sub1;&sub0; bis S&sub1;&sub7;, können zusammen mit der Schaltungsanordnung, erforderlich zum Erzeugen der Steuersignale zur Steuerung der Schaltlagen dieser Schalter, als die beanspruchten Einstellmittel betrachtet werden. Weiterhin kann die Speicherstelle 27.9 als die beanspruchten Löschmittel betrachtet werden.
  • Das Funktionieren der Decodierungsanordnung wird nachstehen näher erläutert. Es wird vorausgesetzt, dass ein Informationswort, das ursprünglich codiert wurde, weniger als 5 aufeinanderfolgende führende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hatte. Diese Situation wurde bereits oben beschrieben. Das Signalisierungsbit c2 ist "1" und der Inhalt der Bitstellen 27.1 bis 27.7 und 27.8 bis 27.17 wird an den Speicherstellen des Registers 30 ungeändert gespeichert. Die Bitwerte an den Speicherstellen 27.8 und 27.10 sind keine Signalisierungsbits, sondern die Bits an den Bitstelen 9 bzw. 9 des ursprünglichen Informationswortes.
  • Es wird nun vorausgesetzt, dass ein Informationswort, das ursprünglich codiert wurde, 5 oder mehr aufeinanderfolgende führende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hatte. Die Signalisierungsbits haben nun das Muster (1,0,0). Wie oben bereits erläutert, ist das Steuersignal X "niedrig" und das Steuersignal Y ist "hoch". Die Schalter S&sub1;&sub0; bis S&sub1;&sub2; werden in ihre Schaltlage a-c geschaltet und die Schalter S&sub1;&sub3; und S&sub1;&sub4; werden in ihre Lage a-b geschaltet. Die Schalter S&sub1;&sub5; bis S&sub1;&sub7; bleiben in ihrer Lage a-b. Dadurch wird an jeder der Speicherstellen 30.1, 30.3 und 30.4 des Schieberegisters 30 ein "0"-Bit gespeichert und der Inhalt der Speicherstellen 27.3 und 27.4 wird an den Speicherstellen 30.8 bzw. 30.9 gespeichert. Dies führt zu der Rekonstruktion des ursprünglichen Informationswortes.
  • Es wird nun vorausgesetzt, das ein Informationswort, das ursprünglich codiert wurde, 5 oder mehr aufeinanderfolgende nacheilende "Nullen" und weniger als 5 aufeinanderfolgende führende "Nullen" hatte. Die Signalisierungsbits haben nun das Muster (0,0,1). Wie oben bereits erläutert, ist das Steuersignal "hoch" und das Steuersignal Y ist "niedrig". Die Schalter S&sub1;&sub0; bis S&sub1;&sub2; werden in ihre Schaltlage a-b geschaltet und die Schalter S&sub1;&sub3; und S&sub1;&sub4; werden in ihre Schaltlage a-d geschaltet. Die Schalter S&sub1;&sub5; bis S&sub1;&sub7; werden in ihre Schaltlage a-c geschaltet. Dadurch wird an jeder der Speicherstellen 30.13, 30.14 und 30.16 des Schieberegisters 30 ein "0"-Bit gespeichert und der Inhalt der Speicherstellen 27.15 und 27.14 wird an den Speicherstellen 30.8 bzw. 30.9 gespeichert. Dies führt zu der Rekonstruktion des ursprünglichen Informationswortes.
  • Es wird nun vorausgesetzt, dass ein Informationswort, das ursprünglich codiert wurde, 5 oder mehr aufeinanderfolgende führende "Nullen" und 5 oder mehr aufeinanderfolgende nacheilende "Nullen" hatte. Die Signalisierungsbits haben nun das Muster (1,0,1). Wie oben bereits erläutert, sind die Steuersignale X und Y beide "niedrig". Die Schalter S&sub1;&sub0; bis S&sub1;&sub2; werden nun in ihre Schaltlage a-c geschaltet und die Schalter S&sub1;&sub3; und S&sub1;&sub4; werden in ihre Lage a-d geschaltet. Die Schalter S&sub1;&sub5; bis S&sub1;&sub7; werden in ihre Lage a-c geschaltet. Dadurch wird an jeder der Speicherstellen 30.1, 30.3, 30.4, 30.13, 30.14 und 30.16 des Schieberegisters 30 ein "0"-Bit gespeichert und der Inhalt der Speicherstellen 27.15 und 27.14 wird an den Speicherstellen 30.8 bzw. 30.9 gespeichert. Dies führt zu der Rekonstruktion des ursprünglichen Informationswortes.
  • Es sind viele Abwandlungen der Codierungsanordnung und der Decodierungsanordnung nach den Fig. 1 bzw. 2 möglich. Bei der Ausführungsform nach Fig. 1 wurde das hinzugefügte Bit (wobei es sich um das Signalisierungsbit c2 aus Fig. 2 handelt) zwischen die Bitstellen mit der Folgenummer 8 und 9 des Informationswortes eingefügt; d. h. genau in der Mitte des Informationswortes, weil das Informationswort eine gerade Anzahl Bits hat. Dies hatte den Vorteil, dass, beim Hinzufügen eines "1"-Bits an dieser Stelle, das Informationswort mit dem hinzugefügten "1"-Bit bereist die k-Bedingung für k = 8 erfüllte. Wenn aber der k-Wert höher gewesen wäre, beispielsweise 9, wäre es möglich gewesen, das hinzugefügte Bit zwischen die Bitstellen mit der Folgenummer 7 und 8, oder 9 und 10 einzufügen. In einer derartigen Situation, worin k beispielsweise 9 ist, könnten die "1"-Bits, die nun an den Speicherstellen 7.1 und 7.17 gespeichert sind, an den Speicherstellen 7.2 und 7.16 gespeichert sein. Ferner detektiert in einer allgemeineren Situation der Detektor 4 die Bitwerte an den ersten p Speicherstellen in dem Schieberegister 2 und der Detektor 5 detektiert die Bitwerte, die an den letzten q Speicherstellen in dem Schieberegister 2 gespeichert sind. Die Nummern p-1 und q-1, wobei es sich um die bestimmten ersten und zweiten in den Ansprüchen beanspruchten Nummern handelt, haben ein Verhältnis mit k. Insbesondere kann dieses Verhältnis sein, dass k die Summe von p-1 und q-1 ausgleicht. Bei der oben beschriebenen Ausführungsform könnte entschieden worden sein, zu detektieren, ob mehr als 3 führende "Nullen" vorhanden sind und ob mehr als 5 nacheilende "Nullen" in dem Informationswort vorhanden sind.
  • Die Signalisierungsbits c1 und c3, die angeben, in einer Situation, wenn das an der Speicherstelle 7.9 gespeicherte Bit einen "0"-Wert hat, ob die Anzahl führender oder nacheilender "Nullen" p-1 bzw. q-1 überstiegen, können an anderen Speicherstellen als an den Speicherstellen 7.8 und 7.10 gespeichert sein, wie an den Speicherstellen 7.6, 7.7, 7.11 und 7.12. Das Informationswort kann eine ungerade Anzahl Bits haben.
  • Fig. 3 zeigt schematisch eine zweite Ausführungsform der Codierungsanordnung nach der vorliegenden Erfindung. Die Schaltungsanordnung nach Fig. 3 hat eine Einheit, angegeben durch das Bezugszeichen 45, mit einem Eingang 52, der mit dem Eingangsanschluss 51 gekoppelt ist, mit einem Ausgang 54, der mit einem Eingang eines durchaus bekannten aT Vorcodierers gekoppelt ist, wobei a eine ganze Zahl ist, die den Wert 1 oder 2 haben kann. Ein Ausgang des aT Vorcodierers (Precoder) 56 ist mit einem Ausgangsanschluss 58 und mit einem Eingang eines DSV- Detektors 60 gekoppelt. Ein Ausgang des DSV-Detektors 60 ist mit ersten Eingängen von UND-Gattern 62 und 64 gekoppelt. Ausgänge der UND-Gatter 62 und 64 sind mit Eingängen 66 bzw. 68 der Einheit 45 gekoppelt. Ferner sind Ausgänge 70 und 72 der Einheit 45 mit zweiten Eingängen der UND-Gatter 62 bzw. 64 gekoppelt.
  • Eine Ausführungsform der Einheit 45 ist ferner in Fig. 4 beschrieben. Die Einheit 45 nach Fig. 4 zeigt eine große Übereinkunft mit der Ausführungsform nach Fig. 1, wobei die einzige Differenz ist, dass zusätzliche Schalter S&sub2;&sub0; und S&sub2;&sub1; vorgesehen sind. "a"-Anschlüsse der Schalter S&sub2;&sub0; und S&sub2;&sub1; sind mit den Eingängen der Speicherstellen 7.2 bzw. 7.10 gekoppelt. "b"-Anschlüsse der Schalter S&sub2;&sub0; und S&sub2;&sub1; sind mit den Ausgängen der Speicherstellen 2.2 bzw. 2.15 gekoppelt. "c"-Anschlüsse der Schalter S&sub2;&sub0; und S&sub2;&sub1; sind mit einem Anschluss des binären "hohen" Wertes "1" gekoppelt. Die Schaltlagen der Schalter S&sub2;&sub0; und S&sub2;&sub1; können mit Hilfe von Steuersignalen G bzw. H gesteuert werden. Die Steuersignale G und H werden von den Steuersignalen A und B und von dem von dem DSV-Detektor 60 erzeugten Steuersignal hergeleitet, und zwar unter Verwendung der UND-Gatter 62, 64 und 72, sowie des Inverters 74.
  • Der Ausführungsform nach den Fig. 3 und 4 liegt die Erkenntnis zugrunde, dass in dem Fall, dass das Informationswort mehr als p-1 führende "Nullen" und/oder mehr als q-1 nacheilende "Nullen" aufweist, einige dieser führenden/nacheilenden " Nullen zur Steuerung des DSV (digitalen Summenwertes) des Ausgangssignal des aT Vorcodierers 56 benutzt werden kann. Dazu detektiert der Detektor 60 die laufende digitale Summe des Ausgangssignals des aT Vorcodierers und erzeugt ein Steuersignal, derart, dass das genannte Ausgangssignal wie ein beispielsweise DC-freies Signal ist.
  • Bei der vorliegenden Ausführungsform kann ein DC-freies Ausgangssignal an dem Ausgangsanschluss 58 dadurch erhalten werden, dass die Schaltlage des letzten der Schalter S&sub2;&sub0; und S&sub2;&sub1; gesteuert wird, wenn entweder das Steuersignal A oder das Steuersignal B, oder aber beide Signale "hoch" sind. Die lässt sich wie folgt verwirklichen.
  • Es wird vorausgesetzt, dass ein in dem Schieberegister 2 gespeichertes Informationswort weniger als 5 aufeinanderfolgende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hat. Auf diese Art sind die Steuersignale A und B beide "niedrig". Folglich sind die UND-Gatter 62 und 64 beide gesperrt, so dass die beiden Steuersignale G und H "niedrig" sind. Dadurch befinden sich die Schalter S&sub2;&sub0; und S&sub2;&sub1; in der Schaltlage a-b, und der Inhalt des Schieberegisters 2 wird ungeändert an den Speicherstellen 7.1 bis 7.8 und 7.10 bis 7.17 gespeichert, wie oben bereits erläutert.
  • Es wird nun vorausgesetzt, dass ein Informationswort in dem Schieberegister 2 gespeichert wird, das 5 oder mehr aufeinanderfolgende führende "Nullen" und weniger als 5 aufeinanderfolgende nacheilende "Nullen" hat. Durch die fünf oder mehr führende "Nullen" ist das Steuersignal A "hoch" und B ist "Niedrig". Folglich ist das UND-Gatter 62 gesperrt, aber das UND-Gatter 64 kann das Steuersignal von dem Detektor 60 zu dem Eingang 68 liefern. Zunächst erzeugt der Detektor 60 ein "niedriges" Steuersignal an seinem Ausgang, so dass dem Schalter S&sub2;&sub0; ein "niedriges" Steuersignal G geliefert wird. Dadurch befinden sich die beiden Schalter S&sub2;&sub0; und S&sub2;&sub1; in ihren Schaltlagen a-b. Der Inhalt der Speicherstelle 2.2, der ein "0"-Bit ist, wird der Speicherstelle 7.2 zugeführt und darin gespeichert. Das auf diese Art und Weise erhaltene Kanalwort (das als erstes Kanalwort bezeichnet wird), wird dem aT Vorcodierer zugeführt und das vorcodierte (erste) Kanalwort wird dem Detektor 60 zugeführt, so dass der Detektor 60 die Änderung in der DSV durchführen kann, die verursacht worden ist durch dieses vorcodierte (erste) Kanalwort. Daraufhin erzeugt der Detektor 60 ein "hohes" Steuersignal an seinem Ausgang, so dass das Steuersignal G nun "hoch" wird. Dadurch wird der Schalter S&sub2;&sub0; in die Lage a-c geschaltet, so dass an der Speicherstelle 7.2 ein "1"-Bit gespeichert wird, was zu einem anderen Kanalwort (das als zweites Kanalwort bezeichnet wird) führt, erhalten aus demselben in dem Register 2 gespeicherten Informationswort. Das auf diese Art und Weise erhaltene (zweite) Kanalwort wird dem at Vorcodierer 56 zugeführt und das vorcodierte (zweite) Kanalwort wird dem Detektor 60 zugeführt, so dass der Detektor 60 die Änderung in der DSV durchführen kann, verursacht durch dieses vorcodierte (zweite) Kanalwort. Der Detektor 60 entscheidet nun, welches der beiden vorcodierten Kanalworte zu der besten Annäherung eines DC-freien Ausgangssignals führt. Das (erste oder zweite) Kanalwort, das die beste Deckung liefert, wird als Ausgangskanalwort gewählt.
  • Es wird nun vorausgesetzt, dass ein Informationswort in dem Schieberegister 2 gespeichert ist, das 5 oder mehr aufeinanderfolgende nacheilende "Nullen" und weniger als 5 aufeinanderfolgende führende "Nullen" hat. Durch die fünf oder mehr nacheilende "Nullen" wird das Steuersignal A "niedrig" und B wird "hoch". Folglich wird das UND-Gatter 64 gesperrt und das UND-Gatter 62 kann das Steuersignal von dem Detektor 60 zu dem Eingang 66 liefern, da das UND-Gatter 72 ebenfalls "offen" ist. Zunächst erzeugt der Detektor 60 ein "niedriges" Steuersignal an seinem Ausgang, so dass dem Schalter S&sub2;&sub1; ein "niedriges" Steuersignal H geliefert wird. Dadurch befinden sich die beiden Schalter S&sub2;&sub0; und S&sub2;&sub1; in der Lage a-b. Der Inhalt der Speicherstelle 2.15, der ein "0"-Bit ist, wird der Speicherstelle 7.16 zugeführt und darin gespeichert. Das auf diese Art und Weise erhaltene Kanalwort (das als erstes Kanalwort bezeichnet wird) wird dem aT Vorcodierer zugeführt und das vorcodierte (erste) Kanalwort wird dem Detektor 60 zugeführt, so dass der Detektor 60 die Änderung in der DSV, verursacht durch dieses vorcodierte (erste) Kanalwort, durchführen kann.
  • Danach erzeugt der Detektor 60 ein "hohes" Steuersignal an seinem Ausgang, so dass das Steuersignal H nun "hoch" wird. Dadurch wird der Schalter S&sub2;&sub1; in die Lage a-c geschaltet, so dass an der Speicherstelle 7.16 ein "1"-Bit gespeichert wird, was zu einem anderen Kanalwort führt (das als zweites Kanalwort bezeichnet wird), erhalten aus demselben, in dem Register 2 gespeicherten Informationswort. Das auf diese Art und Weise erhaltene (zweite) Kanalwort wird dem aT Vorcodierer S&sub6; zugeführt und das vorcodierte (zweite) Kanalwort wird dem Detektor 60 zugeführt, so dass der Detektor 60 die Änderung in der DSV, verursacht durch dieses vorcodierte (zweite) Kanalwort, durchführen kann. Der Detektor 60 entscheidet nun, welches der beiden Kanalworte zu der besten Annäherung eines DC-freien Ausgangssignals führt. Das (erste oder zweite) Kanalwort, das die beste Deckung verwirklicht, wird als Ausgangskanalwort gewählt.
  • Es wird nun vorausgesetzt, dass in dem Schieberegister 2 ein Informationswort gespeichert ist, das 5 oder mehr aufeinanderfolgende führende "Nullen" und 5 oder mehr aufeinanderfolgende nacheilende "Nullen" hat. Dadurch sind die Steuersignale A und B beide "hoch". Folglich sind die beiden UND-Gatter 62 und 64 "offen". Das Gatter 72 ist aber nun gesperrt, so dass das Steuersignal von dem Detektor 60 nur dem Eingang 68 zugeführt werden kann. Zunächst erzeugt der Detektor 60 ein "niedriges" Steuersignal an seinem Ausgang, so dass dem Schalter S&sub2;&sub0; ein "niedriges" Steuersignal G zugeführt wird. Dadurch befinden sich die beiden Schalter S&sub2;&sub0; und S&sub2;&sub1; in der Lage a-b. Der Inhalt der Speicherstelle 2.2, der ein "0"-Bit ist, wird der Speicherstelle 7.2 zugeführt und darin gespeichert. Das auf diese Art und Weise erhaltene Kanalwort (das als erstes Kanalwort bezeichnet wird) wird dem aT Vorcodierer zugeführt und das vorcodierte (erste) Kanalwort wird dem Detektor 60 geliefert, so dass der Detektor 60 die Änderung in der DSV, verursacht durch dieses vorcodierte (erste) Kanalwort, durchführen kann. Daraufhin erzeugt der Detektor ein "hohes" Steuersignal an seinem Ausgang, so dass das Steuersignal nun "hoch" wird. Dadurch wird der Schalter S&sub2;&sub0; in die Lage a-c geschaltet, so dass an der Speicherstelle 7.2 ein "1"-Bit gespeichert wird, was zu einem anderen Kanalwort (das als zweites Kanalwort bezeichnet wird) führt, erhalten aus demselben, in dem Register 2 gespeicherten Informationswort. Das auf diese Art und Weise erhaltene (zweite) Kanalwort wird dem aT Vorcodierer 56 zugeführt und das vorcodierte (zweite) Kanalwort wird dem Detektor 60 zugeführt, so dass der Detektor 60 die Änderung in der DSV, verursacht durch dieses vorcodierte (zweite) Kanalwort durchführen kann. Der Detektor 60 entscheidet nun, welches der beiden vorcodierten Kanalworte zu der besten Annäherung eines DC-freien Ausgangssignals führt. Das (erste oder zweite) Kanalwort, das die beste Deckung verwirklicht, wird als das Ausgangskanalwort gewählt.
  • Wiedergabeschirm sei bemerkt, dass der Schalter S&sub2;&sub0; in der Signalleitung zu der Speicherstelle 7.5 vorgesehen sein könnte und dass der Schalter S&sub2;&sub1; in der Signalleitung zu der Speicherstelle 7.13 vorgesehen sein könnte. Es ist ebenfalls möglich, dass in allen Signalleitungen zu den Speicherstellen 7.2, 7.5, 7.13 und 7.14 Schalter vorgesehen sind. Dies schafft die Möglichkeit, aus vier möglichen Kanalworten zu wählen, und zwar erhalten, wen die beiden Schalter in den Signalleitungen zu den Speicherstelle, 7.2 und 7.5 sich in der Lage a-b befinden, oder wenn die beiden Schalter sich in der Lage a-c befinden, oder wenn der Schalter S&sub2;&sub0; sich in der Lage a-b befindet und der andere Schalter sich in der Lage a-c befindet, oder wenn der Schalter S&sub2;&sub0; sich in der Lage a-c befindet und der andere Schalter sich in der Lage a-b befindet.
  • Fig. 5 zeigt eine Ausführungsform eines Decodierungsanordnung zum Decodieren von Kanalworten, erhalten mit der Codierungsanordnung nach den Fig. 3 und 4. Es sei an dieser Stelle erwähnt, dass, beim Aufzeichnen der vorcodierten Kanalworte, erhalten mit der Codierungsanordnung nach Fig. 3 auf einem magnetischen Aufzeichnungsträger, eine nachfolgende Wiedergabe von diesem Aufzeichnungsträger zu den Kanalworten führt, die es vor der Vorcodierung gab. Die Decodierungsanordnung zeigt deshalb viel Übereinkunft mit der Decodierungsanordnung nach Fig. 2, mit der Differenz, dass zwei zusätzliche Schalter S&sub2;&sub4; und S&sub2;&sub5; in den Signalleitungen zu den Speicherstellen 30.2 und 30.15 vorgesehen sind. "a"-Anschlüsse der Schalter S&sub2;&sub4; und S&sub2;&sub5; sind mit den Eingängen der Speicherstellen 30.2 bzw. 30.15 gekoppelt, "b"- Anschlüsse der Schalter S&sub2;&sub4; und S&sub2;&sub5; sind mit den Ausgängen der Speicherstellen 27.2 bzw. 27.16 gekoppelt. "c"-Anschlüsse der Schalter S&sub2;&sub4; und S&sub2;&sub5; sind mit einem Anschluss mit einem binären "niedrigen" Wert "0" gekoppelt. Die Schaltlagen der Schalter S&sub2;&sub4; und S&sub2;&sub5; können mit Hilfe der Steuersignale X bzw. Y gesteuert werden.
  • Dadurch befinden sich, wenn das Signalisierungsbit c2, gespeichert an der Speicherstelle 27.9 "1" ist, die beiden Schalter S&sub2;&sub4; und S&sub2;&sub5; in der Lage a-b, so dass der Inhalt der Speicherstellen 27.2 und 27.16 zu den Speicherstellen 30.2 und 30.15 übertragen werden kann. Wenn die Signalisierungsbits (c1,c2,c3) (1,0,0,) sind, wird der Schalter S&sub2;&sub4; in die Lage a-c geschaltet, so dass an der Speicherstelle 20.2 ein "0"-Bit gespeichert werden kann, ungeachtet des Inhaltes an der Speicherstelle 27.2. Wenn die Signalisierungsbits (c1,c2,c3) (0,0,1) sind, wird der Schalter S&sub2;&sub5; in die Lage a-c geschaltet, so dass an der Speicherstelle 30.15 ein "0"-Bit gespeichert werden kann, ungeachtet des Inhaltes an der Speicherstelle 27.16. Wenn die Signalisierungsbits (c1,c2,c3) (1,0,1) sind, werden die Schalter S&sub2;&sub4; und S&sub2;&sub5; beide in die Lage a-c geschaltet, so dass an den Speicherstellen 30.2 und 30.15 ein "0"-Bit gespeichert werden kann, ungeachtet des Inhaltes an den Speicherstellen 27.2 und 27.16.
  • Es dürfte einleuchten, dass wenn beim Empfang zum Durchführen einer Decodierung der Kanalworte das Signalisierungsbit c2 in dem empfangenen Kanalwort nicht richtig ist, das nach Decodierung des genannten Kanalwortes erhaltene (n- 1)-Bit Informationswort nicht richtig sein wird. Bei der Ausführungsform der Codierungsanordnung nach Fig. 6 und der Decodierungsanordnung nach Fig. 7 wurden Maßnahmen getroffen um den Einfluss des Empfangs eines nicht einwandfreien Signalisierungsbits c2 zu minimieren.
  • Die Ausführungsform nach Fig. 6 zeigt detailliert nur den eingangsteil der Codierungsanordnung. Der Eingangsanschluss 1 der Codierungsanordnung ist nun mit einem Eingang eines Zwischen-Schieberegisters 80 gekoppelt, das Speicherstellen 80.1 bis 80.16 aufweist. Das Zwischen-Schieberegister 80 hat 16 parallele Ausgänge, einen für jeden der 16 Speicherstellen. Ausgänge des Schieberegisters 80 sind mit entsprechenden Eingängen eines Speichers 82 gekoppelt, der Speicherstellen 82.1 bis 82.16 hat. Der Speicher 82 nach Fig. 6 kann als dem Schieberegister 2 der Ausführungsform nach Fig. 1 entsprechend betrachtet werden, in dem Sinne, dass die 16 Ausgänge de 16 Speicherstellen des Speichers 82 die gleichen sind wie die 16 Ausgänge des Schieberegisters 2 in Fig. 1. Es dürfte folglich einleuchten, dass die Detektoren 4 und 5, das Schieberegister 7 und die Schalter S&sub1; bis S&sub9; in dem durch 84 bezeichneten Block vorhanden sind, damit die Ausführungsform der Codierungsanordnung nach Fig. 6 komplett ist.
  • Bei der Ausführungsform nach Fig. 6 werden Bytes von 8-Bit Worten dem Eingangsanschluss 1 zugeführt, wobei zwei aufeinanderfolgende Bytes (als das Byte 1 und Byte 2 bezeichnet) in dem Schieberegister 80 gespeichert werden können, so dass das Byte 1 an den Speicherstellen 80.1 bis 80.8 gespeichert wird und das Byte 2 an den Speicherstellen 80.9 bis 80.16 gespeichert wird.
  • Der Ausgang der Speicherstelle 80.1 ist mit dem Eingang der Speicherstelle 82.1 gekoppelt. Die Ausgänge der Speicherstellen 80.2 und 80.3 sind mit einem betreffenden Eingang der Speicherstellen 82.3 bzw. 82.4 gekoppelt. Die Ausgänge der Speicherstellen 80.4 und 80.5 sind mit einem betreffenden Eingang der Speicherstellen 82.8 bzw. 82.9 gekoppelt. Die Ausgänge der Speicherstellen 80.6 und 80.7 sind mit einem betreffenden Eingang der Speicherstellen 82.13 bzw. 82.14 gekoppelt. Der Ausgang der Speicherstelle 80.8 ist mit dem Eingang der Speicherstelle 82.16 gekoppelt. Dadurch wird das an den Speicherstellen 80.1 bis 80.8 gespeicherte Byte 1 an denjenigen Speicherstellen in dem Speicher 82 gespeichert, die bei der Codierung beeinflusst werden können.
  • Der Ausgang der Speicherstelle 80.9 ist mit dem Eingang der Speicherstelle 82.2 gekoppelt. Die Ausgänge der Speicherstellen 80.10, 80.11 und 80.12 sind mit einem betreffenden Eingang der Speicherstellen 82.5, 82.6 bzw. 82.7 gekoppelt. Die Ausgänge der Speicherstellen 80.13, 80.14 und 80.15 sind mit einem betreffenden Eingang der Speicherstellen 82.10, 82.11 bzw. 82.12 gekoppelt. Der Ausgang der Speicherstelle 80.16 ist mit dem Eingang der Speicherstelle 82.15 gekoppelt. Dadurch wird das an den Speicherstellen 80.9 bis 80.16 gespeicherte Byte 2 an denjenigen Speicherstellen in dem Speicher 82 gespeichert, die bei der Codierung nicht beeinflusst werden.
  • Die Ausführungsform der entsprechenden Decodierungsanordnung aus Fig. 7 zeigt detailliert nur den Ausgangsteil der Decodierungsanordnung. Der Eingangsanschluss 25 der Decodierungsanordnung ist mit einem Eingang eines Blocks gekoppelt, der durch das Bezugszeichen 90 bezeichnet ist. Dieser Block umfasst das Schieberegister 27, den Detektor 29 und die Schalter S&sub1;&sub0; bis S&sub1;&sub7; nach Fig. 2. Weiterhin gibt es ein Zwischen-Schieberegister 94 mit Speicherstellen 94.1 bis 94.16. Das Zwischen-Schieberegister 94 hat 16 parallele Eingänge, einen für jede der 16 Speicherstellen und einen Ausgang, der mit dem Ausgangsanschluss 32 der Decodierungsanordnung gekoppelt ist. Die Eingänge dieses Schieberegisters 94 sind mit entsprechenden Ausgängen eines Speichers 92 mit Speicherstellen 92.1 bis 92.16 gekoppelt. Der Speicher 92 nach Fig. 7 kann als dem Schieberegister 30 der Ausführungsform nach Fig. 2 entsprechend betrachtet werden, und zwar in dem Sinne, dass die 16 Eingänge der 16 Speicherstellen des Speichers 92 die gleichen sind wie die 16 Eingänge des Schieberegisters 30 nach Fig. 2.
  • Der Ausgang der Speicherstelle 92.1 ist mit dem Eingang der Speicherstelle 94.1 gekoppelt. Die Ausgänge der Speicherstellen 92.3 und 92.4 sind mit einem betreffenden Eingang der Speicherstellen 94.2 bzw. 94.3 gekoppelt. Die Ausgänge der Speicherstellen 92.8 und 92.9 sind mit einem betreffenden Eingang der Speicherstellen 94.4 bzw. 94.5 gekoppelt. Die Ausgänge der Speicherstellen 92.13 und 92.14 sind mit einem betreffenden Eingang der Speicherstellen 94.6 bzw. 94.7 gekoppelt. Der Ausgang der Speicherstelle 92.16 ist mit dem Eingang der Speicherstelle 94.8 gekoppelt. Dadurch ist das Byte 1, das ursprünglich an den Speicherstellen 80.1 bis 80.8 des Registers 80 nach Fig. 6 gespeichert war, nun an den Speicherstellen 94.1 bis 94.8 des Registers 94 gespeichert.
  • Es dürfte weiterhin einleuchten, dass die Eingänge der Speicherstellen 94.9 bis 94.16 mit den Ausgängen der Speicherstellen des Speichers 92 gekoppelt sind, so dass das Byte 2 an den Speicherstellen 94.9 bis 94.16 gespeichert sein wird.
  • Es wird nun vorausgesetzt, dass das Signalisierungsbit c2 durch den Auftritt von Fehlern bei Empfang geändert worden ist. Dadurch werden die Schalter S&sub1;&sub0; bis S&sub1;&sub7; aus Fig. 2 sich in der falschen Lage befinden, was zu etwaigen fehlerhaften Werten an den Speicherstellen 92.1, 92.3, 92.4, 92.8, 92.9, 92.13, 92.14 und 92.16 des Speichers 92 nach Fig. 7 führt. Auf diese Weise ist das an den Speicherstellen 94.1 bis 94.8 gespeicherte Byte 1 falsch und das Byte 2, das an den Speicherstellen 94.9 bis 94.16 gespeichert ist, ist noch richtig. Dadurch kann ein nicht einwandfreies Signalisierungsbit c2 nur eines der beiden Bytes in dem Informationswort beeinflussen.
  • Eine weitere Ausführungsform eines Codierungsanordnung ist in Fig. 8 dargestellt. Diese Schaltungsanordnung ist vorgesehen zum Codieren von (n-1) = 16- Bit Informationsworten in (n) = 17-Bit Kanalworte, wobei die Folge aufeinanderfolgender Kanalworte eine k-Bedingung erfüllt für k kleiner als (n-1)/2, d. h. in der spezifischen Ausführungsform nach Fig. 8 : k = 6. Die Ausführungsform nach Fig. 8 zeigt große Übereinkünfte mit der Ausführungsform nach Fig. 1. Die Tatsache, dass k gleich 6 ist bedeutet, dass es, sogar nach Einfügung eines "1"-Bits zwischen die Bitstellen 8 und 9 des Informationswortes, möglich sein kann, dass die k-Bedingung in der ersten Hälfte oder in der zweiten Hälfte des erhaltenen 17-Bit Kanalwortes verletzt wird. Deswegen ist es notwendig, weiterhin zu detektieren, ob eine Folge von wenigstens 7 aufeinanderfolgenden "Nullen" in der ersten Hälfte oder in der zweiten Hälfte des Informationswortes vorhanden ist. Dazu umfasst die Ausführungsform nach Fig. 8 weiterhin Detektoren 100 und 104, um zu Detektieren, ob sieben aufeinanderfolgende "Nullen" an den sieben Speicherstellen 2.1 bis 2.7 oder 2.2 bis 2.8 gespeichert sind und Detektoren 102 und 106 um zu detektieren, ob sieben aufeinanderfolgende "Nullen" an den sieben Speicherstellen 2.10 bis 2.16 oder 2.9 bis 2.16 gespeichert sind. Weiterhin sind die Detektoren 4 und 5 der Ausführungsform nach Fig. 1 einigermaßen in dem Sinne angepasst, dass sie detektieren sollen, ob vier aufeinanderfolgende führende oder nacheilende "Nullen" in dem Informationswort vorhanden sind. Ausgänge der Detektoren 4', 100 und 104 sind mitbetreffenden Eingängen eines ODER-Gatters 110 gekoppelt, von dem ein Ausgang das Steuersignal A liefert. Ausgänge der Detektoren 5', 102 und 106 sind mit betreffenden Eingängen eines ODER-Gatters 112 gekoppelt, von dem ein Ausgang das Steuersignal B liefert.
  • Weiterhin ist der Schalter S&sub1;, der ursprünglich in die Verbindung zwischen dem Ausgang der Speicherstelle 2.1 und dem Eingang der Speicherstelle 7.1 eingefügt war, nun in die Verbindung zwischen dem Ausgang der Speicherstelle 2.3 und dem Eingang der Speicherstelle 7.3 eingefügt. Der Schalter S&sub9;, der ursprünglich in die Verbindung zwischen dem Ausgang der Speicherstelle 2.16 und dem Eingang der Speicherstelle 7.17 eingefügt war, ist nun in die Verbindung zwischen dem Ausgang der Speicherstelle 2.14 und dem Eingang der Speicherstelle 7.15 eingefügt. Der Schalter S&sub2;, der ursprünglich in die Verbindung zwischen dem Ausgang der Speicherstelle 2.3 und dem Eingang der Speicherstelle 7.3 eingefügt war, ist nun in die Verbindung zwischen dem Ausgang der Speicherstelle 2.2 und dem Eingang der Speicherstelle 7.2 eingefügt. Der Schalter S&sub8;, der ursprünglich in die Verbindung zwischen dem Ausgang der Speicherstelle 2.14 und dem Eingang der Speicherstelle 7.15 eingefügt war, ist nun in die Verbindung zwischen dem Ausgang der Speicherstelle 2.15 und dem Eingang der Speicherstelle 7.17 eingefügt.
  • Die Erzeugung der Steuersignale C, D, E und F kann dieselbe sein wie bei der Ausführungsform nach Fig. 1. Weiterhin ist die Reaktion der Schalter in Bezug auf die Schaltlagen, in Reaktion auf die denselben zugeführten Steuersignale dieselbe wie anhand der Fig. 1 erläutert wurde.
  • Ein "hohes" Steuersignale A ist eine Anzeige des Auftritts von vier "Nullen" an den Speicherstellen 2.1 bis 2.4, oder sieben "Nullen" an den Speicherstellen 2.1 bis 2.7, oder sieben "Nullen" an den Speicherstellen 2.2 bis 2.8. In Reaktion darauf wird an der Speicherstelle 7.3 ein "1"-Bit gespeichert um die Verletzung der k- Bedingung zu vermeiden. Ferner wird an der Speicherstelle 7.8 ein "1"-Bit gespeichert, an den Speicherstellen 7. 9 und 7.10 wird ein "0"-Bit gespeichert (unter der Voraussetzung, dass das Steuersignal B "niedrig" ist), die an den Speicherstellen 2.8 und 2.9 gespeicherten Bitwerte werden nun an den Speicherstellen 7.2 bzw. 7.4 gespeichert.
  • Ein "hohes" Steuersignal B ist eine Anzeige des Auftritts von vier "Nullen" an den Speicherstellen 2.13 bis 2.16, oder sieben "Nullen" an den Speicherstellen 2.10 bis 2.16, oder sieben "Nullen" an den Speicherstellen 2.9 bis 2.15. In Reaktion darauf wird an der Speicherstelle 7.15 ein "1"-Bit gespeichert um die Verletzung der k-Bedingung zu vermeiden. Weiterhin wird an der Speicherstelle 7.10 ein "1"-Bit gespeichert, an den Speicherstellen 7.8 und 7.9 wird ein "0"-Bit gespeichert (unter der Voraussetzung, dass das Steuersignal A "niedrig" ist), die an den Speicherstellen 2.8 und 2.9 gespeicherten Bitwerte werden nun an den Speicherstellen 7.16 bzw. 7.14 gespeichert.
  • "Hohe" Steuersignale A und B sind eine Anzeige des Auftritts von vier "Nullen" an den Speicherstellen 2.1 bis 2.4, oder sieben "Nullen" an den Speicherstellen 2.1 bis 2.7, oder sieben "Nullen" an den Speicherstellen 2.2 bis 2.8 und eine Anzeige des Auftritts von vier "Nullen" an den Speicherstellen 2.13 bis 2.16, oder sieben "Nullen" an den Speicherstellen 2.10 bis 2.16 oder sieben "Nullen" an den Speicherstellen 2.9 bis 2.15. In Reaktion darauf wird an den Speicherstellen 7.3 und 7.15 ein "1"-Bit gespeichert, um die Verletzung der k-Bedingung zu vermeiden. Ferner wird an den Speicherstellen 7.8 und 7.10 ein "1"-Bit gespeichert, an der Speicherstelle 7.9 ein "0"-Bit gespeichert und die an den Speicherstellen 2.8 und 2.9 gespeicherten Bitwerte werden wieder an den Speicherstellen 7.16 bzw. 7.14 gespeichert.
  • Fig. 9 zeigt eine Ausführungsform einer Decodierungsanordnung zum Decodieren der Folge von Kanalworten, die von der Codierungsanordnung nach Fig. 8 geliefert worden sind. Die Ausführungsform nach Fig. 9 zeigt eine große Übereinkunft mit der Decodierungsanordnung nach Fig. 2. Die Differenz mit der Ausführungsform nach Fig. 2 ist, dass die Schalter S&sub1;&sub0; und S&sub1;&sub7; in Fig. 2 derart ersetzt worden sind, dass sie in die Verbindungen zwischen den Speicherstellen 27.2 bis 30.2 und 27.16 und 30.15 in Fig. 9 eingefügt werden. Weiterhin ist nun der b-Anschluss des Schalters S&sub1;&sub3; mit dem Ausgang der Speicherstelle 27.2 gekoppelt und der d-Anschluss dieses Schalters ist mit dem Ausgang der Speicherstelle 27.15 gekoppelt. Das Funktionieren der Ausführungsform nach Fig. 9 entspricht weiterhin völlig dem Funktionieren der Ausführungsform nach Fig. 2, so dass sich eine weitere Beschreibung erübrigt.

Claims (47)

1. Codierungsanordnung zum Codieren von (n-1)-Bit Informationsworten in n-Bit Kanalworte zum Erhalten eines Kanalsignals verketteter Kanalworte, wobei dieses Kanalsignal eine Bitsequenz ist mit der günstigen Eigenschaft, dass höchstens k "Nullen" zwischen "Einsen" auftreten, wobei diese Codierungsanordnung die nachfolgenden Elemente aufweist:
- Eingangsmittel (1) zum Empfangen der (n-1)-Bit Informationsworte,
- Umwandlungsmittel zum Umwandeln der (n-1)-Bit Informationsworte in n-Bit Kanalworte,
- Ausgangsmittel (9) zum Liefern des Kanalsignals verketteter n-Bit Kanalworte, dadurch gekennzeichnet, dass die Umwandlungsmittel die nachfolgenden Mittel umfassen:
- Einfügemittel (4, 5, 20, 21, S5) zum Einfügen eines Bits eines ersten oder eines zweiten Binärwertes zwischen eine bestimmte erste (2.8) und eine zweite benachbarte Bitstelle (2.9) in den (n-1)-Bit Informationsworten, wobei ein "Null"-Bit zwischen die genannte bestimmte erste und zweite benachbarte Position in einem (n-1)-Bit Informationswort eingefügt wird, wenn die Anzahl führender "Nullen" am führenden Ende des Informationswortes eine bestimmte erste ganze Zahl übersteigt, oder die Anzahl nacheilender "Nullen" am Ende des Informationswortes eine bestimmte zweite ganze Zahl übersteigt,
- Einstellmittel (S1, S9) zum Einstellen des logischen Wertes an einer bestimmten dritten Bitstelle (2.1) in einen "Eins"-Wert, wenn die Anzahl führender "Nullen" die genannte bestimmte erste Anzahl übersteigt, und zum Einstellen des logischen Wertes an einer bestimmten vierten Bitstelle (2.16) in einen "Eins"-Wert, wenn die Anzahl nacheilender "Nullen" die genannte bestimmte zweite Anzahl übersteigt, wobei die bestimmte dritte Bitstelle eine Bitstelle einer bestimmten dritten Anzahl führender Bitstellen des Informationswortes ist, wobei die bestimmte vierte Bitstelle eine Bitstelle einer bestimmten vierten Anzahl nacheilender Bitstellen des Informationswortes ist, wobei die bestimmte dritte Anzahl der bestimmten ersten Anzahl plus eins entspricht, wobei die bestimmte vierte Anzahl der bestimmten zweiten Anzahl plus eins entspricht, wobei n und k ganzzahlige Werte sind und die bestimmte erste und zweite Anzahl eine Beziehung mit k haben.
2. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Einfügungsmittel weiterhin dazu vorgesehen sind, zwischen die genannte bestimmte erste (2.8) und zweite benachbarte Stelle (2.9) ein "Null"-Bit einzufügen, wenn eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen in dem Informationswort alle "Nullen" aufweist, wobei die genannte Gruppe von mehr als k aufeinanderfolgenden Bitstellen nicht die bestimmte erste und zweite Bitstelle aufweist.
3. Codierungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Einfügungsmittel weiterhin dazu vorgesehen sind, sonst zwischen die genannten bestimmten ersten (2.8) und zweiten benachbarten Bitstellen (2.9) ein "Eins"-Bit einzufügen.
4. Codierungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die genannte Gruppe von mehr als k aufeinanderfolgenden Bitstellen alle "Nullen" enthält, die an der führenden Seite der ersten (2.8) und der zweiten Bitstelle (2.9) in dem Informationswort auftreten, wobei die genannte dritte Bitstelle (2.1) weiterhin mit einer der genannten Gruppe von mehr als k aufeinanderfolgenden Bitstellen mit allen "Nullen" zusammenfällt.
5. Codierungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die genannte Gruppe von mehr als k aufeinanderfolgenden Bitstellen alle "Nullen" aufweist, die an der nacheilenden Seite der ersten (2.8) und zweiten Bitstellen (2.9) in dem Informationswort auftreten, wobei die genannte vierte Bitstelle (2.16) weiterhin mit einer der genannten Gruppe von mehr als k aufeinanderfolgenden Bitstellen mit allen "Nullen" zusammenfällt.
6. Codierungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die genannten Einstellmittel (S4) weiterhin dazu vorgesehen sind, den logischen Wert an einer bestimmten fünften Bitstelle (2.8) in dem (n-1)-Bit Informationswort in einen "Eins"- Wert einzustellen, wenn die Anzahl führender "Nullen" die genannte bestimmte erste Anzahl übersteigt.
7. Codierungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die genannte fünfte Bitstelle nicht mit einer der Positionen der bestimmten dritten Anzahl führender Bitstellen oder der bestimmten vierten Anzahl nacheilender Bitstellen des Informationswortes zusammenfällt.
8. Codierungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die genannten Einstellmittel (S6) weiterhin dazu vorgesehen sind, den logischen Wert an einer bestimmten sechsten Bitstelle (2.9) in dem genannten (n-1)-Bit Informationswort in einen "Eins"-Wert umzusetzen, wenn die Anzahl nacheilender "Nullen" die genannte bestimmte zweite Anzahl übersteigt.
9. Codierungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die genannte sechste Bitstelle nicht mit einer der Positionen der bestimmten dritten Anzahl führender Stellen oder der bestimmten vierten Anzahl nacheilender Stellen des Informationswortes zusammenfällt.
10. Codierungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die genannte fünfte Bitstelle die genannte erste Bitstelle ist.
11. Codierungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die genannte sechste Bitstelle die genannte zweite Bitstelle ist.
12. Codierungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die genannten Einstellmittel (100, 110) weiterhin dazu vorgesehen sind, den logischen Wert an der genannten bestimmten fünften Bitstelle (2.8) in dem genannten (n-1)-Bit Informationswort an einen "Eins"-Wert zu setzten, wenn eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen in dem Informationswort alle "Nullen" enthält, die an der führenden Seite der ersten und der zweiten Bitstelle in dem Informationswort auftreten, wobei die genannte Gruppe nicht die erste sowie die zweite Bitstelle enthält.
13. Codierungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die genannten Einstellmittel (102, 112) weiterhin dazu vorgesehen sind, den logischen Wert an der genannten bestimmten sechsten Bitstelle (2.9) in dem genannten (n-1)-Bit Informationswort an einen "Eins"-Wert zu setzten, wenn eine Gruppe von mehr als k aufeinanderfolgenden Bitstellen in dem Informationswort mit allen "Nullen" an der nacheilenden Seite der ersten und zweiten Bitstelle in dem Informationswort auftritt, wobei die genannte Gruppe nicht die erste und die zweite Bitstelle enthält.
14. Codierungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die genannten Einstellmittel dazu vorgesehen sind, sonst den logischen Wert an der genannten bestimmten fünften Bitstelle auf "Null" zu setzen.
15. Codierungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass die genannten Einstellmittel dazu vorgesehen sind, sonst den logischen Wert an der genannten bestimmten sechsten Bitstelle auf "Null" zu setzen.
16. Codierungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass wenn der logische Wert an der genannten fünften Bitstelle durch die Einstellmittel auf "Eins" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle durch die Einstellmittel auf "Null" gesetzt wird, sind die Einstellmittel (S2, S3) weiterhin dazu vorgesehen, die logischen Werte, die ursprünglich an der genannten fünften und sechsten Bitstelle vorhanden waren, auf die siebente und achte Bitstelle in dem genannten Informationswort zu setzten, wobei die genannte siebente und achte Bitstelle innerhalb der genannten bestimmten dritten Anzahl führender Bitstellen liegen, wobei die genannte siebente und achte Bitstelle nicht mit der genannten dritten Bitstelle zusammenfallen.
17. Codierungsanordnung nach Anspruch 16, dadurch gekennzeichnet, dass wenn der logische Wert an der genannten fünften Bitstelle auf "Null" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle durch die Einstellmittel auf "Eins" gesetzt wird, sind die Einstellmittel (S7, S8) weiterhin dazu vorgesehen, die logischen Werte, die ursprünglich an der fünften und sechsten Bitstelle vorhanden waren, auf die neunte und zehnte Bitstelle in dem genannten Informationswort zu setzen, wobei die genannte neunte und zehnte Bitstelle innerhalb der genannten bestimmten vierten Anzahl nacheilender Bitstellen liegt, wobei die genannte neunte und zehnte Bitstelle nicht mit der genannten vierten Bitstelle zusammenfällt.
18. Codierungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass wenn der logische Wert an der genannten fünften Bitstelle durch die Einstellmittel auf "Eins" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle durch die Einstellmittel auf "Null" gesetzt wird, sind die Einstellmittel (S2, S3) weiterhin dazu vorgesehen, die logischen Werte, die ursprünglich an der fünften und sechsten Bitstelle vorhanden waren, an die siebente und achte Bitstelle in dem genannten Informationswort zu setzen, wobei die genannte siebente und achte Bitstelle innerhalb der genannten bestimmten dritten Anzahl führender Bitstellen liegen und innerhalb der genannten Gruppe von mehr als k aufeinanderfolgenden Bitstellen liegen, die an der führenden Seite der ersten und zweiten Bitstellen liegen, wobei die siebente und achte Bitstelle nicht mit der genannten dritten Bitstelle zusammenfallen.
19. Codierungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass wenn der logische Wert an der genannten fünften Bitstelle auf "Null" gesetzt wird und der logische Wert an der genannten sechsten Bitstelle durch die Einstellmittel auf "Eins" gesetzt wird, sind die Einstellmittel (S7, S8) weiterhin dazu vorgesehen, die logischen Werte, die ursprünglich an der genannten fünften und sechsten Bitstelle vorhanden waren, an die neunte und zehnte Bitstelle in dem genannten Informationswort zu setzen, wobei die genannte neunte und zehnte Bitstelle innerhalb der genannten bestimmten vierten Anzahl nacheilender Bitstellen liegen und innerhalb der genannten Gruppe von mehr als k aufeinanderfolgenden Bitstellen liegen, die an der nacheilenden Seite der genannten ersten und zweiten Bitstellen auftreten, wobei die genannte neunte und zehnte Bitstelle nicht mit der vierten Bitstelle zusammenfallen.
20. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass (n-1) eine gerade ganze Zahl ist und die genannte erste und zweite Bitstelle die zentralen Bitstellen in dem Informationswort sind.
21. Codierungsanordnung nach Anspruch 20, dadurch gekennzeichnet, dass die bestimmte erste Anzahl der genannten zweiten Anzahl entspricht und dass k = (n-1)/2 ist.
22. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die genannte dritte Bitstelle die führende Bitstelle des Informationswortes ist, und die genannte vierte Bitstelle die Endbitstelle des Informationswortes ist.
23. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die bestimmte erste Anzahl der bestimmten zweiten Anzahl entspricht.
24. Codierungsanordnung nach Anspruch 23, dadurch gekennzeichnet, dass (n-1) ein ganzes Vielfaches von 4 ist und die bestimmte erste Anzahl (n-1)/4 entspricht.
25. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass k > {(n-1)div 2}/2 ist
26. Codierungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass k ≥ 1 + ganz(n/3) ist, wobei ganz(n/3) der kleinsten ganzen Zahl größer als oder gleich n/3 entspricht.
27. Codierungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass k der Summe der ersten und der zweiten bestimmten Zahl entspricht.
28. Codierungsanordnung nach einem der vorstehenden Ansprüche, weiterhin mit Umordnungsmitteln zum Durchführen eines Umordnungsschrittes an einem Informationswort vor der Codierung.
29. Codierungsanordnung nach Anspruch 28, dadurch gekennzeichnet, dass der Umordnungsschritt derart ist, dass an wenigstens zwei benachbarten Bitstellen in dem Informationswort gespeicherte Bits durch wenigstens zwei Bitstellen ersetzt werden, die durch die Einstellmittel beeinflusst werden können zum Erhalten eines umgeordneten Informationswortes.
30. Codierungsanordnung nach einem der Ansprüche 1 bis 27, weiterhin mit digitalen Summenwertbestimmungsmitteln (60) zum Erzeugen eines Steuersignals in reaktion auf einen digitalen Summenwert des genannten Kanalsignals, wobei die Einstellmittel (62, 64, 72, 74, S20, S21) weiterhin dazu vorgesehen sind, den logischen Wert an wenigstens einer weiteren bestimmten Bitstelle in Reaktion auf das genannte Steuersignal auf einen "Eins"-Wert zu setzen, wobei die wenigstens eine weitere Bitstelle eine Bitstelle der bestimmten dritten Anzahl führender Bitstellen des Informationswortes ist oder eine der bestimmten vierten Anzahl nacheilender Bitstellen des Informationswortes ist, wobei die genannte wenigstens eine weitere bestimmte Bitstelle nicht mit einer der anderen bestimmten Bitstellen zusammenfällt.
31. Decodierungsanordnung zum Decodieren eines Kanalsignals aus verketteten n-Bit Kanalworten zu einem Informationssignal verketteter (n-1)-Bit Informationsworte, wobei das Kanalsignal eine Bitfolge ist mit dem Vorteil, dass höchstens k "Nullen" zwischen "Einsen" auftreten. Wobei die Decodierungsanordnung die nachfolgenden Elemente umfasst:
- Eingangsmittel (25) zum Empfangen der n-Bit Kanalworte,
- Rückverwandlungsmittel zum Rückverwandeln der n-Bit Kanalworte in (n-1)-Bit Informationsworte,
- Ausgangsmittel (32) zum Liefern der (n-1)-Bit Informationsworte, dadurch gekennzeichnet, dass die Rückverwandlungsmittel die nachfolgenden Elemente umfassen:
- Detektionsmittel (29) zum Detektieren des Binärwertes an einer bestimmten ersten Bitstelle (27.9) in den n-Bit Kanalworten (27), zum Liefern eines ersten Steuersignals, das einen logischen "Eins"-Wert detektiert,
- Detektionsmittel zum Herleiten einer bestimmten zweiten Bitstelle (27.9) in den n- Bit Kanalworten zum Erhalten von (n-1)-Bit umgewandelten Kanalworten,
- wobei die Ausgangsmittel dazu vorgesehen sind, beim Auftritt des ersten Steuersignals für die genannten umgewandelten Kanalworte (30) die (n-1)-Bit umgewandelten Kanalworte als die (n-1)-Bit Informationsworte zu liefern,
- Einstellmittel (29, S10, S17, 30) zum Einstellen des logischen Wertes au eine bestimmte dritte Bitstelle (30.1), die innerhalb einer bestimmten ersten Anzahl führender Bitstellen in dem umgewandelten Kanalwort liegt, zu einem "Null"-Wert, oder zum Einstellen des logischen Wertes an eine bestimmte vierte Bitstelle (30.16), die innerhalb einer bestimmten zweiten Anzahl nacheilender Bitstellen in dem genannten umgewandelten Kanalwort liegt, zu einem "Null"-Wert, oder beide, beim Fehlen des ersten Steuersignals, damit ein (n-1)-Bit Informationswort erhalten wird, wobei die Einstellmittel die (n-1)-Bit Informationsworte zu den Ausgangsmitteln liefern beim Fehlen des ersten Steuersignals, wobei n und k ganze Werte sind.
32. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass die erste bestimmte Bitstelle die zweite bestimmte Bitstelle ist.
33. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass die Detektionsmittel (35, 37) weiterhin dazu vorgesehen sind, die binären Werte an bestimmten fünften (27.8) und sechsten Bitstellen (27.10) in den n-Bit Kanalworten zu detektieren, zum Liefern eines zweiten Steuersignals bei Detektion eines logischen "Eins"-Wertes an der genannten bestimmten fünften Bitstelle und eines logischen "Null"-Wertes an der genannten sechsten Bitstelle, wobei die genannten Einstellmittel (S11, S12, S13, S14) weiterhin dazu vorgesehen sind, die logischen Werte, vorhanden an der siebenten (27.3) und der achten Bitstelle (27.4), die innerhalb der genannten bestimmten ersten Anzahl führender Bitstellen liegen, auf die genannte fünfte bzw. sechste Bitstelle zu setzen und die logischen Werte an der genannten siebenten (30.3) und achten Bitstelle (30.4) auf "Null" zu setzen, wobei die genannte siebente und achte Bitstelle nicht mit der genannten dritten Bitstelle zusammenfallen.
34. Decodierungsanordnung nach Anspruch 33, dadurch gekennzeichnet, dass die Detektionsmittel (36, 38) weiterhin dazu vorgesehen, bei Detektion eines logischen "Null"-Wertes an der genannten bestimmten fünften Bitstelle (27.8) und eines "Eins"-Wertes an der genannten bestimmten sechsten Bitstelle (27.10) ein drittes Steuersignal zu liefern, wobei die Einstellmittel (S11, S12, S13, S14) weiterhin dazu vorgesehen sind, die an der neunten (27.14) und zehnten Bitstelle (27.15) vorhandenen logischen Werte, die innerhalb der genannten bestimmten zweiten Anzahl nacheilender Bitstellen liegen, auf die genannte fünfte bzw. sechste Bitstelle zu setzen und die logischen Werte an der neunten (30.13) und der zehnten Bitstelle (30.14) auf "Null" zu setzen, wobei die neunte und die zehnte Bitstelle nicht mit der genannten vierten Bitstelle zusammenfallen.
35. Decodierungsanordnung nach Anspruch 32, dadurch gekennzeichnet, dass n eine ungerade ganze Zahl ist und die genannte erste Bitstelle die zentrale Bitstelle in dem Kanalwort ist.
36. Decodierungsanordnung nach Anspruch 35, dadurch gekennzeichnet, dass die bestimmte erste Anzahl der bestimmten zweiten Anzahl entspricht und k = (n-1)/2 ist.
37. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass die genannte dritte Bitstelle die führende Bitstelle des Kanalwortes ist, und wobei die genannte vierte Bitstelle die Endbitstelle des Kanalwortes ist.
38. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass die bestimmte erste Anzahl der genannten bestimmten zweiten Anzahl entspricht.
39. Decodierungsanordnung nach Anspruch 35, dadurch gekennzeichnet, dass (n-1) ein ganzes Vielfaches von 4 ist und dass die bestimmte erste Anzahl (n-1)/4 entspricht.
40. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass k > {(n-1)div2}/2 ist.
41. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass k ≥ 1 + ganz(n/3) ist, wobei ganz(n/3) der kleinsten ganzen Zahl größer als oder gleich n/3 entspricht.
42. Decodierungsanordnung nach Anspruch 31, dadurch gekennzeichnet, dass k der Summe der ersten und der zweiten bestimmten Anzahlen entspricht.
43. Decodierungsanordnung nach einem der Ansprüche 31 bis 42, weiterhin mit Zurückumordnungsmitteln zum Durchführen eines Zurückumordnungsschrittes an einem Informationswort nach Decodierung.
44. Decodierungsanordnung nach Anspruch 43, dadurch gekennzeichnet, dass der Zurückumordnungsschritt derart ist, dass Bits, die an wenigstens zwei Bitstellen in einem Informationswort gespeichert sind, das durch die Einstellmittel beeinflusst werden kann, an wenigstens zwei benachbarte Bitstellen gesetzt werden zum Erhalten eines zurückumgeordneten Informationswortes.
45. Decodierungsanordnung nach einem der Ansprüche 31 bis 42, wobei die Einstellmittel weiterhin dazu vorgesehen sind, beim Fehlen des ersten Steuersignals den logischen Wert an wenigstens einer weiteren bestimmten Bitstelle auf einen "Eins"-Wert zu setzen, wobei die wenigstens eine weitere bestimmte Bitstelle eine Bitstelle der bestimmten dritten Anzahl führender Bitstellen des Informationswortes ist oder eine Bitstelle der bestimmten vierten Anzahl nacheilender Bitstellen des Informationswortes ist, wobei die genannte wenigstens eine weitere bestimmte Bitstelle nicht mit einer der anderen bestimmten Bitstellen zusammenfällt.
46. Codierungsverfahren zum Codieren einer Folge von (n-1)-Bit Informationsworten in eine folge von n-Bit Kanalworten zum Erhalten eines Kanalsignals verketteter Kanalworte, wobei das Kanalsignal eine Bitfolge ist mit der günstigen Eigenschaft, dass höchstens k "Nullen" zwischen "Einsen" auftreten, wobei dieses Codierungsverfahren die nachfolgenden Verfahrensschritte umfasst:
- das Empfangen der (n-1)-Bit Informationsworte,
- das Umwandeln der (n-1)-Bit Informationsworte in n-Bit Kanalworte,
- das Liefern des Kanalsignals verketteter n-Bit Kanalworte, dadurch gekennzeichnet, dass der Umwandlungsschritt die nachfolgenden Schritte umfasst:
- das Einfügen eines Bits eines ersten oder zweiten Wertes zwischen eine bestimmte erste und eine zweite benachbarte Bitstelle in den (n-1)-Bit Informationsworten, wobei zwischen die genannte bestimmte erste und zweite benachbarte Position in einem (n- 1)-Bit Informationswort ein "Null"-Bit eingefügt wird, wenn die Anzahl führender "Nullen" am führenden Ende des Informationswortes eine bestimmte erste ganze Anzahl übersteigt, oder die Anzahl nacheilender "Nullen" am nacheilenden Ende des Informationswortes eine bestimmte zweite ganze Anzahl übersteigt,
- das Einstellen des logischen Wertes an einer spezifischen dritten Bitstelle in einen "Eins"-Wert, wenn die Anzahl führender "Nullen" die genannte bestimmte Anzahl übersteigt, und zum Einstellen des logischen Wertes an einer bestimmten vierten Bitstelle in einen "Eins"-Wert, wenn die Anzahl nacheilender "Nullen" die genannte bestimmte zweite Anzahl übersteigt, wobei die bestimmte dritte Bitstelle eine Bitstelle einer bestimmten dritten Anzahl führender Bitstellen des Informationswortes ist, wobei die bestimmte vierte Bitstelle eine Bitstelle einer bestimmten vierten Anzahl nacheilender Bitstellen des Informationswortes ist, wobei die bestimmte dritte Anzahl der bestimmten ersten Anzahl plus eins entspricht, wobei die bestimmte vierte Anzahl der bestimmten zweiten Anzahl plus eins entspricht, wobei n und k ganzzahlige Werte sind und die bestimmte erste und zweite Anzahl eine Beziehung zu k haben.
47. Decodierungsverfahren zum Decodieren eines Kanalsignals verketteter n-Bit Kanalworte in ein Informationssignal verketteter (n-1)-Bit Informationsworte, wobei das Kanalsignal eine Bitfolge ist mit der Eigenschaft, dass höchstens k "Nullen" zwischen "Einsen" auftreten, wobei das Decodierungsverfahren die nachfolgenden Verfahrensschritte umfasst:
- das Empfangen der n-Bit Kanalworte,
- das Zurückverwandeln der n-Bit Kanalworte in (n-1)-Bit Informationsworte,
- das Liefern der (n-1)-Bit Informationsworte zu einem Ausgang, dadurch gekennzeichnet, dass der Rückverwandlungsschritt die nachfolgenden Schritte umfasst:
- das Detektieren des Binärwertes an einer bestimmten ersten Bitstelle in den n-Bit Kanalworten, zum Liefern eines ersten Steuersignals bei Detektion eines logischen "Eins"-Wertes,
- das Löschen einer bestimmten zweiten Bitstelle in den n-Bit Kanalworten zum Erhalten (n-1)-Bit verwandelter Kanalworte,
- das Liefern der (n-1)-Bit verwandelten Kanalworte als die (n-1)-Bit Informationsworte beim Auftritt des ersten Steuersignals für die genannten verwandelten Kanalworte,
- das Einstellen des logischen Wertes an einer bestimmten dritten Bitstelle, die innerhalb einer bestimmten ersten Anzahl führender Bitstellen in dem genannten umgewandelten Kanalwort in einen "Null"-Wert, oder zum Einstellen des logischen Wertes an einer bestimmten vierten Bitstelle, die innerhalb einer bestimmten zweiten Anzahl nacheilender Bitstellen liegt, in dem genannten umgewandelten Kanalwort, in einen "Null"-Wert, oder beide, beim Fehlen des ersten Steuersignals, zum Erhalten eines (n- 1)-Bit Informationswortes,
- das Liefern der (n-1)-Bit Informationsworte zu den Ausgangsmitteln beim Fehlen des ersten Steuersignals, wobei n und k ganzzahlige Werte sind.
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