DE2400249A1

DE2400249A1 - Anordnung zur ermittelung und korrektur von aussetzimpulsen in einer informationsimpulsfolge

Info

Publication number: DE2400249A1
Application number: DE2400249A
Authority: DE
Inventors: George J Barlow; David D Devoy; John A Klashka
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1973-01-04
Filing date: 1974-01-04
Publication date: 1974-08-08
Also published as: FR2213716A5; JPS5847768B2; NL184648C; GB1423675A; DE2400249C2; NL184648B; CA1003562A; JPS49103540A; IT1002570B; NL7316134A; US3792436A

Description

Patentanwalt
8 München 22, Herrnstr. 15

München, den 4. Januar 1974

Mein Zeichen: P 1812

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

Waltham, Mass. 02154

V. St. A.

Anordnung zur Ermittelung und Korrektur von Aussetzimpulsen in einer Informationsimpulsfolge

Die Erfindung bezieht sich auf Prüfschaltungen und insbesondere auf Fehlerdetektor- und Pehlerkorrekturschaltungen, die einer Pufferanordnung zur Beseitigung von Schräglaufeffekten eines Magnetbandsystems zugeordnet sind.

Im allgemeinen enthalten bekannte Systeme eine Vielzahl von Pufferspeicherregistern für die Beseitigung von Schräglaufeffekten. Jedes Pufferspeicherregistef enthält zwei Speicherelemente für die Beseitigung von Schräglaufeffekten bei den Informationsbits eines Zeichens. Bei. einem bekaixten

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System ist ein Speicherelement verwendet worden, dessen Zustand umgeschaltet wurde, wenn ein Übergang in einem Datenzeilenintervall aufgetreten ist, womit angezeigt wurde, dass ein Informationsbit in dem betreffenden Kanal aufgetreten ist. Das andere Speicherelement wurde dazu herangezogen festzustellen, wann kein Übergang in einem Datenzeilenintervall aufgetreten ist. Dadurch wurde angezeigt, dass ein Informationsbit in dem betreffenden Kanal ausgelassen war. Bei der Ausfallbitstellen ist bei dem bekannten System noch ein weiteres Speicherelement vorgesehen, welches in der Weise arbeitet, dass es in einen bestimmten Zustand nur dann umschaltet, wenn eines der beiden Speicherelemente zuvor hinsichtlich seines Zustande umgeschaltet worden ist.

Neben der Forderung nach einer zusätzlichen Speichereinrichtung je Kanal hat sich gezeigt, dass die bekannte Anordnung Zeitprobleme mit sich bringt, und zwar insofern, als die asynchronen Kanalinformationssignale in einem von zwei synchron betriebenen Speichereinrichtungen in unterschiedlichen Zeitspannen zu speichern sind. Weit wichtiger ist noch, dass die Anordnung nicht zuverlässigerweise das Auftreten von Ausfallbits feststellen kann, da während der Zeitspannen, die für die Synchronisierung des Systembetriebs erforderlich sind, andere Kanäle ebenfalls Ausfallbits aufweisen könnten, was unentdeckt bleiben könnte.

Eine weitere bekannte Anordnung ist in der US-PS 3 519 988 beschrieben. Die in dieser US-Patentschrift angegebene Anordnung dient zur Feststellung eines ausgefallenen Rahmens, was dadurch erfolgt, dass festgestellt wird, wenn ein Zeichen nicht innerhalb einer bestimmten Zeitspanne aufgetreten ist. Da das Vorhandenseins eines Zeichens dadurch bestimmt wird, dass ein Bitübergang in irgendeinem der Kanäle überprüft wird, könnte die betreffende Anordnung nicht ein Ausfallbit bzw. ein ausgefallenes Bit in einem vorgegebenen Kanal feststellen.

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Der Erfindung liegt demgemäss die Aufgabe zugrunde, eine verbesserte Anordnung zu schaffen, die das Auftreten von Fehlern in einem Zeichen oder Byte festzustellen und zu korrigieren vermag. Überdies ist eine zuverlässigere Anordnung zu schaffen, die das Vorhandensein von Fehlern in einem Zeichen festzustellen gestattet, wenn dieses von Schräglaufeffekten befreit wird. Schliesslich soll die Überprüfung und Korrektur der Datenzeichen unter einem minimalen Anordnungsaufwand vorgenommen werden.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 angegebene Erfindung. Die erfindungsgemässe Anordnung nutzt den besonderen Vorteil einer Eigenschaft der aufgezeichneten Information aus, die wiedergewonnen wird. Die betreffende Eigenschaft besteht darin, dass jedes Bitintervall stets ein Impulssignal enthält.

Gemäss der bevorzugten Ausführungsform weist jeder Kanal der Anordnung, die für die Beseitigung von Schräglaufeffekten der Zeichen oder Bytes benutzt wird, welche von dem magnetischen Aufzeichnungsträger bzw. Medium gelesen worden sind, zwei Eingangsspeichereinrichtungen auf. Diese Speichereinrichtungen werden in einen ersten und zweiten Zustand umgeschaltet, wenn während eines Bitintervalls Binärimpulse 1 bzw. Null gelesen worden sind. Jeder Kanal enthält eine Detektoreinrichtung, die feststellt, wenn die Speichereinrichtungen nicht in den ersten oder 'zweiten Zustand während des Bitintervalls umgeschaltet worden sind. Dies ist kennzeichnend für ein ausgefallenes Bit in dem Kanal. Die betreffende Detektoreinrichtung arbeitet dann in der Weise, dass sie die beiden Speichereinrichtungen in einen bestimmten Zustand umschaltet, wodurch die Information, die von Schräglaufeffekten befreit wird, derart codiert wird, dass dem übrigen Teil des Systems angzeigt ist, dass in dem betreffenden Kanal ein Bit ausgelassen ist.

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Die Anordnung enthält ferner eine Prüfeinrichtung, die der letzten Registerstufe der für die Beseitigung von Schräglaufeffekten dienenden Anordnung zugeordnet ist. Diese Prüfeinrichtung führt eine Prüfoperation auf die Kanalbits des jeweiligen, von Schräglaufeffekten befreiten Zeichens aus, bevor dieses Zeichen zu einer Nutz- bzw. Auswerteeinrichtung hin übertragen wird. Die Ergebnisse der betreffenden Prüfung werden dann dazu herangezogen, den "Ausfallbit"-Fehlerzustand zu korrigieren, und zwar durch selektives Umschalten einer der beiden Speichereinrichtungen des den Ausfallfehlerzustand signalisierenden Kanals in den betreffenden Zustand. In dem Fall, dass mehr als ein Ausfallbit-Kanalfehlerzustand mit einem gegebenen Zeichen verbunden ist, sind Einrichtungen vorgesehen, die diesen Zustand als nicht korrigierbaren Fehler anzeigen.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm ein System, welches eine Detektor- und Fehlerkorrekturanordnung gemäss der Erfindung verwendet.

Fig. 1a zeigt in weiteren Einzelheiten Pseudotaktschaltungen und zugehörige Schaltungen des Systems gemäss Fig. 1.

Fig. 1b zeigt in weiteren Einzelheiten einen Speicher mit zugehörigen Schaltungen in einem ersten Informationskanal eines zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs des Systems gemäss Fig. 1.

Fig. 1c zeigt in weiteren Einzelheiten einen Speicher und zugehörige Schaltungen eines zweiten Informationskanals des zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs des Systems gemäss Fig.

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Fig. 1d zeigt in weiteren Einzelheiten Schaltungen des Fehlerkorrekturbereichs und des Detektorbereichs des Systems gemäss Fig. 1.

Fig. 2 zeigt verschiedene Signalwellen, die zur Erläuterung der Arbeitsweise der vorliegenden Erfindung herangezogen werden.

Im folgenden sei die bevorzugte Ausführungsform der Erfindung näher erläutert. In Fig. 1 ist ein Lesebereich eines Magnetbandsystems gezeigt, welcher die Anordnung gemäss der vorliegenden Erfindung erhält. Das System enthält eine Vielzahl von Kanal-Leseverstärkerschaltungen 10a bis 1Oj, deren jede in der Weise arbeitet, dass sie phasencodierte Informationssignale von einer entsprechenden Anzahl von Lesekopfschaltungen aufnimmt, die nicht dargestellt sind. Für die Zwecke der vorliegenden Erfindung können die Leseverstärkerschaltungen 10a bis 1Oj als von herkömmlichem Aufbau ausgeführt angesehen werden; sie arbeiten in der Weise, dass sie Impulse abgeben, die kennzeichnend sind für binäre Signale Null und 1. Die Leseverstärkerschaltungen 10a bis 10j arbeiten insbesondere in der Weise, dass sie positive und negative Sprünge bzw. Übergänge der phasencodierten Signale feststellen, wobei ein positiver Sprung in der Mitte einer Bitzelle eine binäre 1 darstellt und wobei ein negativer Sprung in der Mitte der Bitzelle eine binäre Null darstellt. Darüber hinaus stellen die Verstärkerschaltungen Übergänge bzw. Sprünge fest, die zwischen aufeinanderfolgenden Binärsignalen 1 und zwischen aufeinanderfolgenden BinärSignalen 0 auftreten. Die Leseverstärkerschaltungen setzen die positiven und negativen Sprünge in Impulse um, die an einen Daten-1-Ausgangsanschluss bzw. an einen Daten-Null-Ausgangsanschluss abgegeben werden.

Die Verstärkerschaltungen des jeweiligen Kanals geben über eine Sammelschiene 12 die binären 1-Datenimpulse und die

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binären Null-Datenimpulse von ihren Ausgangsanschlüssen als gesonderte Eingangssignale für unterschiedliche Pseudotaktschaltungen des Blockes 14 sowie an zwei Speichereinrichtungen ab, die ein erstes Register 22 des zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs 20 darstellen.

Die Pseudotaktschaltungen 14, die in den Blöcken 14-20 bis 14-29 in Fig. 1a gezeigt sind, können für die Zwecke der vorliegenden Erfindung als in herkömmlicher Weise ausgeführt angesehen werden. Jede Pseudotaktschaltung kann zum Beispiel eine spannungsgesteuerte Oszillatorschaltung enthalten, deren Frequenz in Übereinstimmung mit der Eingangsdatenbitrate eingestellt ist. Jede Pseudotaktschaltung arbeitet in der Weise, dass sie einen Satz von Impulsen abgibt, welche den 25 %-Punk.t und den 75 i^-Punkt eines Bitzellenintervalls festlegen. Das Signal RS2511O bzw. das Signal RS2591O zum Beispiel legen die 25 ?i>-Punkte für die Kanäle 1 und 9 der Pufferschaltungen fest. In entsprechender Weise legen die Signale RS7511O und RS7591O die 75 ^-Punkte bezüglich des Kanals 1 und 9 der Pufferschaltungen fest.

Die Pseudotaktschaltungen werden jeweils durch eine .entsprechende Schaltung der Schaltungen 14-1 bis 14-9 freigegeben. Die Freigabe erfolgt, wenn Schaltungen in dem Magnetbandsystem den Beginn einer gültigen Datenaufzeichnung signalisieren. Dies führt dazu, dass das Signal RSCER1O in ein Binärsignal 1 übergeführt wird. Dieses Signal steuert ein UND-Glied, wie zum Beispiel das UND-Glied 14-10 an, welches eine entsprechende Schaltung der Schaltungen 14-1 bis 14-9 in den Binärzustand 1 auf die Aufnahme eines "1-Datenimpulses¹¹ von einer entsprechenden Leseverstärkerschaltung der Leseverstärkerschaltungen her umschältet. Die "1-Datenimpulssignale" bzw. "Daten-1"-Impulssignale für die Kanäle 1 bis 9 sind in Fig. 1a durch die Signale RSP111O bis RSP191O veranschaulicht.

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Jede der Schaltungen 14-1 bis 14-9 wird im Binärzustand 1 über ein UND-Glied gehalten, wie das UND-Glied 14-11, bis eine Zurückstellung erfolgt, wenn ein Signal RSCE11H in den Binärzustand Null übergeht. Dies erfolgt mit der Beendigung einer Leseoperation.. Das Signal RS15F1O sperrt im Binärzustand Null jede der Pseudotaktschaltungen 14-20 bis 14-29 hinsichtlich des Ansprechens auf Impulse von den 1-Daten-Ausgangsanschlüssen, wenn die'Taktschaltungen sich im Synchronisiervorgang während eines Anfangsteiles einer Leseoperation befinden. Der Grund dafür liegt darin, dass während dieser Anfangsphase die Leseverstärkerschaltungen lediglich Signale lesen, die kennzeichnend sind für nur Nullen enthaltende Zeichen eines Einleitungsteiles einer Datenaufzeichnung und dass die Impulse an den 1-Datenanschlüssen Phasensignale anstelle von binären 1-Datensignalen sind. Somit wird eine richtige Synchronisation gewährleistet, indem lediglich die Null-Datenanschluss-Impulse den Pseudotaktschaltungen während der Synchronisationsphase zugeführt werden. Nachdem etwa die Hälfte des Einleitungsteiles der Datenaufzeichnung gelesen worden ist, wird das Signal RS15F1O in den Binärzustand 1 umgeschaltet; dies ermöglicht den Pseudotaktschaltungen, auf beide Sätze von Impulsen anzusprechen. Zu diesem Zeitpunkt werden die Pseudotaktschaltungen normalerweise in Synchronisation sein.

Nunmehr sei der für die Beseitigung von Schräglaufeffekten dienende Pufferbereich 20 betrachtet. Aus Fig. 1b und 1c ergibt sich, dass die von den entsprechenden Pseudotaktschaltungen 14-20 bis 14-29 (das sind die Kanäle 1 und 2) erzeugten Taktsignale zwei Flipflops zugeführt werden, die in den Blöcken 21 und 21-21 ihrer entsprechenden Pufferkanalschaltungen enthalten sind. Die Taktsignale von den Pseudotaktschaltungen des Kanals 1 und des Kanals 2 werden insbesondere den Synchronisier-Flipflops 21-2, 21-14 und den Flipflops 21-22 und 21-24 zugeführt. Die Taktsignale

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RS751O bzw. RS7521O bewirken das Umschalten der Flipflops 21-2 und 21-22 in ihre Binärzustände 1 auf das Auftreten eines weiteren PDA-Taktsignals hin, welches von einem nicht weiter dargestellten Systemtaktgenerator erzeugt wird. Das Umschalten erfolgt, wie ersichtlich, über die UND-Glieder 21-4 und 21-24. Diese Flipflops werden in ihre Binärzustände Null auf das Auftreten der PDA-Taktsignale hin zurückgestellt, und zwar über ein entsprechendes UND-Glied der UND-Glieder 21-6 und 21-26. In entsprechender Weise werden die Flipflops 21-14 und 21-34 in ihre Binärzustände 1 umgeschaltet, und zwar über eines der Verknüpfungsglieder 21-16 und 21-36 auf das Auftreten der Taktsignale RS25110 und RS25210 hin. Ausserdem erfolgt die Zurückstellung dieser Flipflaps in ihre Binärzustände Null über eines der UND-Glieder 21-18 und 21-38. Die gerade beschriebene Anordnung, die die Flipflops 21-2, 21-4 sowie die Flipflops 21-22 und 21-34 enthält, setzt die asynchron auftretenden Taktimpulse, die von dem magnetischen Aufzeichnungsträger gewonnen worden sind, in Taktsignale um, die mit dem Systemtakt synchronisiert sind.

Erst nachdem die Pseudotaktschaltungen die Synchronisation erreicht haben, werden die Taktsignale RS7511S und RS7521S an das Eingangspaar der Flipflops ihrer entsprechenden Pufferkanalschaltungen des Registers 22 abgegeben. Dies heisst, dass dann, wenn die Synchronisation erreicht worden ist, das Signal RS15F1O in das Binärsignal 1 übergeführt wird, welches den UND-Gliedern 21-8 und 21-28 ermöglicht, die Signale RS7511S und RS7521S an die Speichereinrichtungen der Registerschaltungen abzugeben, wie dies in Fig. 1b und 1c veranschaulicht ist. Die Signale RS7511S und RS7521S bewirken insbesondere die Umschaltung einer Verriegelungsschaltung, umfassend einen Verstärker 21-12, und eine?Verriegelungsschaltung, umfassend einen Verstärker 21-32, in den Binärzustand 1. Die Verriegelungsschaltungen veran-

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lassen ein UND-Glied 22-4 bzw. 22-24, auf das Auftreten der Signale RSP111O und RSP1210 hin in den Binärzustand umzuschalten. Diese Signale werden, wie erwähnt, von den 1-Datenausgangsanschlüssen der Leseverstärkerschaltungen 10a und 10b der Kanäle 1 und 2 gewonnen. Wenn demgemäss ein Impuls an eines der UND-Glieder 22-4 und 22-24 abgegeben wird, wird eines der Flipflops 22-2 und 22-22 in den Binärzustand 1 umschalten.

In entsprechender Weise werden die UND-Glieder 22-16 und 22-36 durch die Taktimpulssignale RS7511S und RS7521S veranlasst, die Flipflops 22-12 und 22-32 freizugeben für das Umschalten in ihre Binärzustände 1 auf das Auftreten von Impulsen von den Null-Datenausgangsanschlüssen der Leseverstärkerschaltungen 10 und 10b hin. Somit dürfte ersichtlich sein, dass die Signale RSAR13O und RSAR230 in die Eingangspaare der Speichereinrichtungen ihrer entsprechenden Kanäle Impulse einleiten bzw. tasten, die kena— zeichnend sind für eine binäre 1- und eine binäre Null-Information.

Aus Fig. 1b und 1c ergibt sich, dass, sobald irgendeines der beiden Speichereinrichtungen des Kanals 1 und 2 in den Binärzustand 1 umschaltet, dies wiederum dazu führt, dass die SigpäLe RSAR13O und RSAR230 in Binärsignale Null übergeführt werden. Diese Umschaltung erfolgt über ein UND-Glied 21-10 bzw. 21-30; die beiden vorgesehenen UND-glieder "sind gesperrt, wenn eines der beiden Signale RSA11OO, RSA01100 oder RSA1200, RSA0200 in ein Binärsignal Null übergeführt worden ist.

Auf die Abgabe der Impulse RS7511S und RS7521S hin geben die Pseudotaktschaltungen des jeweiligen Kanals die Impulse RS2511O und RS25210 an ihre entsprechenden Flipflops ab. Dadurch werden die Flipflops 21-14 und 21-34 in den Binär-

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zustand 1 umgeschaltet. Dies führt demgemäss dazu, dass die Impulse RS2511S und RS2521S an die UND-Glieder 22-6, 22-14, 22-26 und 22-36 in der dargestellten Weise abgegeben werden. Es ist bedeutsam darauf hinzuweisen, dass in dem Fall, dass eines der Signale RSAR130 und RSAR23O oder dass eben diese' Signale noch Binärsignale 1 sind, die beiden Flipflops des Kanals in ihre Binärzustände 1 gesetzt werden bzw. sind. Wenn am Ende eines Bitintervalls keines der Flipflop eines Kanals in den Binärzustand 1 umgeschaltet worden ist, bedeutet dies, dass ein Informationsbit verloren oder ausgelassen worden ist; beide Flipflops des Kanals werden in ihre Binärzustände 1 gesetzt.

Wenn das entsprechende Paar von Flipflops eines nächsten Pufferregisters leer ist oder gelöscht worden ist, bewirkt dies, daß die beiden Eingangs-Flipflops eines Kanals in ihre Binärzustände 0 zurückgestellt werden. Insbesondere dann, wenn die Flipflops 24-2 und 24-12 beide im Binärzustand 0 sind (d.h., daß die Signale RSBiIOO und RSB0200 Binärsignale 1 sind), bewirkt dies, daß ein UND- und Inverterglied 28-2 das Signal RSMB130 in ein Binärsignal 0 umschaltet, welches die Kanal-Eins-Eingangs-Flipflops 22-2 und 22-12 in die Binärzustände 0 zurückstellt. Das Zurückstellen erfolgt über die UND-Glieder 22-8 und 22-18. Gleichzeitig veranlaßt das Signal RSMB130 eine weitere Gatter- und Inverterschaltung 28-4, das Signal RSMB140 in ein Binärsignal 1 umzusehalten. Wie aus Fig. 1b ersichtlich ist, veranlaßt dies das UND-Glied 24-4 und das UND-Glied 24-14, ihre entsprechenden Flipflops 24-2 und 24-12 derart umzuschalten, daß die Information gespeichert wird, die in den Kanal-1-Flipflops 22-2 und 22-12 enthalten ist.

In entsprechender Weise werden die Flipflops 22-22 und 22-31 des Kanals Nr. 2 in ihre Binärzustände 0 auf das

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Auftreten eines Signals RSMB23O hin zurückgestellt, welches von einer UND-Gatter- und Inverterschaltung 29-2 erzeugt wird, wenn die beiden Flipflops 24-22 und 24-32 des Registers 24 sich in ihrem Rückstellzustand befinden (d.h. dann, wenn die Signale RSB1200 und RSB0200 Binärsignale 1 sind). Die Zurückstellung erfolgt über ein UND-Glied 22-28 und ein UND-Glied 22-38. Gleichzeitig veranlaßt das durch die Gatter- und Inverterschaltung 29-4 erzeugte Signal RSMB240, daß die Verknüpfungsglieder 24-24 und 24-34 entsprechende Flipflops der Flipflops 24-22 und 24-32 umschalten, um die Information zu speichern, die in den Kanal-Nr. 2-Flipflops des Registers 22 enthalten ist.

Eine ähnliche bzw. entsprechende Informationsübertragung erfolgt zwischen den Kanal-Speicher-Flipflops des Register 24 und 26, wenn die Flipflops des Registers 26 für den betreffenden Kanal in ihren Binärzuständeη 0 sind. Eine UND-Gatter- und Inverterschaltung 28-6 überführt insbesondere das Signal RSMC13O in ein Binärsignal 0, wenn die beiden Flipflops 26-2 und 26-12 in ihren Binärzuständen 0 sind (d.h., daß die Signale RSCfjOO und RSCO1OO Binärsignale 1 sind). Dieses Signal bewirkt, wie dies aus Fig. 1b hervorgeht, die Zurückstellung der Flipflops 24-2 und 24-12 in ihre Binärzustände 0 über die UND-Glieder 24-8 und 24-18. Gleichzeitig veranlaßt das Signal RSMC 130 eine weitere Gatter- und Inverterschaltung 28-8, das Signal RSMC 140 in ein Binärsignal 1 zu überführen. Dadurch wird der Inhalt der Flipflops 24-2 und 24-12 in die Kanal-Nr. 1-Flipflops 26-2 und 26-12 geladen. Das Laden erfolgt über ein UND-Glied 26-4 und ein UND-Glied 26-14 auf das Auftreten der PDA-Taktsignale hin. In entsprechender Weise werden, wie dies aus Fig. 1c hervorgeht, die Kanal-Nr. 2-Flipflops 24-22 und 24-32 in ihre Binärzustände 0 zurückgestellt,

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wenn die Kanal-Nr. 2-Flipflops des Registers 26 in ihren Binärzuständen O sind (d.h., daß die Signale RSC1200 und RSC0200 Binärsignale 1 sind). Dies veranlaßt eine UND-Gatter- und Inverterschaltung 29-6, das Signal RSMC230 in ein Binärsignal O zu überführen. Gleichzeitig überführt eine weitere Gatter- und Inverterschaltung 29-8 das Signal RSMC240 in ein Binärsignal 1, welches den Inhalt der Kanal-Nr. 2-Flipflops 24-22 und 24-32 in die Kanal-Nr. 2-Flipflops 26-22 und 26-32 des Registers 26 lädt oder zu diesen hin überträgt. Die Übertragung erfolgt mittels der UND-Glieder 26-24 und 26-34.

Normalerweise sind während einer Leseoperation bei fehlenden Übertragungen zwischen den Speichereinrichtungen des Registers 26 und des A-Registers 30 gemäß Fig. 1 die Haltesignale RSC1H30 und RSC0H30 Binärsignale 1, welche ihre entsprechenden Flipflops, wie die Flipflops 26-2, 26-22 und 26-12, 26-32 in ihren Binärzuständen 1 festhalten. Die UND-Glieder 26-6, 26-26 sowie die UND-Glieder 26-16, 26-36 führen die Haltefunktionen aus. Aus Fig. 1b ergibt sich, daß die Signale von den Verknüpfungsgliedern 28-12 und 28-14 sowie von der Inverterschaltung 28-16 und der UND-Gatter- und Verstärkerschaltung 28-20 verknüpft werden, um die Haltesignale RSC1H30 und RSC0H30 zu erzeugen. Normalerweise sind während einer Leseoperation die Signale RDRRDOO und RSRDT10 Binärsignale 0 bzw. 1. Ein durch die Schaltungen gemäß Fig. 1d erzeugtes Signal RSAF310 ist ein Binärsignal 0, es sei denn, daß das A-Register 30 mit der in dem Register 26 gespeicherten Information geladen wird.

Zusätzlich zu den oben beschriebenen Schaltungen enthält die Anordnung gemäß Fig. 1b noch Schaltungen, die den übrigen Schaltungen gemäß Fig. 1 signalisieren, wenn die

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Speichereinrichtungen der beiden Kanäle 1 und 2 eine Information enthalten und wenn ein Informationsbit in einem Kanal ausgefallen ist bzw. wenn ein Aussetz-Informationsbit vorliegt. Eine UND-Gatter- und Verstärkerschaltung 28-10 arbeitet dabei insbesondere in der Weise, daß sie das Signal RSMCC5A in ein Binärsignal 1 überführt, wenn die beiden Signale RSMC130 und RSMC230 Binärsignale sind. Aus Figuren 1b und 1c dürfte ersichtlich sein, daß das Signal RSMC130 .ein Binärsignal 1 ist, wenn zumindest eines der Flipflops der Kanal-Nr. 1-Stufen des Registers in den Binärzustand 1 umgeschaltet worden ist. In entsprechender Weise ist das Signal RSMC230 von Fig. 1c ein Binärsignal 1, wenn zumindest eines der Flipflops des Kanal-Nr.2-S_peicherregisters 26 im Binärzustand 1 ist.

Die UND-Gatter- und Inverterschaltungen 28-30, 28-32, die Gatter- und Inverterschaltung 28-34 und die UND-Gatter- und Verstärkerschaltung 28-36 erzeugen diejenigen Signale, die anzeigen, ob im Kanal Nr. 1 oder im Kanal Nr. 2 ein Aussetz-Informationsbit vorliegt, d.h. ein Informationsbit ausgefallen ist. Es dürfte ersichtlich sein, daß die UND-Gatter- und Inverterschaltung 28-30 das Signal RSDB130 in ein Binärsignal 1 überführt, wenn die Flipflops 26-2 und 26-12 des Kanal-Nr. 1-Registers 26 beide im Binärzustand 1 sind (was ein Aussetzbit anzeigt). In entsprechender Weise ergibt sich aus Fig. 1c, daß ein UND-Glied 29-10 das Signal RSDB230 in ein Binärsignal 1 überführt, wenn die beiden Flipflops 26-22 und 26-32 im Binärzustand 1 sind. Somit arbeitet die UND-Gatter- und Inverterschaltung 28-32 in der Weise, daß sie das Signal RSMDB4A in ein Binärsignal 0 überführt, wenn die beiden Kanäle 1 und 2 jeweils ein Aussetz-Informationsbit enthalten.

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In entsprechender Weise arbeitet die Gatter- und Inverterschaltung 28-34 in der Weise, daß sie das Signal RSMDB140 in ein Binärsignal O überführt, wenn im Kanal 1 ein Informationsbit ausgefallen ist. Die UND-Gatter- und Verstärkerschaltung 28-36 überführt das Signal RSSDB4A in ein Binärsignal 1, wenn weder der Kanal 1 noch der Kanal 2 ein Aussetz- Informationsbit aufweist. Sämtliche dieser Signale, wie sie aus Figuren 1b und 1c hervorgehen, werden den übrigen Detektorschaltungen und dem Α-Register gemäß Fig. 1d zugeleitet.

Im folgenden seien die Fehlerdetektor- und Fehlerkorrekturbereiche gemäß Fig. 1d näher betrachtet. Aus Fig. 1d ergibt sich dabei, daß der Bereich 32 eine Paritätserzeugerschaltung 32-2 enthält, welche die Signale eines Zeichens oder Bytes empfängt, die in einem "1"-Daten-Speicher-Flipflop des jeweiligen Flipfloppaares gespeichert sind, die das Register 26 bilden (z.B. die Signale RSC111O bis RSC1810). Die Paritätserzeugerschaltung erzeugt ein ungerades Paritätsbitsignal für diese Signale in einer herkömmlichen Weise. Sie vergleicht das erzeugte Paritätssignal mit dem "1"-Daten-Ausgangs signal RSC1910 des Kanals Nr. 9 und überführt die UND-Gatter- und Verstärkerschaltung 32-4 in den Binärzustand O, wenn ein ⁿ1"-Bit in irgendeinem der neun Kanäle ausgefallen ist bzw. ein Bit-Aussetzer vorliegt. Im Unterschied dazu wird die Verstärkerschaltung 32-4 in den Binärzustand 1 überführt, wenn ein "O"-Bit in irgendeinem der neun Kanäle ausgefallen ist.

Das Zeichen oder das Quer-Paritätsfehlersignal wird durch eine Gatterinverterschaltung 32-6 invertiert und als ein

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Eingangssignal an das A-Register 30 abgegeben. Der Zustand des Signals RSVPE20, der anzeigt, ob ein "1"-Bit oder ein "0"-Bit ausgefallen war, wird dazu herangezogen, die in Frage kommende Korrektur vorzunehmen.

Der Bereich 32 enthält ferner eine Vielzahl von UND-Schaltungen 32-10 bis 32-19 in der dargestellten Anordnung. Die UND-Schaltungen nehmen die Aussetzbitsignale auf, die von den Kanalschaltungen erzeugt worden sind, und veranlassen eine Verstärkerschaltung 32-20, das Signal ERMDROO in ein Binärsignal 1 zu überfahren, wenn nicht mehr als ein Bit aus einem Byte oder Zeichen ausgefallen ist. Dies heißt, daß die UND-Schaltungen in der Weise arbeiten, daß sie feststellen, wann die Schaltungen zweier oder mehrerer Kanäle ein Aussetzbit festgestellt haben. Das UND-Glied 32-10 erzeugt insbesondere ein 1-Ausgangsbinärsignal, wenn keine Aussetzbitsoder Fehlerzustände in den Kanälen 1 bis 4 aufgetreten sind. In entsprechender Weise erzeugt das UND-Glied 32-11 ein 1-Ausgangsbinärsignal, wenn kein Aussetzbit in den Kanälen 5 bis 8 aufgetreten ist. Die Ausgangssignale von diesen Verknüpfungsgliedern wenden mit Hilfe des UND-Gliedes 32-12 verknüpft, wobei das Signal ERMDROO in ein Binärsignal 1 übergeführt wird, wenn kein Aussetzbit in den Kanälen 1 bis 8 aufgetreten ist.

Das UND-Glied 32-14 erzeugt ein Binärsignal 1 dann, wenn eine der Schaltungen des Kanals Nr. 1 oder des Kanals Nr. das Auftreten eines Aussetzbitfehlers festgestellt hat. In entsprechender Weise erzeugt das UND-Glied 32-15 ein Binärsignal 1, wenn eine der Schaltungen des Kanals Nr. 3 oder des Kanals Nr. 4 einen Aussetzbitfehler festgestellt hat. Die Ausgangssignale von diesen Verknüpfungsschaltungen sowie das Ausgangssignal von dem UND-Glied 32-11 werden durch

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das UND-Glied 32-13 verknüpft, welches ein 1-Ausgangsbinär signal liefert, wenn irgendeiner der ersten vier Kanäle ein Aussetzbit festgestellt hat. In entsprechender Weise veranlassen die UND-Glieder 32-16, 32-17 und 32-10 das UND-Glied 32-18, ein 1-Ausgangsbinärsignal zu erzeugen, wenn ein Aussetzbitfehler in einem der Kanäle 5 bis 8 vorhanden gewesen ist.

Das UND-Glied 32-19 arbeitet in der Weise, daß es ein Binärsignal 1 nur dann erzeugt, wenn nicht mehr als ein Kanal ein Aussetzbitfehler festgestellt hat und wenn die letzten Kanalschaltungen nicht einen Aussetzbitfehler festgestellt haben. Wenn mehr als ein Aussetzbitfehler aufgetreten ist, arbeitet demgemäß die Verstärkerschaltung 32-21 in der Weise, daß sie das Signal ERMDROO in ein Binärsignal 0 überführt, was seinerseits die Gatter- und Inverterschaltung 32-23 veranlaßt, ein Mehrfach-Aussetzbitfehlersignal ERMDR10 in ein Binärsignal 1 zu überführen. Dieses Signal wird einem Mehrfachaussetzbit-Speicher-Flipflop 32-27 über das UND-Glied 32-25 zugeführt. Wenn das Signal RSAF310 von den A-Register-Schaltungen 30 her in ein Binärsignal 1 überführt worden ist, wird das Mehrfachaussetzbit-Speicher-Flipflop in seinen Binärzustand 1 umgeschaltet. Das von dem Flipflop erzeugte Signal ERMDR1S wird zu nicht näher dargestellten FehlerSpeicherschaltungen hin geleitet. Das Flipflop 32-27 wird in seinen Binärzustand 0 über die Gatter- und Inverterschaltung 32-29 und die UND-Gatterschaltung 32-31 zurückgestellt. Das Zurückstellen erfolgt auf das Auftreten eines Löschsignals hin, welches der Gatter- und Inverterschaltung 32-29 zugeführt wird.

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Aus Fig. 1d ergibt sich, daß die A-Register-Schaltungen 30 eine Vielzahl von Flipflops 30-1 bis 30-9 enthalten, die in der Weise betrieben sind, daß sie die "von Schräglaufeffekten befreiten Zeichen" speichern, die in dem Register 26 zusammengesetzt worden sind. Dieses Zeichen oder Byte wird dann von dem A-Register 30 zu dem übrigen Teil des Systems hin übertragen, um zu der Zentraleinheit geleitet zu werden.

Bei der bevorzugten Ausführungsform führen die Eingangs-UND-Gatterschaltungen jedes der A-Register-Flipflops die Korrektur bezüglich Aussetzbitfehler aus. Jede dieser Gatterschaltungen ist so ausgelegt, daß sie auf Steuersignale von den Schaltungen eines bestimmten Kanals her anspricht, die kennzeichnend sind für das Auftreten eines Aussetzbits. Außerdem arbeiten die betreffenden Gatterschaltungen in der Weise, daß sie das A-Register-Flipflop veranlassen, eine entsprechende Form der Information von dem "1"-Daten-Flipflop des Registers 26 für den betreffenden Kanal zu laden, und zwar !!^Übereinstimmung mit dem Zustand des Paritätsfehlersignals RSVPB20. Jedes Flipflop des Registers 30 enthält insbesondere zwei UND-Verknüpfungsschaltungen, wie die Schaltungen 30-10 bis 30-15, die in der dargestellten Weise angeordnet sind. Jedes der beiden UND-Verknüpfungsschaltungen empfängt ein Signal von einem entsprechenden Flipflop der "1"-Daten-Flipflops des Registers 26. Eine erste Verknüpfungsschaltung der Verknüpfungsschaltungen, wie die Verknüpfungsschaltung 30-10 empfängt ein Signal RDA0S10, wenn das Signal RSVPE20 ein Binärsignal 1 ist, und zwar nach Zusammensetzung des von Schräglaufeffekten befreiten Bytes oder Zeichens in dem Register 26 (d.h., daß das Signal RSAF31O ein Binärsignal 1 ist). Das zuletzt erwähnte Signal wird von dem Flipflop 30-20

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erzeugt, wenn zumindest eines der beiden Flipflops des jeweiligen Kanals in den Binärzustand 1 (was bedeutet, daß die Signale RSMCC5A bis RSMCC5E Binärsignale.1 sind) während einer Leseoperation umgeschaltet worden ist (was bedeutet, daß das Signal RCRHD3O ein Binärsignal 1 ist), wenn das Signal RDAMOOO ein Binärsignal 1 ist. Das Signal ist normalerweise ein Binärsignal 1, abgesehen jedoch davon, daß das Register 26 ein nur aus Einsen bestehendes Zeichen speichert, welches an einer Übertragung zu dem übrigen Teil des Systems gehindert ist. Das Umschalten des Flipflops 30-20 erfolgt über UND-Glieder 30-21 bis 30-24 auf das Auftreten eines PDA-Taktsignals hin. Das Flipflop 30-20 wird auf ein nachfolgendes PDA-Taktsignal über das UND-Glied 30-25 zurückgestellt.

Wenn das Signal RDA0S10 in ein Binärsignal 1 übergeführt worden ist, veranlaßt dies ein erstes UND-Glied der Einganga-UND-Glieder des jeweiligen Kanals, wie das UND-Glied 30-10, sein zugehöriges Flipflop 30-1 mit der Information zu laden, die in seinem "1"-Daten-Flipflop gespeichert ist. Wenn z.B. das ^H1"-Daten-Flipflop des Kanals Nr. 1 eine binäre 1 gespeichert hat, veranlaßt das Signal RSC1110 das UND-Glied 30-10, das Flipflop 30-1 in den Binärzustand 1 umzuschalten. Wenn demgegenüber das ^tt1"-Daten-Flipflop des Kanals Nr. 1 eine binäre Null speichert, würde das Flipflop 30-1 im Binärzustand 0 verbleiben (dies heißt, daß das Signal RSC1110 ein Binärsignal 0 ist).

Wenn das Paritätsfehlersignal ein Binärsignal 0 ist, überführt das UND-Glied 32-4 das Signal RSVPE20 in ein Binärsignal 1, und dieses Signal überträgt das 1-Binärsignal,

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welches in dem "1"-Daten»Kanal-Flipflop gespeichert ist, zu jedem der Kanäle Mn₉ die ein Aussetzbit den Flipflops des zugehörigen Registers 30 signalisieren. Wenn das Paritätsfehlersignal RSVPE1O ein Binärsignal 1 ist, ist das Signal RSVPE20 ein Binärsignal Oj es sperrt die Übertragung der in jedem der "1"-Daten-Kanal-Flipflops, die ein Aussetzbit signalisiert haben, gespeichertenbinäre

Ein zweites UND-Glied des UND-Gliedpaares jedes A-Register-Zustands arbeitet im Hinblick auf die Übertragung des Inhalts der "1"-Daten-Kanal-Flipflops des Registers 26, welche kein Aussetzinformationsbit aufweisen. In dem Fall, z.B. daß ein Bit aus dem Kanal 1 ausgefallen ist, veranlassen die Schaltungen des Kanals Nr. 1 das Signal RSDB140 als Binärsignal 0 aufzutreten. Dies sperrt die Umschaltung des Flipflop 30-1 in den Binärzustand 1, wenn das Signal RSC111O ein Binärsignal 1 ist. In dem Fall, daß der Aussetzbitfehler im Kanal 2 anstatt im Kanal 1 festgestellt worden ist, überführen die Schaltungen des Kanals Nr. 1 jedoch das Signal RSDB140 in ein Binärsignal 1, welches das UND-Glied 30-11 in den Stand setzt, das Flipfl'-p 30-1 in Übereinstimmung mit dem Zustand des Signals RSC1110 umzuschalten. Selbstverständlich würde das UND-Glied 30-13 in der Weise arbeiten, daß es das Umschalten des Flipflops 30-2 in den Binärzustand 1 verhindert, da es nämlich der betreffende Kanal war, der den Aussetzbitfehler aufwies.

Unter Bezugnahme auf die Figuren 1, 1a bis 1d und 2 sei nunmehr die Arbeitsweise der bevorzugten Ausführungsform der vorliegenden Erfindung erläutert.

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In Fig. 2 sind verschiedene Signale gezeigt, die durch die Schaltiongen gemäß Fig. 1a bis 1d erzeugt werden, wenn das System Informationsbits für den Kanal 1 verarbeitet. Gemäß den dargestellten Signalfolgen sei angenommen, daß die Schaltungen des Kanals Nr. 1 in der Weise arbeiten, daß sie zwei 1-Informationsbits verarbeiten und daß dann das nächste 1-Informationsbit ausfällt bzw. aussetzt wie dies in Fig. 2 angedeutet ist. Unter diesen Umständen arbeitet die Leseverstärkerschaltung 10a gemäß Fig. 1 in der Weise, daß sie an ihrem 1-Daten-Ausgangsanschluß die Impulse der Signalfolge (a) erzeugt; diese Signalfolge ist durch das Signal RSP111O bezeichnet. Darüber hinaus erzeugt die Leseverstärkerschaltung 10a an ihrem Null-Daten-Ausgangsanschluß die Impulse der Signalfolge (b), die als Signal RSPO11O bezeichnet ist. Diese zuletzt erwähnten Impulse stellen Phaseninformationsbits dar, da angenommen ist, daß die gelesene Information zumindest zwei Binärzeichen 1 darstellt, die als positive Signalsprünge aufgezeichnet sind; die Phasenbits trennen die Binärzeichen 1, die als negative Signalsprünge auftreten.

Während jedes Bitintervalls ist die Pseudotaktschaltung 14-20 für den Kanal Nr. 1 so betrieben, daß sie Zeitsteuerimpulssignale RS2511S und RS7511S erzeugt, die den Signalfolgen (c) und (d) gemäß Fig. 2 entsprechen. Das Impulssignal RS7511S schaltet die Verstärkerschaltung 21-12 gemäß Fig. 1b in den Binärzustand 1 um, was dazu führt, daß das Signal RSAR130 als Binärsignal 1 auftreten wird. Dieses Signal legt den Anfang des Bitintervalls fest, währenddessen die Information geleseji wird; jegliche innerhalb des Bitintervalls auftretende Impulse bewirken die Umschaltung

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eines der Eingangs-Flipflops 22-2 und 22-12 des Kanals Nr. in den Binärzustand 1.

Es sei angenommen, daß das erste verarbeitete Informationsbit dem^weiten Impuls der Signalfolge (a) entspricht. Somit veranlaßt das Signal RSAR13O lediglich das Flipflop 22-2, in seinen Binärzustand 1 auf das Auftreten dieses Impulses hin umzuschalten, wie dies durch die Signalfolgen (f) und (g) in Fig. 2 veranschaulicht ist. Die Inhalte der Flipflops 22-2 und 22-12 des Kanals Nr. 1 werden zu dem nächsten Paar der Flipflops 24-2 und 24-12 des Kanals Nr. 1 übertragen, wie dies durch die Signalfolgen (h) und (i) in Fig. 2 veranschaulicht ist. Einen Taktimpuls später werden die Inhalte der Flipflops 24-2 und 24-12 in das letzte Paar von Flipflops 26-2 und 26-12 des Kanals Nr. 1 übertragen, wie dies durch die Signalfolgen (j) und (k) in Fig. 2 veranschaulicht ist.

Wenn zumindest eines der Flipflops des jeweiligen Paares von Speichereinrichtungen sämtlicher neun Kanäle des Registers 26 in den Binärzustand 1 umgeschaltet worden ist, womit angezeigt wird, daß ein vollständiges Zeichen in dem Register 26 zusammengesetzt worden ist, werden die Inhalte der "1"-Daten-Flipflops des Registers 26 jeweils zu den Flipflops 30-1 bis 30-9 des Registers 30 übertragen. Dies heißt, daß dann, wenn sämtliche Bits eines Zeichens in dem Register 26 zusammengestellt worden sind, das Flipflop 30-22 gemäß Fig. 1d in der Weise arbeitet, daß es das Signal RSAF310 in ein Binärsignal 1 überführt. Wenn dies geschieht, schaltet das Ergebnis des Vergleichs des durch die Paritätserzeugerschaltung 32-2 bezüglich des. zusammengesetzten Zeichens erzeugten Signals mit dem Paritätssignal

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des Kanals 9 das Signal RSVPE2O entweder in ein Binärsignal 1 oder in ein Binärsignal 0 um. Unter der Annahme, daß kein Fehlerzustand vorliegt (d.h., daß das Signal RSVPE20 ein Binärsignal 1 ist), veranlaßt dies die UND-Gatter- und Verstärkerschaltung 16, das Signal RDAOS1O in ein Binärsignal 1 umzuschalten, wie dies durch die Signalfolge (1) in Fig. 2 veranschaulicht ist. Da kein Aussetzbit durch die Schaltungen des Kanals 1 gemäß Fig. 1b festgestellt worden ist, ist außerdem das Signal RSDB140 ein Binärsignal 1. Das Flipflop 30-1 des A-Registers 30 wird in den Binärzustand 1 durch das Signal RSC1110 umgeschaltet. Es sei ferner darauf hingewiesen, daß sogar in dem Fall, daß ein Fehler in einem anderen Kanal festgestellt worden ist, woraufhin das Signal RSVPE20 in ein Binär signal 0. übergeführt worden ist, das UND-Glied 30-11 gemäß Fig. 11d auf die Signale RSDB140 und RSC111O hin das Flipflop 30-1 in den Binärzustand 1 umschaltet. Dies bedeutet, daß das dem Kanal 1 zugehörige A-Register-Flipflop 30-1 noch mit dem Inhalt des "1"-Daten-Kanal-Nr. 1-Flipflops geladen ist, wie dies durch die Signalfolge (h) in Fig. 2 veranschaulicht ist, da nämlich kein Aussetzbit in dem betreffenden Kanal aufgetreten ist.

Es dürfte aus der Signalfolge (f) in Fig. 2 ersichtlich sein, daß auf die Umschaltung des F2pflops 22-2 gemäß Fig. 1b hin der Verstärker 21-12 in der Weise arbeitet, daß er das Signal RSAR130 in ein Binärsignal 0 umschaltet. Dies bewirkt effektiv die Sperrung der Flipflops 22-2 und 22-12 des Kanals 1 für das Setzen durch weitere Impulse während des Intervalls, wodurch garantiert wird, daß die richtige Information in den Flipflops des Kanals Nr. 1 gespeichert worden ist.

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Die Schaltungen des Kanals Nr. 1 beginnen nunmehr mit der Verarbeitung des "Bitaussetzers" in der Signalfolge (a). Bs sei darauf hingewiesen, daß im Falle des Auftretens eines Aussetzbits im Kanal 1 das Signal RSAR13O wieder in ein Binärsignal 1 auf das Auftreten des Taktimpulses RS7511S hin übergeführt wird. Wegen des Fehlens eines Impulses in dem Bitintervall, das durch die Signale RS7511S und RS2511S definiert ist, bleiben die beiden Flipflops 22-2 und 22-12 jedoch in ihren Binärzuständen 0, und das Signal RSAR130 verbleibt im Binärzustand 1, wie dies durch die Signalfolge (e) in Fig. 2 veranschaulicht ist. Somit arbeiten die UND-Glieder 22-26 und 22-34 auf das Auftreten des Impulses RS2511S in der Weise, daß sie die beiden Flipflops 22-2 und 22-12 in ihre Binärzustände 1 umschalten, wodurch das Auftreten eines Aussetzbits im Kanal 1 angezeigt ist. Die Signalfolgen (f) und (g) veranschaulichen den vorstehend erläuterten Vorgang. In der oben beschriebenen Weise werden die in den Flipflops 22-2 und 22-12 gespeicherten "1" Signale über die entsprechenden Speicher-Flipflops des Kanals Nr. 1 der Register 24 und 26 übertragen, wie dies durch die Signalfolgen (h) bis (k) veranschaulicht ist.

Aus Fig. 1b dürfte dersichtlich sein, daß das Ergebnis des Vergleichs des für das zeite zusammengesetzte Zeichen erzeugten Paritätssignals mit dem Paritätssignal von einem bezeichneten Kanal der Bandkanäle (z.B. Kanal Nr. 9) dazu führt, daß das Signal RSVPE20 in ein Binärsignal 1 übergeführt wird. Das Signal RSVPE20 ist ein Binärsignal 1, da die beiden Flipflops des Registers 26 für den betreffenden Kanal binäre Einsen speichern, und zwar wegen des Auftretens eines "ausgefallenen Bits", das in den Kanal-Flip-

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flops des Registers 22 codiert war. Dies wiederum veranlaßt die UND-Gatter- und Verstärkerschaltung 30-16, das Signal RDAS10 in ein Binärsignal 1 umzuschalten, wie dies durch den zweiten Impuls der Signalfolge (l) in Fig. 2 veranschaulicht ist. Es dürfte ferner aus Fig. 1b ersichtlich sein, daß die Binärsignale 1 (das sind die Signale RSC1100 und RSCO1OO), die in den Flipflops 26-2 und 26-12 für den Kanal Nr. 1 gespeichert sind, die Gatter- und Inverterschaltung 28-30 veranlassen, das Signal RSDB140 in ein Binärsignal 0 zu überführen, wie dies durch den zweiten Impuls in der Signalfolge (m) in Fig. 2 veranschaulicht ist. Dieses Signal sperrt das UND-Glied 30-11 gemäß Fig. 11d hinsichtlich des Umschaltens des Flipflops 30-1 in den Binärzustand 1 auf das Auftreten des Signals RSC111O hin; es ermöglicht, die in Frage kommende Korrektur durch das UND-Glied 30-10 vorzunehmen. Dies ist durch den zweiten Impuls der Signalfolge (e) in Fig. 2 veranschaulicht. Somit bewirkt das Auftreten eines ausgefallenen 1-Bits, daß das in den Flipflops des Registers 26 des Kanals Nr. 1 gespeicherte 1-Bit zu dem Flipflop 30-1 hin übertragen wird.

Ein ausgefallenes Null-Bit führt zu dem entgegengesetzten Ergebnis. Dies heißt, daß das Signal RSVPE20 in ein Binärsignal 0 übergeführt wird, wodurch angezeigt wird, daß ein Null-Bit in dem Zeichen ausgefallen ist, welches in dem Register 26 zusammengesetzt worden ist. Dies führt seinerseits zur Sperrung der UND-Gatter- und Verstärkerschaltung 30-10 hinsichtlich des Umschaltens des Signals RDA0S10 in ein Binärsignal 1. Außerdem bewirken die 1-Binärsignale RSC1100 und RSCO1OO, daß die Gatter- und Inverterschaltung 28-30 das Signal RSDB140 in ein Binärsignal 0 überführt. Die Signale RDA0S10 und RSDB140 sperren die Übertragung eines 1-Bits zu dem Flipflop 30-1 hin.

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Es sei angenommen, daß lediglich in dem Kanal Nr, 1 ein Bit ausgefallen ist. Dies veranlaßt den Verstärker 32-21, das Nicht-Mehrfach-Aussetzbitsignal ERMDROO in ein Binärsignal 1 zu überführen, welches das Flipflop 32-27 im Binärzustand 0 hält. In dem Fall, daß mehr als ein Bit in dem zweiten zusammengesetzten Zeichen ausgefallen war, würde dies die Verstärkerschaltung 32-21 veranlassen, das Signal ERMDROO in ein Binärsignal 0 umzuschalten, welches seinerseits das Flipflop 32-27 veranlaßt, in den Binärzustand 1 umzuschalten. Das von dem Flipflop 32-27 erzeugte Binärsignal 1 würde dann zu der übrigen Schaltung in dem Bereich hingeleitet werden, wodurch signalisiert würde, daß ein nicht korrigierbarer Fehlerzustand aufgetreten ist. Es zeigt sich, daß auch in dem Fall, daß das zusammengesetzte Zeichen korrigiert sein kann, das Mehrfach-Aussetzbitfehlersignal dem übrigen Teil des Systems anzeigen wird, daß das Zeichen fehlerhaft sein könnte, da nämlich mehr als ein Bit ausgefallen gewesen ist.

Aus Vorstehendem dürfte ersichtlich sein, daß durch die vorliegende Erfindung eine Einrichtung zur Ermittelung des Auftretens von Bit_ausfällen bzw. Bitaussetzern in einer Information geschaffen worden ist, die auf einem magnetischen Aufzeichnungsträger unter Heranziehung von Phasencodierverfahren aufgezeichnet ist. Die vorliegende Erfindung ist unter vorteilhafter Ausnutzung der Tatsache, daß ein Verlust an Bits sich stets als Fehlen von Impulsen innerhalb eines genau festgelegten Intervalls bemerkbar macht, imstande, eine Anzeige bezüglich dieses Fehlerzustands zu speichern, und zwar unter Ausnutzung der Speicherflipflops, die normalerweise in dem System für eine Informationsspeicherung vorgesehen sind.

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Gemäß der Erfindung werden die Ergebnisse einer an Hand der Bits eines Zeichens vorgenommenen Prüfoperation dazu herangezogen, die Eigenschaft der erforderlichen korrektur zu bestimmen. Bei der bevorzugten Ausführungsform zeigt ein Fehlersignal an, daß ein Binärsignal 0 ausgelassen worden ist, und das Fehlen eines Fehlersignals zeigt an, daß ein Binärsignal 1 ausgelassen worden ist. Hierbei setzt die Zeichenprüfung voraus, daß eine ungerade Anzahl von Einsen vorhanden sein muß (es wird eine ungeradzahlige Parität benutzt). Demgemäß wird das Fehlersignal dazu benutzt, selektiv eine in der vorhergehenden Stufe gespeicherte binäre 1 in die zugehörige Ausgangsstufe zu übertragen. Durch Überführen der Eingangs-Flipflops des Kanals in einen bestimmten Zustand, wodurch das Auftreten eines Bitaussetzbzw. Bitausfallzustands codiert ist, kann ersehen werden, daß ein sehr geringer zusätzlicher Schaltungsaufwand erforderlich ist, um die erforderliche Fehlerfeststellung und Korrektur bezüglich der Ausfallbits bzw. Aussetzbits zu bewirken.

Durch die Erfindung ist somit also ein zur Beseitigung von Schräglaufeffekten dienendes Puffersystem mit einer Vielzahl von Speicherregistern geschaffen, deren jedes eine Vielzahl von Speichereinrichtungen enthält. Paare der Speichereinrichtungen dienen zur Speicherung der Information eines einzelnen Informationskanals. Die Einrichtungen jedes Kanals enthalten ferner Schaltungen, die festzustellen gestatten, wenn keine Information durch ein Eingangspaar der Speichereinrichtungen eines Kanals innerhalb eines Bitintervalls gespeichert worden ist, wodurch das Vorhandensein eines Aussetzbits in dem betreffenden Kanal signalisiert wird. Die betreffenden Detektorschal-

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tungen arbeiten in der Weise, daß sie die beiden Eingangsspeichereinrichtungen des Kanals in denselben bestimmten Zustand umschalten. Danach werden mit dem letzten Register des Puffersystems verbundene Prüfschaltungen in der Weise betrieben, daß sie den von Schräglaufeffekten befreiten Inhalt des Registers überprüfen und ein Signal erzeugen, welches eine Anzeige darüber liefert, ob ein 1-Bit oder ein O-Bit in dem betreffenden Kanal ausgefallen ist. Das Signal wird dann dazu herangezogen, selektiv den Zustand eines der Speichereinrichtungspaare des Kanals zu einem Ausgaberegister hin zu übertragen.

Abschließend sei noch bemerkt, daß ohne Abweichung vom Erfindungsgedanken noch eine Anzahl von Modifikationen der Erfindung möglich ist. So kann z.B. dieselbe Codierungsanordnung auch dazu herangezogen werden, Fehler in der Phase sowie Aussetzbits bzw. Ausfallbits festzustellen, da beide Fehlerarten in derselben Weise zutage treten.

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Claims

Patentansprüche

/Ί J Anordnung zur Ermittelung und Korrektur von Aussetzimpulsen in einer Informationsfolge, bestehend aus Informationsbytes, die während Bit-Intervalle von in einer Vielzahl vorgesehenen Informationskanälen eines Speichermadiums mittels einer entsprechenden Anzahl von Leseschaltungen gelesen werden, wobei die Leseschaltung jedes Informationskanals Impulse an zwei Ausgangsleitungen abgibt, von denen die eine Ausgangsleitung Impulse führt, die kennzeichnend sind für Binärsignale 1,und von denen die andere Ausgangsleitung Impulse führt, die kennzeichnend sind für Binärsignale O, wobei jede Leseschaltung normalerweise zumindest einen Impuls während jedes Bitintervalls abgibt und wobei jedes Informationsbyte einer Gruppe von Bit-Signalen entspricht, die gleichzeitig auf dem Speichermedium in den Informationskanälen aufgezeichnet sind, dadurch gekennzeichnet, daß eine Vielzahl von zur Beseitigung von Schräglaufeffekten dienenden Pufferregistern (22,24,26) vorgesehen ist, deren jedes erste und zweite bistabile Speichereinrichtungen enthält, die individuell mit jeweils einer zugehörigen Leseschaltung der Leseschaltungen (10) verbunden sind, daß die ersten und zweiten bistabilen Speichereinrichtungen für ein erstes Pufferregister der Pufferregister des jeweiligen Kanals so geschaltet sind, daß sie der ersten Ausgangsleitung bzw. der zweiten Ausgangsleitung zugeführte Impulse aufnehmen, daß Einrichtungen vorgesehen sind, die erste und zweite Sätze von Synchronisiertaktsignalen abgeben, welche jedes Bitintervall für die ersten und zweiten bistabilen Speichereinrichtungen des ersten Pufferregisters des jeweiligen Kanals festlegen,

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daß die ersten und zweiten bistabilen Speichereinrichtungen durch den ersten Satz von Taktsignalen veranlaßt werden, von einem Binärzustand O in einen Binärzustand 1 auf das Auftreten von Impulsen hin umzuschalten, die von der ersten bzw. zweiten Ausgangsleitung her zugeführt werden, daß eine Verknüpfungs-Überwachungseinrichtung mit den ersten und zweiten bistabilen Einrichtungen des ersten Registers des jeweiligen Kanals individuell verbunden ist, daß die Überwachungseinrichtung durch die ersten undjzweiten bistabilen Einrichtungen in dem Fall, daß sie in den Binärzustänien O sind, veranlaßt wird, die beiden bistabilen Einrichtungen in den Binärzustand 1 auf eines der Taktsignale des zweiten Satzes hin umzuschalten, derart, daß das Auftreten eines Aussetzimpulses in dem betreffenden Kanal signalisiert ist, daß mit dem letzten Pufferregister eine Prüfeinrichtung verbunden ist, die in der Weise betrieben ist, daß sie eine Quer-Prüfung bezüglich des Inhalts jeder ersten bistabilen Einrichtung jedes Kanals entsprechend einem zusammengesetzten Informationsbyte vornimmt, daß die Prüfeinrichtung in Übereinstimmung mit dem Ergebnis der Querprüfung ein Fehlerkorrektursignal erzeugt, welches signalisiert, daß die Inder ersten bistabilen Einrichtung des Kanals gespeicherte Information signalisiert, daß der aufgetretene Aussetzimpuls eine Korrektur erfordert, und daß mit der ersten bistabilen Einrichtung des letzten Pufferregisters des jeweiligen Kanals eine Verknüpfungsgattereinrichtung verbunden ist, wobei die Verknüpfungsgattereinrichtung des Kanals, der das Vorliegen eines Aussetzimpulses signalisiert, durch das Signal veranlaßt wird, selektiv den Inhalt der ersten bistabilen Einrichtung zum Zwecke der Korrektur einer entsprechenden Bitstelle des zusammengesetzten Bytes zu übertragen.

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2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verknüpfungsgattereinrichtung mit der ersten und zweiten "bistabilen Speichereinrichtung des letzten Registers des jeweiligen Kanals verbunden und derart betrieben ist, daß sie ein Signal erzeugt, welches kennzeichnend ist für das Auftreten eines Aussetzimpulses in dem betreffenden Kanal, wenn die beiden bistabilen Speichereinrichtungen sich im Binärzustand 1 befinden, daß ein mehrstufiges Datenregister für die Aufnahme der zusammengesetzten Byte-Signale vorgesehen ist, daß jede Stufe dieses Datenregisters zwei Eingangsgattereinrichtungen enthält, von denen jeweils eine Eingangsgattereinrichtung individuell mit einer der ersten bistabilen Einrichtungen des letzten Registers, eines Kanals und der Prüfeinrichtung verbunden ist und von denen die andere Gattereinrichtung mit der ersten bistabilen Einrichtung und der Überwachungseinrichtung des betreffenden Kanals verbunden ist, und daß die genannte andere Gattereinrichtung durch das Signal von der Verknüpfungsgattereinrichtung her in den Stand versetzt wird, die Übertragung des Inhalts der ersten bistabilen Einrichtung zu sperren, während die andere Gattereinrichtung durch das Fehlersignal veranlaßt wird, selektiv den Inhalt der ersten bistabilen Einrichtung zu übertragen.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die beiden Eingangsgattereinrichtungen jeweils ein UND-Glied enthalten.
4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein erstes und ein zweites bistabiles Synchronisier-

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Speicherelement vorgesehen ist, daß diese Speicherelemente erste und zweite Sätze von asynchronen Taktsignalen aufnehmen, daß die beiden bistabilen Elemente jeweils eine Aufnahmeeinrichtung für die Aufnahme von Synchronisiertaktsignalen enthalten und daß die beiden bistabilen Elemente durch die Synchronisiertaktsignale veranlaßt werden, von einem ersten Zustand in einen zweiten Zustand auf das Auftreten der Sätze von asynchronen Taktsignalen hin umzuschalten, und zwar unter Lieferung von synchronen Taktsignalen.
5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verknüpfungsüberwachungseinrichtung eine bistabile Schalteinrichtung enthält, welche auf den ersten Satz der synchronen Taktsignale hin von einem ersten Zustand in einen zweiten Zustand umschaltet, und daß die Z.wei-Zustands-Umschalteinrichtung derart betrieben ist, daß sie durch eine der ersten und zweiten bistabilen Einrichtungen , die in den Binärzustand 1 geschaltet sind, gesteuert, in den Binärzustand O umschaltet.
6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß

die Prüfeinrichtung eine Paritätserzeugereinrichtung (32-2) enthält, die ein ungeradzahliges Paritätsprüfsignal für das zusammengesetzte Byte erzeugt, und daß mit der Paritätserzeugereinrichtung die Gattereinrichtung verbunden ist,die durch das Prüfsignal veranlaßt wird, das Fehlerkorrektursignal in ein Binärsignal 1 bzw. O in dem Fall zu überführen, daß in dem Kanal ein Impuls ausgefallen ist, der kennzeichnend ist für eine binäre 1 bzw. eine binäre O.

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7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, 'daß die ersten und zweiten bistabilen Speichereinrichtungen des ersten Registers jeweils erste und zweite Gattereinrichtungen enthalten, daß die erste Gattereinrichtung der betreffenden ersten bistabilen Speichereinrichtung mit der ersten Leitung verbunden ist und den ersten Satz von TaktSignalen aufzunehmen vermag, daß die erste Gattereinrichtung der zweiten bistabilen Speichereinrichtung mit der zweiten Leitung verbunden ist und den ersten Satz von Taktsignalen aufzunehmen vermag, daß die zweite Gattereinrichtung der ersten und zweiten bistabilen Einrichtungen so geschaltet ist , daß sie den zweiten Satz von Taktsignalen aufnimmt und mit der Verknüpfungsüberwachungseinrichtung verbunden ist, daß die erste Gattereinrichtung der ersten und zweiten bistabilen Einrichtungen derart betrieben ist, daß sie eine entsprechende Einrichtung der bistabilen Einrichtungen in einen Binärzustand 1 auf die Impulse hin umschaltet, und daß die zweiten Gattereinrichtungen der ersten und zweiten bistabilen Einrichtungen durch die Verknüpfungsüberwachungseinrichtung in den Stand versetzt werden, die ersten und zweiten bistabilen Einrichtungen in den Binärzustand 1 umzuschalten.
8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten bistabilen Speichereinrichtungen der Register jeweils so geschaltet sind, daß sie Taktsignale aufnehmen, daß das erste Register eine Gattereinrichtung enthält, die zwischen zwei Registern für die Umschaltung der bistabilen Speichereinrichtung des nachfolgenden Registers in den Binärzustand 1 auf die Umschaltung der bistabilen Speichereinrichtung des vorhergehenden Registers in den Binärzustand 1 dient,

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und daß die bistabile Speichereinrichtung des nachfolgenden Registers in den Binärzustand O auf das Auftreten der Taktsignale gelangt, derart, daß eine synchrone Übertragung einer Information zwischen den Registern freigegeben ist.
9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß mit den ersten und zweiten bistabilen Einrichtungen des letzten Registers des jeweiligen Kanals eine Mehrfachfehler-Überwachungseinrichtung verbunden ist, die in der Weise betrieben ist, daß sie ein Ausgangssignal in dem Fall erzeugt, daß sie mehr als ein Paar der ersten und zweiten bistabilen Einrichtungen im Binärzustand 1 ermittelt.
10. Anordnung nach einem der Ansprüche 1 bis 9 für ein Mehrkanal-Aufzeichnungs-Wiedergewinnungs-System zur Ermittelung und Korrektur von Aussetzimpulsen in Informationsimpulsfolgen, bestehend aus Informationsbytes, die während Bitintervalle von einer Vielzahl von Leseschaltungen von den Informationskanälen eines magnetischen Aufzeichnungsträgers gelesen werden, der einem Schräglauf ausgesetzt ist, wobei eine bestimmte maximale Anzahl von Bitstellen vorgesehen ist, wobei die Leseschaltung jedes Kanals Impulse an eine erste und eine zweite Ausgangsleitung abgibt, und zwar zur Darstellung von binären 1-Daten und binären O-Daten, wobei zumindest ein Impuls während jedes Bitintervalls auftritt, und wobei eine bestimmte Anzahl von zur Beseitigung von Schräglaufeffekten dienenden Registern vorgesehen ist, deren jedes erste und zweite bistabile Einrichtungen enthält, die individuell den Leseschaltungen für die Aufnahme von Impulsen auf den beiden Ausgangsleitungen zugeordnet sind, dadurch gekennzeichnet, daß Einrichtungen

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vorgesehen sind, die erste und zweite Sätze von Synchron-Taktsignalen abgeben, welche jedes Bitintervall "für die ersten und zweiten bistabilen Einrichtungen eines ersten Registers des jeweiligen Kanals festlegen, daß die ersten und zweiten bistabilen Einrichtungen jeweils mit der ersten bzw. zweiten Ausgangsleitung verbunden sind und durch die Taktsignale veranlaßt werden, von einem ersten Zustand in einen zweiten und dritten Zustand auf das Auftreten von Impulsen auf den betreffenden Leitungen hin umzuschalten, daß mit den ersten und zweiten bistabilen Einrichtungen des ersten Registers des jeweiligen Kanals Überwachungseinrichtungen individuell verbunden sind, die durch die ersten und zweiten bistabilen Einrichtungen in dem Fall, daß diese beide im ersten Zustand sind, veranlaßt werden, in einen vierten Zustand am Ende eines Bitintervalls auf das Auftreten eines der Taktsignale des zweiten Taktsignalsatzes hin umzuschalten, wodurch das Auftreten eines Aussetzimpulses in dem betreffenden Kanal signalisiert ist, daß mit bestimmten bistabilen Einrichtungen der ersten und zweiten bistabilen Einrichtungen eines letzten Registers der Register des jeweiligen Kanals Prüfeinrichtungen verbunden sind, die in der Weise betrieben werden, daß sie eine Querprüfung bezüglich der Bits eines Bytes vornehmen, das in dem letzten Register zusammengesetzt worden ist, daß die Prüfeinrichtungen auf das Ergebnis der Überprüfung hin einen Pegel eines Zwei-Pegel-Ausgangssignals erzeugen, der anzeigt, daß der Kanal das Vorliegen eines Aussetzfehlers signalisiert, welcher kennzeichnend ist für eine binäre 1 oder eine binäre O, daß eine Verknüpfungsgattereinrichtung vorgesehen ist, welche Signale von der ersten bistabilen Einrichtung des letzten Registers des jeweiligen Kanals aufnimmt, und daß die Verknüpfungsgattereinrichtung

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des Kanals, der das Auftreten eines Aussetzimpulses signalisiert, durch den einen Pegel des Zwei-Pegel-Ausgangssignals veranlaßt wird, selektiv den Inhalt der ersten bistabilen Einrichtung zu übertragen sowie die Information einer entsprechenden Bitstelle der Bitstellen des zusammengesetzten Bytes zu korrigieren.
11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß die Gattereinrichtung mit der ersten und zweiten bistabilen Speichereinrichtung des letzten Registers des jeweiligen Kanals verbunden ist und ein Fehlersignal zu erzeugen imstande ist, welches das Auftreten eines Aussetzimpuls e.s in dem betreffenden Kanal in dem Fall anzeigt, daß die erste und zweite bistabile Speichereinrichtung in den vierten Zustand umgeschaltet sind.
12. Anordnung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, die ein Signal erzeugt, welches eine Anzeige in dem Fall liefert, daß das letzte Register der Register ein zusammengesetztes Byte speichert, daß die betreffende Einrichtung mit der ersten und zweiten bistabilen Einrichtung des letzten Registers des jeweiligen Kanals verbunden ist und derart betrieben ist, daß sie das Signal in dem Fall erzeugt, daß zumindest eine der ersten und zweiten bistabilen Einrichtungen des jeweiligen Kanals in den Binärzustand 1 umgeschaltet ist, und daß mit der zuletzt genannten Einrichtung und der Paritätserzeugereinrichtung eine Gattereinrichtung verbunden ist, die auf das genannte Signal und das Prüfsignal hin das Fehlerkorrektursignal erzeugt.

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13. Anordnung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die ersten und zweiten bistabilen Einrichtungen im ersten, zweiten, dritten und vierten Schaltzustand die Informationscodes 00, 10, 01 bzw. 11 speichern.
14. Datenwiedergewinnungssystem für eine zuverlässige Verarbeitung einer Information, die in einer Vielzahl von Kanälen als Reihe von Signalübergängen aufgezeichnet ist, welche in einer entsprechenden Anzahl von Bitintervallen auftreten, wobei zumindest ein Signalübergang in jedem Bitintervall auftritt, insbesondere unter Verwendung einer Anordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß eine Vielzahl von zur Beseitigung von Schräglaufeffekten dienenden Registereinrichtungen vorgesehen ist, die einen Schräglaufeffekt einer bestimmten Maximalzahl von Bitstellen berücksichtigen, daß jede Registereinrichtung zwei bistabile Speichereinrichtungen enthält, daß jedes Paar einer ersten Registereinrichtung individuell einem der Kanäle für die Aufnahme von Impulsen zugeordnet ist, die kennzeichnend sind für die durch die Signalübergänge festgelegten Binärsignale 1 und 0, daß Einrichtungen vorgesehen sind, die erste und zweite Sätze von die Bitintervalle festlegenden Taktsignalen an die ersten und zweiten bistabilen Speichereinrichtungen jedes Paares der ersten Registereinrichtung abgeben, und zwar für eine Umschaltung des betreffenden Paares von Registereinrichtungen von einem ersten Zustand in einen zweiten und dritten Zustand auf die Aufnahme von Impulsen während dieser Zeitspannen hin, daß mit jedem Paar von bistabilen Speichereinrichtungen der ersten Registereinrichtung individuell eine Verknüpfungs-Überwachungseinrichtung

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verbunden ist, die durch das jeweilige Paar von Registereinrichtungen im ersten Zustand am Ende eines Bitintervalls veranlaßt wird, das betreffende Paar von Registereinrichtungen in einen vierten Zustand umzuschalten, und zwar auf eines der Taktsignale des zweiten Satzes von Taktsignalen hin, wodurch demübrigen System das Auftreten eines Aussetzimpulses in dem betreffenden Kanal signalisiert ist, daß mit bestimmten Speichereinrichtungen jedes Paares der bistabilen Speiehereinrichtungen einer letzten Registereinrichtung eine Prüfeinrichtung verbunden ist, die in der Weise arbeitet, daß sie eine Querprüfung bezüglich der Bits eines Bytes vornimmt, die in der letzten Registereinrichtung zusammengesetzt sind, und daß die Prüfeinrichtung in Abhängigkeit von den Ergebnissen derart betrieben ist, daß sie ein Ausgangssignal erzeugt, welches eine Anzeige darüber liefert, daß die in dem Paar von bistabilen Speichereinrichtungen eines Kanals gespeicherte Information signalisiert, daß der vorhandene Aussetzimpuls eine Korrektur erfordert.
15. System nach Anspruch 14, dadurch gekennzeichnet, daß die Registereinrichtungen eine Vielzahl von Registerstufen für die Aufnahme der zusammengesetzten Byte-Signale aufweisen, daß die Verknüpfungsgattereinrichtung so geschaltet ist, daß sie Signale von der ersten bistabilen Einrichtung jedes Paares der letzten Registereinrichtung aufnimmt, und daß die Verknüpfungseinrichtung jedes das Auftreten eines Aussetzimpulses signalisierenden Kanals durch das Ausgangssignal veranlaßt wird, die Übertragung der in der ersten bistabilen Einrichtung gespeicherten Information zu einer entsprechenden Stufe der Stufen, die die Information korrigieren, zu sperren.

A.O 9832/0701

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