DE2357168A1 - Speichermodul fuer eine datenverarbeitungseinheit - Google Patents

Speichermodul fuer eine datenverarbeitungseinheit

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Description

Patentanwalt
β München 22r Hirr.istr. 15, Tel. 292555 Postanschrift l/iüiichen 26« Postfach 4
München, den 15, Nov. 1973
Mein Zeichen: P 1689
Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham, Mass., V. St. A.
Speichermodul für eine Datenverarbeitungseinheit
Die Erfindung bezieht sich generell auf eine Datenverarbeitungseinheit und insbesondere auf ein wechselweises Zusammenwirken eines Speichermoduls mit einer zentralen Verarbeitungseinheit der Datenverarbeitungseinheit. Die Zykluszeit des Speichers, während der das Speichermodul für eine Bedienung durch die zentrale Verarbeitungseinheit verfügbar gemacht wird, hängt von der speziellen Operation ab, die von dem Speicher ausgeführt wird, weshalb die betreffende Zykluszeit eine variable Dauer besitzt.
In einer Datenverarbeitungseinheit bzw. Datenzentraleinheit wird eine von der zentralen Verarbeitungseinrichtung benötigte Information (die in typischer Weise in Form von binären Datenbits vorliegt) in einem oder mehreren Speichermoduln gespeichert und aus einem oder mehreren Speichermoduln herausgesucht bzw. wiederbereitgestellt. Die Zeitspanne, die erforderlich ist für die Beendigung einer
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Operation durch das Speichermodul, kann von der besonderen Speicheroperation abhängen. Verschiedentlich wird z.B. eine Fehlerkorrekturcodeeinrichtung (ECC) mit Metalloxid-Halbleiter- (MOS )-Speicherelementmatrizen bzw. -feldern verwendet, um die nachteiligen Auswirkungen von störenden Fehlern auf die Informationszusammengehörigkeit bzw. -Integrität zu minimisieren. (Das Verfahren und die Realisierung des Fehlerkorrekturcodes ist in dem Buch "Error-Correcting Codes" von W.Wesley Peterson and E.J. Weldon Jr., M.I.T. Press Cambridge 1972 erläutert.) Die "Ausblend-Schreib-Operation" oder die "Teil-Schreiboperation" (das ist eine Operation, in der ein Teil einer in einem Speicherfeld gespeicherten Datengruppe durch, einlaufende Daten ersetzt wird) benötigt eine längere Zeitspanne als eine normale Operation oder "vollständige" Schreiboperation, wenn das Fehlerkorrekturcodeverfahren angewandt wird. Somit ändert sich die Zeitspanne, während/das Speichermodul für die zentrale Verarbeitungseinrichtung nicht zur Verfügung steht, u.zw. als Funktion der Speichermoduloperation. Wenn die Datengruppen oder "Wörter" zwecks Erhöhung der Datenbedieungsgeschwindigkeit der Datenverarbeitungseinheit bzw. -Zentraleinheit in der Größe zunehmen, erlängt darüber hinaus die "Ausblend-Schreiboperation" eine größere Bedeutung.
Es is.t auf dem vorliegenden Gebiet bekannt, einen Speicherzyklus bereitzustellen, der eine konstante Zeitspanne dauert bzw. einnimmt. Die für den Speicherzyklus gewählte Zeitspanne besitzt eine ausreichende Größe, so daß die längste Operation des Speichermoduls innerhalb ihrer Grenzen untergebracht werden kann. Daher können sämtliche Speicheroperationen unwirksam sein, da ein Speichermodul unnötigerweise für die zentrale Verarbeitungseinrichtung nicht verfügbar sein kann.
4ÖÖ821/
Der Erfindung liegt daher die Aufgabe zu Grunde, ein verbessertes Speichermodul zu schaffen. Darüber hinaus sollen eine Vorrichtung und ein Verfahren zur Änderung des Speicherzyklus eines Speichermoduls in Abhängigkeit von der Speicheroperation angegeben werden. Ferner soll das Speichermodul für die Zentraleinheit nur während der Zeitspanne nicht verfügbar sein, die für die Ausführung einer Speicheroperation erforderlich ist. Darüber hinaus soll das Speichermodul während der veränderbaren Zeitspanne geschützt werden, so daß Signale von dem Speichermodul während des betreffenden Zeitintervalls unwirksam gemacht sind. Außerdem soll ein Zugriff zu dem Speichermodul durch eine Zentraleinheit während der Ausführung einer Operation verhindert sein, welche eine variable Zeitspanne in dem Speichermodul einnimmt. Dabei ist ein Speicherzyklus bereitzustellen, der eine erste Zeitspanne für eine Speicher-"Lese"- oder Speicher^Schreib"-Operation einnimmt, und außerdem ist ein zweiter Speicherzyklus bereitzustellen, der eine andere Zeitspanne für eine Speicher-Ausblend-Schreib-Operation einnimmt. Das Speichermodul ist während jeder dieser Zeitspannen bzw. Intervalle für die Zentraleinheit nicht verfügbar. Es ist schließlich ein Speicherzyklus bereitzustellen, der eine dritte Zeitspanne für eine Speicher-"Ausblend-Schreib"-Operation einnimmt, wobei während dieser Operation das Speichermodul nicht für die Zentraleinheit zur Verfügung stehen soll» Die zweite Zeitspanne ist dann aktiviert, wenn kein Fehler in den gespeicherten Daten während der "Ausblend-Schreib"-Operation festgestellt wird, während die dritte Zeitspanne dann aktiviert ist, wenn ein Fehler in den gespeicherten Daten in der "Ausblend-Schreib"-Operation ermittelt wird.
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Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein Taktnetzwerk, welches einen operationsabhängigen Speieherzyklus bereitstellt, währenddessen eine Operation in einem Speichermodul beendet wird. Gleichzeitig wird das Speichermodul für die Zentraleinheit nur während einer Zeitspanne nicht verfügbar gemacht, die für die Beendigung der Operation erforderlich ist.
Die operationsabhängigen Speicherzyklen werden dadurch bestimmt, daß Signale an das Taktnetzwerk von der zentralen Verarbeitungseinheit bzw. Zentraleinheit und/oder dem Speichermodul selbst abgegeben werden. Das Taktnetzwerk signalisiert ferner der Zentraleinheit, daß das Speichermodul nicht verfügbar ist, während die Eingangskanäle des Taktnetzwerks während der Operationsdauer abgeschaltet bzw. gesperrt sind.
An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.
Fig. 1 zeigt schematisch in einem Blockdiagramm eine Vorrichtung des Speichermoduls gemäß der Erfindung. Fig. 2 zeigt in einem Verknüpfungsschaltbild ein Taktnetzwerk gemäß der bevorzugten Ausführungsform der Erfindung.
Figuren 3A und 3B zeigen in Verknüpfungsschaltbildern Umlaufschaltungen für die Abgabe von zur Aktivierung des Taktnetzwerks dienenden Signalen. Fig. 4 zeigt in Taktdiagrammen drei Zeitintervalle gemäß der bevorzugten Ausführungsform der Erfindung.
Im folgenden wird eine bevorzugte Ausführungsform der Erfindung erläutert werden. In Fig. 1 ist die Vorrichtung
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gezeigt, die erforderlich ist, um für ein Speiehermodul 6 eine Schreiboperation, eine Leseoperation oder eine Ausblendschreiboperation bzw. ausgeblendete Schreiboperation hervorzurufenDaten, die in Form einer Gruppe von digitalen Binärsignalen auftreten, werden von einer Zentraleinheit 5 dem Speichermodul 6 über einen Hauptdatenkanal 11 zugeführt. Bei der bevorzugten Ausführungsform kann mehr als ein Speichermodul 6 mit dem Hauptdatenkanal 11 verbunden sein; die vorliegende Erfindung kann jedoch unter Bezugnahme auf ein Speichermodul 6 verstanden werden.
Bei der bevorzugten Ausführungsform ist das über den Hauptdatenkanal 11 übertragene Datenwort in acht Bytes aufgeteilt bzw. geordnet, deren jedes aus acht Datenbits und einem Paritätsbit besteht. Es sei jedoch bemerkt, daß auch andere Anordnungen von Binärsignalbits verwendet werden können. Der Inhalt des Hauptdatenkanals 11 wird an ein Dateneingabe-Datenausgabe-Register 20 abgegeben. Die Dateneingabebits werden ODER-Schaltungen 25 über eine Hauptleitung 22 zugeführt. Die Binärsignale der ODER-Schaltungen 25 werden über eine Hauptleitung 34 einem Fehlerkorrekturcode-Coder 35 zugeführt. Der Coder .35 berechnet acht Prüfbits (um die Paritätsbit zu ersetzen) aus den Datenbits und gibt die Prüfbits an eine Prüfbitkorrektureinrichtung 37 ab. Die Prüfbitkorrektureinrichtung 37 gibt Prüfbits an ein Speicherelementfeld 40 auf einer Hauptleitung 39 ab·
Das Dateneingabe/Datenausgabe-Register 20 gibt die Datenbits an ODER-Schaltungen 26 und an eine Paritätsprüfschaltung 21 über eine Hauptleitung 23 ab. Die Datenbits in den ODER-Schaltungen 26 werden über die Hauptleitung 32 dem Speicherelementfeld bzw. der Speicherelementmatrix 40 zugeführt.
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Die Paritätsbits des Dateneingabe/Datenausgabe-Registers werden der Prüfbitkorrektureinrichtung 37 und der Paritätsprüfschaltung 21 über die Hauptleitung 24 zugeführt. Die Paritätsprüfschaltung 21 berechnet die Parität der Datenbytes und vergleicht das Ergebnis mit den Paritätsbits, die das Datenwort begleiten. Jegliche Diskrepanz wird der Zentraleinheit 5 über die Hauptleitung 50 signalisiert.
Die Datenbits und die Prüf bits des Speicherelementfeldes werden einem Fehlerkorrekturcode-Decoder 45 und einer Fehlerkorrekturcode-Fehlerlokalisierungs- und Korrektureinrichtung 50 über die Hauptleitung 41 zugeführt. Der Decoder 45 berechnet wieder die Prüfbits aus den Datenbits und vergleicht dann die wieder berechneten Prüfbits mit den Prüfbits, die in dem Speicherelementfeld 40 gespeichert sind. Auf der Grundlage dieses Vergleichs werden die Syndrombits, welche die Lage des die Diskrepanz hervorrufenden Fehlers bezeichnen, in dem Decoder 45 berechnet. Eine Diskrepanz zwischen zwei Sätzen von Prüfbits wird ebenfalls über die Hauptleitung der Taktschaltung 55 als Fehler signalisiert. Die Syndrombits werden über die Hauptleitung 46 der Fehlerlokalisierungs- und Korrektureinrichtung 50 zugeführt. Der Decoder berechnet ferner die Datenbytparität, und die Paritätssignale werden über die Hauptleitung 48 an die Fehlerkorrektureinrichtung 50 abgegeben. Die Syndrombits werden in der Korrektureinrichtung 50 analysiert; sie bezeichnen die Bitstelle, an der ein Fehler aufgetreten ist. Das Ergebnis dieser Untersuchung bzw. Analyse ist ein Satz von Prüfbitfehlersignalen.
Die Datenbits von dem Speicherelementfeld 40 werden an die ODER-Schaltungen 26 über die Hauptleitung 30 und an die
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ODER-Schaltungen 25 über die Hauptleitung 42 abgegeben. Die Paritätsbits von dem Speicherelementfeld 40 werden an die Prüfbitkorrektureinrichtung 37 über die Hauptleitung ' abgegeben, wenn der Fehlerkorrekturcodebetrieb nicht aktiviert ist.
Die korrigierten Datenbits werden über die Hauptleitung 31 von der Fehlerkorrektureinrichtung 50 an die ODER-Schaltungen bzw. -Verknüpfungsschaltungen 26 abgegeben. Die Prüfbitfehlersignale werden von der Fehlerkorrektureinrichtung 50 über die Hauptleitung 38 an die Prüfbitkorrektureinrichtung 37 abgegeben; sie werden dazu herangezogen, die in der Korrektureinrichtung 37 gespeicherten Prüfbits zu korrigieren. Die korrigierten Daten und das Byteparitätssignal werden von der Fehlerkorrektureinrichtung 50 über die Hauptleitung 51 an das Dateneingabe/Datenausgabe-Register 20 abgegeben. Die korrigierte Information kann an den Hauptdatenkanal 11 für die Abgabe an die Zentraleinheit 5 abgegeben werden.
Die Zentraleinheit 5 erzeugt Ausblendsignale, welche den ODER-Schaltungen 25, den ODER-Schaltungen 26 und der Prüfbitkorrektureinrichtung 37 zugeführt werden. Die Ausblendsignale bezeichnen die Bytes, die beizubehalten sind, und die Bytes, die in dem in dem Speicherelementfeld 40 gespeicherten Datenwort zu ersetzen sind.
Die Zentraleinheit 5 erzeugt ferner Signale, welche eine Adresse in dem Speicherelementfeld 40 bezeichnen, welches von einer Operation des Speichermoduls 6 betroffen wird. Die Adresse wird an Adressenschaltungen 60 über die Hauptleitung 61 abgegeben und anschließend an das Speicher-
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elementfeld 40.
Mit der Zentraleinheit ist über die Sammelleitung 56 und die Sammelleitung 57 eine Taktschaltung 55 verbunden. Die Taktschaltung 55 erhält ferner die Ausblendsignale von der Zentraleinheit 5.
Im folgenden sei Fig. 2 betrachtet, in der die Taktschaltung gemäß der bevorzugten Ausführungsform der Erfindung gezeigt ist. Die Taktschaltung 55 besteht aus einer Verzögerungsleitung 110, welche durch eine Imp%anz 111 abgeschlossen ist, und aus einer Verzögerungsleitung 130, die durch eine Impedanz 131 abgeschlossen ist. Der Eingangsanschluß der Verzögerungsleitung 110 ist mit einem Ausgangsanschluß eines ODER-Verknüpfungsgliedes 109 verbunden. Die Eingangsanschlüsse des ODER-Verknüpfungsgliedes 109 sind mit dem Ausgangsanschluß des UND-Verknüpfungsgliedes 107, des UND-Verknüpfungsgliedes 108 und des UND-Verknüpfungsgliedes 106 verbunden.
Die Eingangsanschlüsse des UND-Verknüpfungsgliedes 107 sind an einem .RGO-Signalanschluß (Erneuerungssignalanschluß), an einem Ausgangsanschluß eines invertierenden Verstärkers 127 bzw. an einem Ausgangsanschluß eines NOR-Verknüpfungsgliedes 133 (negatives ODER) angeschlossen. Die Eingangsanschlüsse des UND-Verknüpfungsgliedes 108 sind an einem RGÖ-Signalanschluß, an einem MGO-Signalanschluß (SpeicherfortschreitSignalanschluß), am Ausgangsanschluß des Inverters 127 bzw. am Ausgangsanschluß des NOR-Verknüpfungsgliedes 133 angeschlossen. Die Eingangsanschlüsse des UND-Verknüpfungsgliedes 106 sind an einem Null-ns-Anschluß des Verzögerungsleitung 110, an dem Aus-
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gangsanschluß des Inverters 127 bzw. an dem Ausgangsanschluß des NOR*-Verknüpfungsgliedes 133 angeschlossen. Der Eingangsanschluß des Inverters 127 ist an einem 300-ns-Anschluß der Verzögerungsleitung 110 angeschlossen. Die Ausgangsanschlüsse des Inverters 127 und des NOR-Gliedes 133 führen zunächst ein positives Verknüpfungssignal. Somit erzeugt entweder ein Erneuerungssignal (RGO) oder eine Kombination eines Erneuerungssignals (RGO) und eines Speicherfortschreitsignals (MGO) ein Signal in der Verzögerungsleitung 110. Die Verbindung des 0-ns-Anschlusses und des UND-Gliedes 106 stellt einen Umlaufweg oder einen Verriegelungsweg dar, der ein positives Signal am Eingangsanschluß der Verzögerungsleitung 110 aufrecht erhält. Die Verriegelung wird nach 300 ns unterbrochen, wenn der Inverter 127 auf das Einstellsignal an dem 300-ns-Anschluß der Verzögerungsleitung 110 hin das UND-Glied 106 sperrt und ebenso das UND-Glied 107 und das UND-Glied 108·. Somit breitet sich längs der Verzögerungsleitung 110 nach den ursprünglichen FreigabeSignalen ein 300 ns breiter positiver Impuls aus.
Der 400-ns-Anschluß der Verzögerungsleitung 110 ist mit einem Eingangsanschluß des UND-Verknüpfungsgliedes 126 verbunden. Ein zweiter Eingangsanschluß des UND-Gliedes wird über den invertierenden Verstärker bzw. Inverterverstärker 128 mit einem RMW-Signal (Lese-Modifizierungs-Schreib-Signal) beaufschlagt. Somit tritt nach 400 ns ein positives Verknüpfungssignal, welches 300 ns dauert, am Ausgangsanschluß des UND-Gliedes 126 auf, wenn das RMW-Signal ein Null-Verknüpfungssignal ist. Der Ausgangsanschluß des UND-Gliedes 126 ist mit einem Eingangsanschluß des ODER-Verknüpfungsgliedes 129 verbunden.
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Bin 500-ns-Anschluß der Verzögerungsleitung 110 ist mit einem Eingangsanschluß des NOR-Gliedes 133 verbunden. Damit werden die UND-Glieder 107, 108 und 106 für 300 ns gesperrt, und zwar zu einem Zeitpunkt, der 500 ns nach der Abgabe eines positiven Signals an die Eingangsanschlüsse der Verzögerungsleitung 110 liegt.
Ein Eingangsanschluß des UND-Verknüpfungsgliedes 123 ist mit einem 545-ns-Anschluß der Verzögerungsleitung 110 verbunden, während ein Eingangsanschluß des UND-Verknüpfungsgliedes 124 mit einem 600-ns-Anschluß der Verzögerungsleitung 110 verbunden ist. Einem zweiten Eingangsanschluß des UND-Gliedes 124 wird ein RE-Signal (Lesefehlersignal) zugeführt, während einem zweiten Eingangsanschluß des UND-Gliedes 123 über den invertierenden Verstärker 125 das RE-Signal zugeführt wird. Das RE-Signal wird von der Fehlerlokalisierungs- und Korrektureinrichtung 50 abgegeben, wenn die berechneten Fehlerkorrekturcodeprüfbits von den Fehlerkorrekturcodeprüfbits abweichen, die in dem Speicher gespeichert sind. Ein Ausgangsanschluß des UND-Gliedes 123 und ein Ausgangsanschluß des UND-Gliedes 124 sind mit den Eingangsanschlüssen des ODER-Verknüpfungsgliedes 129 verbunden. Ein Ausgangsanschluß des ODER-Gliedes 129 ist mit einem Eingangsanschluß der Verzögerungsleitung 130 verbunden. Der 100-ns-Anschluß des Verzögerungsleitung 130 ist mit einem zweiten Eingangsanschluß des NOR-Gliedes 133 verbunden. Wenn das RMW-Signal ein Null-Verkriipfungssignal ist, führt der Ausgangsanschluß des NOR-Gliedes 133 ein Null-Verknüpfungssignal während 300 ns, und zwar wegen der Signale von der Verzögerungsleitung 130, und zwar beginnend zu einem Zeitpunkt, der 500 ns nach Abgabe eines positiven Signals an die Verzögerungsleitung 110 liegt.
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Wenn das RMW-Signal ein positives Signal ist und wenn das KE-Signal ein Null-Verknüpfungssignal ist, dann führt der Ausgangsanschluß des NOR-Gliedes 133 auf Grund der Signale von der Verzögerungsleitung 130 ein Null-Verknüpfungssignal während 300 ns, und zwar beginnend zu einem Zeitpunkt, der 645 ns nach Abgabe eines positiven Signals an den Eingangsanschluß der Verzögerungsleitung liegt. Wenn das RMW-Signal ein positives Verknüpfungssignal ist und wenn das RE-Signal ein positives Verknüpfungssignal ist, dann führt der Ausgangsansdluß des NOR-Gliedes 133 auf Grund der Signale von der Verzögerungsleitung 130 ein Null-Verknüpfungssignal während 300 ns, und zwar beginnend zu einem Zeitpunkt, der 700 ns nach Abgabe eines positiven Verknüpfungssignals an den Eingangsanschluß der Verzögerungsleitung 110 liegt.
Die Eingangsanschlüsse des ODER-Verknüpfungsgliedes 132 sind an dem Null-ns-Anschluß der Verzögerungsleitung 110, an dem Ausgangsanschluß des Inverters 127 über den invertierenden Verstärker 134 bzw* an dem Ausgangsanschluß des NOR-Gliedes 133 über den invertierenden Verstärker 135 angeschlossen. Der Ausgangsanschluß des ODER-Gliedes 132 führt ein MBY-Signal (Speichermodul-Belegtsignal).
Weitere Zeitspannen können ohne Abweichung vom Erfindungsgedanken benutzt werden. Im Zuge der obigen Erläuterung ist lediglich der Einfachheit halber angenommen worden, daß keine Zeitverzögerung in den Verknüpfungselementen auftritt. Die Wirkung der Verknüpfungselement-Zeitverzögerungen dürfte für den auf dem vorliegenden Gebiet tätigen Fachmann ersichtlich sein.
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Im folgenden sei Fig. 3 betrachtet, in der die Herkunft der Signale der Taktschaltung 55 angegeben ist. Gemäß Fig. 3A wird das RMW-Signal von einem Ausgangsanschluß des ODER-Gliedes 143 abgegeben. Der Ausgangsanschluß des UND-Verknüpfungsgliedes 141 ist mit einem Eingangsanschluß des ODER-Gliedes 143 verbunden, während der Ausgangsanschluß des UND-Verknüpfungsgliedes 142 mit einem zweiten Anschluß des ODER-Gliedes 143 verbunden ist. Ein Eingangsanschluß des UND-Verknüpfungsgliedes 142 ist mit dem Ausgangsanschluß des ODER-Gliedes 143 verbunden, wodurch eine Verriegelung bzw. ein Umlauf eines positiven Verknüpfungssignals erreicht ist. Einem zweiten Eingangsanschluß des UND-Gliedes 142 wird das MBY-Signal (Speicher-Uelegtsignal) zugeführt. Das MBY-Signal kann verzögert werden, um die "Einstellung" der Verknüpfungsschaltungen zu ermöglichen. Einem Eingangsanschluß des UND-Gliedes 141 wird das MBY-Signal zugeführt. Ein zweiter Eingangsanschluß des UND-Gliedes 141 ist an dem Ausgangsanschluß des ODER-Verknüpfungsgliedes 140 angeschlossen, ein dritter Eingangsanschluß ist mit dem Ausgang eines NAND-Verknüpfungsgliedes 139 verbunden, und einem vierten Eingangsanschluß wird ein R/W-Signal .(Lese-Schreib-Signal) von der Zentraleinheit her zugeführt. Die Eingangsanschlüsse des ODER-Gliedes 140 und des NAND-Gliedes 139 erhalten die Ausblendsignale, welche von der Zentraleinheit 5 erzeugt werden, so daß das RMW-Signal erzeugt wird, wenn zumindest ein, nicht aber sämtliche Ausblendsignale vorhanden sind. Ein RMW-Signal wird solange im Verriegelungskreis festgehalten (oder beibehalten), wie das MBY-Signal ein positives Verknüpfungssignal ist.
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Gemäß Fig. 3B wird das RE-Signal vom Ausgangsanschluß eines ODER-Verknüpfungsgliedes 146 abgegeben. Ein Ausgangsanschluß des UND-Verknüpfungsgliedes 144 ist mit einem Eingangsanschluß des ODER-Gliedes 146 verbunden, während ein Ausgangsanschluß des UND-Verknüpfungsgliedes 145 mit einem zweiten Eingangsanschluß des ODER-Gliedes verbunden ist. Einem Eingangsanschluß des UND-Verknüpfungsgliedes 145 wird das MBY-Signal zugeführt, während ein zweiter Anschluß des UND-Gliedes 142 an dem Ausgangsanschluß des ODER-Gliedes 143 angeschlossen ist, wodurch ein Umlauf-"^oder Verriegelungsweg geschaffen ist. Einem Eingangsanschluß des UND-Verknüpfungsgliedes 144 wird ein Fehlersignal zugeführt, welches von dem Fehlerkorrekturcode-Decoder 45 erzeugt wird. Einem zweiten Eingangsanschluß des UND-Gliedes 144 wird das MBY-Signal zugeführt. Das Fehlersignal kann Übergangssignale während der Einstellzeit enthalten und bekannte Kompensationsverfahren erforderlich machen. Das RE-Signal wird erzeugt und aufrecht erhalten, solange das MBY-Signal ein positives Verknüpfungssignal ist, wenn ein Fehlersignal während des Vorhandenseins eines positiven MBY-Signals erzeugt wird.
Im folgenden sei auf die in Fig. 4 dargestellten Taktdiagramme für die Taktschaltung 55 eingegangen, in denen das Vorhandensein bestimmter Signale veranschaulicht ist. Das MGO-Signal wird in der Zentraleinheit erzeugt; es besitzt bei der bevorzugten Ausführungsform eine kürzere Dauer als 300 ns. Das R/W-Signal bezeichnet eine "Lese"-Operation (durch die Abgabe eines positiven binären Verknüpfungssignals ) oder eine "Schreib"-Operation. .
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Bei einer gewöhnlichen "Lese"- oder "Schreib"-Operation für ein Speichermodul ist das MGO-Signal ein positives Verknüpf ungssignal , und zwar für weniger als 300 ns der Speicheroperation. Das RMW-Signal und das RE-Signal sind Null-Verknüpfungssignale während der gesamten Speicheroperation (das sind 800 ns), und das MBY-Signal ist ein positives Verknüpfungssignal für die gesamte Speicheropation (das sind 800 ns) bei der "Schreib"-Operation. Das RE-Signal (das durch eine gestrichelte Linie dargestellt ist) kann bei einer "Lese"-Operation auftreten. Bei einer "Ausblend-Schreibn-Operation, in der ein Fehler in den Daten des Speicherelementfeldes 40 durch den Fehlerkorrekturcode-Decoder 45 nicht festgestellt wird, ist das MGO-Signal ein positives Verknüpfungssignal während einer geringeren Dauer als 300 ns der Speicheroperation. Das RMW-Signal ist ein positives Verknüpfungssignal für die gesamte Speicheroperation (das/945 ns), das RE-Signal ist ein Null-Verknüpfungssignal für die gesamte Speicheroperation, und das MBY-Signal ist ein positives Verknüpfungssignal für die gesamte Ausblend-Schreibspeicheroperation.
Bei der "Ausblend-Schreib"-Operation, bei der ein Fehler in den in dem Speicherelementfeld 40 gespeicherten Daten durch den Fehlerkorrekturcode-Decoder 45 festgestellt wird, ist das MGO-Signal ein positives Verknüpfungssignal während einer Dauer von weniger als 300 ns, die RMW- und RBY-Signale sind positive Verknüpfungssignale für die gesamte Dauer des Speicherzyklus (das sind 1000 ns), und das RE-Signal ist ein positives Verknüpfungssignal für die restliche Dauer von 500 ns der Speicheroperation.
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Im folgenden sei die Arbeitsweise der bevorzugten Ausführungsform der Erfindung erläutert. Bei einer "Schreib"-Operation in dem Speichermodul 6 werden die in dem Dateneingabe/Datenausgabe-Register einlaufenden Datenwortbits in den Paritätsprüfschaltungen 21 überprüft. Bei Fehlen eines Paritätsfehlers werden die Fehlerkorrekturcode-Prüfbits in dem Fehlerkorrekturcode-Coder 35 aus den Wortdatenbits codiert. Sodann werden die Fehlerkorrekturcode-Prüfbits und die Datenbits über die ODER-Schaltungen 26 geleitet und in das Speicherelementfeld bzw. die Speicherelementmatrix 40 eingeschrieben. Einen Hauptteil der Zeitspanne für die Schreiboperation nimmt die Berechnung der Fehlerkorrekturcode-Prüfbits ein.
Bei einer Leseoperation werden die Datenbits eines Wortes aus dem Speicherelementfeld 40 codiert, um die Fehlerkorrekturcode-Prüfbits in dem Fehlerkorrektur-Decoder 45 zu erzeugen. Die berechneten Fehlerkorrekturcode-Prüfbits und die Fehlerkorrekturcode-Prüfbits aus dem Speicherelementfeld 40 werden verglichen, und in dem Fehlerkorrekturcode-Decoder 45 werden Syndrombits erzeugt. Die Syndrombits für bestimmte Fehlerklassen bestimmen die Stelle eines Fehlers, welcher in der Fehlerkorrekturcode-Fehlerkorrektureinrichtung 50 korrigiert wird. Die korrigierten Datenbits und die Paritätsbits, die für jedes Datenbyte des Datenwortes berechnet werden, werden dem Dateneingabe/Datenausgabe-Register 20 zugeführt. Auch hier ist der Hauptteil derzeit dafür erforderlich, die Fehlerkorrekturcode-Prüfbits zu ' codieren und die Syndrombits für die Datenbits zu erzeugen. Somit nimmt eine Schreiboperation und eine Leseoperation etwa dieselbe Zeitspanne ein, das sind bei der bevorzugten Ausführungsform der Erfindung 800 ns.
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Bei einer "Ausblend-Schreib"-Operation, bei der ein Byte oder bei der Bytes eines Wortes in dem Speicherelementfeld 40 ersetzt werden, werden Ausblendsignale an das Speichermodul 6 abgegeben, um die Stelle der Datenbytes anzuzeigen, die unverändert bleiben. Durch die ODER-Verknüpfungsschaltung 25 werden unter der Steuerung der Ausblendsignale die geeigneten neuen Datenbytes aus dem Dateneingabe/Datenausgaberegister 20 ausgewählt, und ferner werden die von der Speicherelementmatrix bzw. dem Speicherelementfeld 40 zurückzuhaltenden Datenbytes bezeichnet. Die resultierenden Datenbytes werden schließlich an den Fehlerkorrekturcode-Coder 35 abgegeben. In ähnlicher Weise werden die in Frage kommenden Datenbytes aus dem Dateneingabe/Datenausgabe-Register 20 und aus dem Speicherelementfeld 40 unter der Steuerung der Ausblendsignale in den ODER-Schaltungen 26 ausgewählt. Da jedoch ein Fehler in den Datenbytes von dem Speicherelementfeld 40 enthalten sein kann, werden Fehlerkorrekturcode-Prüfbits entwickelt und mit den Prüfbits des Wortes aus dem Speicherelementfeld verglichen, um Syndrombits in dem Fehlerkorrekturcode-Decoder 45 zu erzeugen. Wird kein Fehler gefunden, so werden die modifizierten Datenbits und die berechneten Fehlerkorrekturcode-Prüfbits in das Speicherelementfeld 40 eingeschrieben. Wird hingegen ein Fehler ermittelt, so wird der Fehler lokalisiert und in der Fehlerkorrekturcode-Fehlerkorrektureinrichtung korrigiert. Das Datenbit der ODER-Schaltungen 26 wird entsprechend korr__igiert, und die Fehlerkorrekturcode-Prüfbits werden in der Prüfbitkorrektureinrichtung 37 unter Zugrundelegung von Signalen von der Fehlerkorrekturcode-Fehlerkorrektureinrichtung 37 her korrigiert. Die Notwendigkeit nach Überprüfung der Daten von dem Speicherelementfeld 40 verlängert die Zeitspanne, die für die Operation erforderlich ist, so daß 945 ns bei der bevorzugten Ausführungsform für
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eine Ausblendschreiboperation ohne Lesen eines Fehlers erforderlich sind. Das Vorhandensein eines Fehlers bedingt eine zusätzliche Zeitspanne für die Lokalisierung und Korrektur des Fehlers, und bei der bevorzugten Ausführungsform dauert eine Ausblendschreiboperation bei Lesen eines Fehlers 1000 ns.
Die Taktschaltung 55 legt eine operationsabhängige Zeitspanne für die NichtVerfügbarkeit des Speichermoduls 6 fest. Bei Fehlen eines RMW-Signals wird das Speiehermodul 6 für 800 ns nicht verfügbar sein. Während dieser Zeitspanne kann eine Lese-Schreib- oder Erneuerungs-Operation in dem Speicher beendet werden. Die Erneuerungs-Operation ist erforderlich für bestimmte Speichertypen, wie für MOS-HaIbleiterspeicher, in denen die ein Binärsignal darstellende physikalische Größe periodisch wieder hergestellt werden muß. Während der Erneuerungs-Operation sind die Speicherelemente des Speicherelementfeldes 40, die der Erneuerung bzw. Wiederherstellung unterzogen werden, nicht verfügbar. Bei der bevorzugten Ausführungsform kann diese Operation weggelassen oder modifiziert werden, ohne daß vom Erfindungsgedanken abgewichen wird.
Die Erzeugung der RMW-Signale, die durch das Vorhandensein der Ausblendsignale hervorgerufen werden, ist wieder ermöglicht, bzw. vorhanden, sobald das MBY-Signal erzeugt wird. Die Ausblendsignale werden von der Zentraleinheit 5 zusammen mit den Adressensignalen und dem R/W-Signal erzeugt. Bei der bevorzugten Ausführungsform gehen die Adressensignale und das R/W-Signal dem MGO-Signal voran, weshalb das RMW-Signal erzeugt wird, sobald das MBY-Signal verfügbar ist. Das RMW-Signal wird durch ein Verriegelungs-
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netzwerk gemäß Fig. 3A festgehalten, bis das Signal MBY zu einem binären Null-Signal wird. Das MBY-Signal wird während 945 ns ein positives Binärsignal sein, wenn das RMW-Signal, nicht aber das RE-Signal während des Vorhandenseins des MBY-Signals erzeugt wird. Während dieser Zeitspanne wird die Ausblendschreiboperation ohne Fehlerfeststellung beendet.
Die Erzeugung des RE-Signals erfolgt, wenn ein Fehlersignal in der Fehlerkorrekturcode-Fehlerlokalisierungs- und Korrektureinrichtung 50 erzeugt wird und das MBY-Signal ein positives Binärsignal ist. Das RE-Signal wird verriegelt,(d.h. beibehalten), bis das MBY-Signal ein Null-Binärsignal ist. Das Fehlersignal tritt etwa 500 ns nach dem Beginn des MBY-Signals bei der bevorzugten Ausführungsform auf. Das MBY-Signal ist, wenn das RE-Signal erzeugt wird, ein positives Binärsignal für 1000 ns. Während dieser Zeitspanne wird die Ausblendschreiboperation mit Fehlerfeststellung in dem Speichermodul beendet bzw. abgeschlossen.
Das MBY-Signal von der Taktschaltung 55 wird der Zentraleinheit 5 zugeführt, um zu signalisieren, daß das Speichermodul 6 nicht verfügbar ist. Darüber hinaus werden die Signale, die das MBY-Signal erzeugen, den UND-Gliedern 106, 107 und 108 zurückgeführt, und zwar in einer solchen Weise, daß die Eingangskanäle zu der Verzögerungsleitung 110 hin während der variablen Zeitspanne gesperrt bzw. unwirksam gemacht werden, während der das MBY-Signal ein positives Binärsignal ist.
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Claims (1)

  1. Patentansprüche
    Speichermodul für eine Datenverarbeitungseinheit, dadurch gekennzeichnet, daß Speicherelementeinrich- tungen (40) vorgesehen sind, die Daten in Form von .Verknüpfungssignale darstellenden physikalischen Größen speichern, daß Schaltungseinrichtungen vorgesehen sind, die eine Gruppe von Speichermodul-Verknüpfungssignalen und Zentraleinheits-Verknüpfungssignalen festhalten, daß erste Signalerzeugereinrichtungen vorgesehen sind, die eine Gruppe von FehlerkorrekturcodeSignalen aus der Gruppe von VerknüpfungsSignalen erzeugen, wobei die Gruppe von CodeSignalen sodann in dem Speichermodul der Gruppe von Verknüpfungssignalen zugeordnet wird, daß zweite Signalerzeugereinrichtungen vorgesehen sind, die Fehlersignale für eine Gruppe von Verknüpfungssignalen erzeugen, welche aus den Speieherelementeinrichtungen (40) herausgezogen sind, wobei diese Fehlersignale einen Fehler in der Gruppe der Speicherverknüpfungssignale lokalisieren und durch Decodierung der Speicherverknüpfungssignale und einer zugehörigen Gruppe von Codesignalen gewonnen werden, die aus den Speicherelementeirr ichtungen (40) herausgeführt werden, daß Korrektureinrichtungen (37) vorgesehen sind, die die Gruppe der Speicherverknüpfungssignale und eine neue Gruppe von Codesignalen zu korrigieren gestatten, welche aus einer neuen Gruppe von Verknüpfungssignalen abgeleitet sind, wobei die neue Gruppe von Verknüpfungssignalen einen Teil der Gruppe der Speicherverknüpfung'ssignale enthält und wobei die korrigierte Gruppe von Codesignalen und die korrigierte Gruppe von Verknüpfungssignalen in den Speicherelementeinrichtungen (40) abgespeichert werden, und daß Zeitsteuereinrichtungen vorge-
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    sehen sind, die einen Speichermodulzugriff durch die Zentraleinheit (5) während einer Zeitspanne verhindern, die lediglich für die Beendigung einer in dem Speichermodul auftretenden Operation ausreicht.
    2. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß ein Speichermodulzugriff durch die Zeitsteuereinrichtungen für eine erste Zeitspanne während einer Leseoperation und während einer Schreiboperation verhindert ist und daß ein Speichermodulzugriff durch die Zeitsteuereinrichtungen für eine zweite Zeitspanne während einer Teilschreiboperation verhindert ist.
    3. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen eine Einrichtung enthalten, die auf die Feststellung eines Fehlers durch die zweiten Signalerzeugereinrichtungen anspricht, daß die Zeitsteuereinrichtungen einen SpeichermoüUlzugriff für eine erste Zeitspanne während einer Leseoperation und während einer Schreiboperation verhindern, daß die Zeitsteuereinrichtungen einen Zugriff während einer zweiten Zeitspanne während einer Teilschreiboperation verhindern, wenn kein Fehler durch die zweiten Signalerzeugereinrichtungen festgestellt wird, und daß die Zeitsteuereinrichtungen einen Speichermodulzugriff für eine dritte Zeitspanne während der Teilschreiboperation auf die Feststellung eines Fehlers hin verhindern.
    4. Speichermodul nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen eine Einrichtung enthal-
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    ten, die auf eine Erneuerungsoperation der Speicherelementeinrichtungei(40) anspricht, wobei die Erneuerungsoperation eine Wiederherstellung der die Verknüpfungssignale darstellenden physikalischen Größen in zumindest einem Teil der Speicherelernenteinrichtungen (40) bewirkt, und daß die Zeitsteuereinrichtungen einen Speichermodulzugriff durch die Zentraleinheit (5) während des ersten Intervalls im Zuge der Erneuerungsoperation verhindern.
    Speichermodul nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen eine erste Verzögerungsleitung (110), drei Verknüpfungsglieder (123,124,126) ' und eine zweite Verzögerungsleitung (130) enthalten, daß die erste Verzögerungsleitung (110) drei AusgangsanscÜLüsse für die Festlegung eines variablen Teiles der ersten, zweiten und dritten Zeitspanne aufweist, daß die zweite Verzögerungsleitung (130) einen konstanten Teil der ersten, zweiten und dritten Zeitspannen festlegt, daß die drei Verknüpfungsglieder (123, 124, 126) die drei Ausgangsanschlüsse mit der zweiten Verzögerungsleitung (130) verbinden, und daß auf eine Aktivierung einer in Frage kommenden Verknüpfungseinrichtung der drei Verknüpfungseinrichtungen hin das Speichermodul (6) für die Zentraleinheit (5) während einer entsprechenden Zeitspanne der drei Zeitspannen nicht verfügbar gemacht ist.
    Speichermodul nach Anspruch 5, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen auf Ausblendsignale, von der Zentraleinheit (5) ansprechen, welche Ausblendsignale eine bestimmte Kombination aus der Gruppe von Verknüpfungssignalen von der Zentraleinheit (5) und der Gruppe von Speicherverknüpfungssignalen bereitstellt, und
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    zwar für die Bildung der neuen Gruppe von Verknüpfungssignalen, wobei ein- Vorhandensein von weniger als sämtlichen Ausblendsignalen zur Aktivierung der Verknüpfungseinrichtungen während der zweiten Zeitspanne führt.
    7. Speichermodul nach Anspruch 6, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen durch die zweite Signalerzeugereinrichtung gesteuert werden, wobei die Ermittelung eines Fehlers während der Teilschreiboperation zur Aktivierung der Verknüpfungseinrichtungen während der dritten Zeitspanne führt, und daß die Aktivierung der Verknüpfungseinrichtungen während der dritten Zeitspanne zur Sperrung der Verknüpfungseinrichtungen während der zweiten Zeitspanne führt.
    8. Verfahren zur Bereitstellung eines operationsabhängigen Intervalls je Speichermoduloperation in einem Speichermodul nach einem der Ansprüche 1 bis 7» enthaltend eine Fehlerkorrekturcοdeeinrichtung zur Erzeugung von Signalgruppen, die von in Speiciiermodul-Speicherelementen abzuspeichernden Datengruppen abgeleitet sind und die zusammen mit den Datengruppen in Speicherelementen für eine Lokalisierung von Fehlern auf ein Herausführen der Datengruppen aus den Speicherelementen abgespeichert werden, dadurch gekennzeichnet,
    a) daß eine Speichermoduloperation auf Befehlssignale von der Zentraleinheit (5) her eingeleitet wird,
    b) daß ein Steuersignal von einer Taktschaltung (55) nahezu gleichzeitig mit der Einleitung der Speichermoduloperation erzeugt wird, wobei durch dieses Steuersignal die Nichtverfügbarkeit das Steuermoduls für die Zentraleinheit (5) signalisiert wird und wobei das
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    Steuersignal an einen Eingangsanschluß der Taktschaltung (55) abgegeben wird, welche hinsichtlich einer weiteren Aktivität gesperrt wird,
    c) daß das Steuersignal nach einer ersten Zeitspanne weggenommen wird, wenn die Speicheroperation eine Leseoperation ist,
    d) daß das Steuersignal nach der ersten Zeitspanne weggenommen wird, wenn die Speicheroperation eine Schreiboperation ist, welche dann auftritt, wenn die in den Speicherelementen abzuspeichernde Datengruppe an das Speichermodul abgegeben wird, und
    e) daß das Steuersignal nach einer zweiten Zeitspanne in dem Fall weggenommen wird, daß die Speicheroperation eine Teilschreiboperation ist, welche dann auftritt, wenn ein Teil einer in den Speicherelementen abzuspeichernden Datengruppe durch einlaufende Daten zu ersetzen ist.
    9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Wegnahme des Steuersignals nach einer zweiten Zeitspanne in dem Fall erfolgt, daß die in den Speicherelementen abzuspeichernde Datengruppe keinen durch die Fehlerkorrekturcodeeinrichtung feststellbaren Fehler enthält, und daß das Steuersignal nach einer dritten Zeitspanne in dem Fall weggenommen wird, daß die in den Speicherelementen abzuspeichernde Datengruppe einen durch die Fehlerkorrektureinrichtung feststellbaren Fehler enthält.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Steuersignal nach der ersten Zeitspanne in dem Fall v/eggenommen wird, daß die Speicheroperation
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    eine Erneuerungsoperation ist, welche zur Wiederherstellung physikalischer Größen dient, die analog den in den Speicherelementen gespeicherten Verknüpfungsdaten sind.
    11. Speichermodul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Zeitsteuereinrichtung auf jede in dem Speichermodul auszuführende Operation anspricht und den Speichermodulgebrauch lediglich während einer Zeitspanne verhindert, die für die Beendigung der Operation erforderlich ist.
    12. Speichermodul nach Anspruch 11, dadurch gekennzeichnet, daß die Zeitsteuereinrichtungen auf Befehlssignale von der Zentraleinheit (5) und der Fehlerkorrekturcodeeinrichtung (50) ansprächen,daß die Zeitsteuereinrichtungen eine erste Zeitspanne für eine Lesespeicheroperation oder eine Schreibspeicheroperation auf das Auftreten eines ersten Satzes von Signalen von der Zentraleinheit (5) hin bereitstellen,daß die Zeitsteuereinrichtungen eine zweite Zeitspanne und eine dritte Zeitspanne für eine Teilschreiboperation auf Befehlssignale von den Zentraleinheiten hin bereitstellen, daß die Zeitsteuereinrichtungen die zweite Zeitspanne auf das Auftreten eines ersrten Signals von der Fehlerkorrekturcodeeinrichtung (50) bereitstellen, welches Signal anzeigt, daß eine gespeicherte Datengruppe keinen feststellbaren Fehler enthält, und daß die Zeitsteuereinrichtungen die dritte Zeitspanne auf das Auftreten eines zweiten Signals von der Fehlerkorrekturcodeeinrichtung (50) bereitstellen, welches Signal anzeigt, daß die gespeicherte Datengruppe einen feststellbaren Fehler enthält.
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    13. Taktschaltung für die Festlegung von drei operationsabhängigen Zeitspannen für ein Speichermodul nach einem der Ansprüche 1 bis 7 oder 11 oder 12, mit Speicherelementeinrichtungen für die Speicherung von Gruppen von VerknüpfungsSignaldaten und mit einer Fehlerkorrektur einrichtung zur Lokalisierung und Korrektur von Fehlern in den Datengruppen, die in den Speicherelementeinrichtungen gespeichert sind, dadurch gekennzeichnet, daß Eingangseinrichtungen vorgesehen sind, die ein Eingangssignal auf die Auslösung einer Operation in dem Speichermodul (6) durch die Datenverarbeitungseinheit erzeugen, daß mit den Eingangseinrichtungen eine Verzögerungsleitung (110) verbunden ist, in der das Eingangssignal zur Übertragung eines Zeitsteuersignals führt, daß ein erstes UND-Verknüpfungsglied vorgesehen ist, welches Eingangssignale aufzunehmen gestattet, einschließlich des Zeitsteuersignals, und zwar nach einer ersten Verzögerung an einem ersten Anschluß der Verzögerungsleitung (110), und einschließlich eines ersten Verknüpfungssteuersignals, daß ein zweites UND-Verknüpfungsglied vorgesehen ist, welches Eingangssignale aufzunehmen gestattet, bestehend aus den Zeitsteuersignalen, die nach einer zweiten Verzögerungszeit an einem zweiten Anschluß der Verzögerungsleitung (110) auftreten, einem Verknüpfungssignal, welches zu dem ersten Verknüpfungssteuersignal komplementär ist,.und einem zweiten Verknüpfungssteuer signal, daß ein drittes UND-Verknüpfungsglied vorgesehen ist, welches Eingangssignale aufzunehmen gestattet, umfassend das ZeitSteuersignal, welches nach einer dritten Zeitspanne an einem dritten Anschluß der Verzögerungsleitung (110) auftritt, und ein
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    Signal, welches verknüpfungsmäßig das Komplement des zweiten Steuerverknüpfungssignals ist, daß mit den Ausgangsanschlüssen der drei Verknüpfungsglieder eine Signalerzeugereinrichtung verbunden ist, die ein Aktivitätssignal erzeugt, welches eine der drei Zeitspannen einnimmt, und zwar bestimmt durch die Aktivierung des jeweiligen einen Verknüpfungsgliedes durch die verzögerten Eingangssignale, und daß mit den Signalerzeugereinrichtungen eine Schaltungssperreinrichtung verbunden ist, die die Eingangsschaltung hinsichtlich eines weiteren Ansprechens auf Signale von der Datenverarbeitungseinrichtung während des Vorhandenseins des Aktivitätssignals unwirksam macht.
    14. Taktschaltung nach Anspruch 13, dadurch gekennzeichnet, daß eine Schaltungseinrichtung vorgesehen ist, die das erste Steuersignal von der Datenverarbeitungseinrichtung ableitet, daß das erste Steuersignal verknüpfungsmäßig das Nichtauftreten einer Teilschreiboperation bezeichnet, welche einen Ersatz eines Teiles einer bezeichneten Datengruppe durch Daten aus der Datenverarbeitungseinheit betrifft, und daß die Schaltungseinrichtung das zweite Steuersignal aus der Fehlerkorrekturcodeeinrichtung ableitet, welches Steuersignal verknüpfungsmäßig das Nichtauf treten eines Fehlers in der bezeichneten Datengruppe bezeichnet.
    15. Speichermodul nach einem der Ansprüche 1 bis 7 oder 11 oder 12, dadurch gekennzeichnet,- daß die Eingangseinrichtung mit der Datenverarbeitungseinheit (5) verbunden ist, daß die Schaltungseinrichtung Datensignalgruppen zu bzw. von der Datenverarbeitungseinheit (5) überträgt, daß
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    eine- Fehlerkorrekturcode-Codiereinrichtung (35) vorgesehen ist, die zugehörige Signalgruppen erzeugt, welche jeweils aus den Signalgruppen abgeleitet sind, daß die Speicherelementeinrichtungen (40) die Signalgruppen zusammen mit den zugehörigen Signalgruppen speichern, daß eine Fehlerkorrekturcode-Decodiereinrichtung (45) vorgesehen ist, welche Fehler in einer gespeicherten Datengruppe zu lokalisieren und korrigieren gestattet, die aus den Speicherelementeinrichtungen (40) herausgeführt ist, wobei die Lokalisierung der Fehler erfolgt, die aus der gespeicherten Datengruppe und einer gespeicherten zugehörigen' Gruppe abgeleitet sind, und daß eine Takteinrichtung (55) vorgesehen ist, die der Datenverarbeitungseinheit (5) das Auftreten einer Operation in dem Speichermodul signalisiert, wobei das Takteinrichtungssignal zu Beginn der Operation durch die Datenverarbeitungseinheit ausgelöst wird und wobei das Takteinrichtungssignal während einer Zeitspanne vorhanden ist, die für die Beendigung der Operation erforderlich ist.
    16. Speichermodul nach Anspruch 15, dadurch gekennzeichnet, daß das Takteinrichtungssignal während einer ersten Zeitspanne während einer Leseoperation in dem Speichermodul (6) auftritt, daß das Takteinrichtungssignal während einer ersten Zeitspanne während einer Schreiboperation in dem Speichermodul (6) auftritt, daß das Takteinrichtungssignal während einer zweiten Zeitspanne während einer Teilschreiboperation auftritt, bei der ein Teil einer' ausgewählten fehlerfreien Datengruppe, die in der Speicherelementeinrichtung (40) gespeichert ist, durch Daten von der Datenverarbeitungseinheit (5) her ersetzt wird, und daß das Takteinrichtungssignal während einer dritten Zeitspanne während.einer Teilschreiboperation
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    auftritt, während der ein Teil einer ausgewählten fehlerhaften Datengruppe in der Speicherelementeinrichtung (40) durch Daten von der Datenverarbeitungseinheit (5) her ersetzt wird.
    17. Speichermodul nach Anspruch 16, dadurch gekennzeichnet, daß eine Paritätseinrichtung (21) vorgesehen ist, welche die Datenparität, die für die von der Datenverarbeitungseinheit (5) abgegebenen Gruppen berechnet ist, mit den zugehörigen Paritätsgruppen vergleicht und die eine zugehörige Paritätsbitgruppe von einer ausgewählten Datengruppe erzeugt s die an die Datenverarbeitungseinheit (5) abzugeben ist, und daß die zugehörige Paritätsbitgruppe an üie Datenverarbeitungseinheit (5) zusammen mit der ausgewählten Datengruppe abgegeben wird.
    18. Speichermodul nach einem der Ansprüche 1 bis 7 oder oder 12 oder 15 bis 17, dadurch gekennzeichnet, daß eine Speichereinrichtung vorgesehen ist, die Daten in Form von Verknüpfungssignalen zu speichern gestattet, daß eine Übertragungseinrichtung vorgesehen ist, die die Datenverknüpfungssignale zwischen der Speichereinrichtung und der Datenverarbeitungseinheit zu übertragen gestattet, daß eine Steuereinrichtung vorgesehen ist, die auf Signale von der Datenverarbeitungseinheit hin eine Gruppe der Datenverknüpfungssignale an einem bestimmten Speicherplatz in der Speichereinrichtung zu speichern gestattet, daß die Steuereinrichtung ferner auf Signale von der Datenverarbeitungseinheit hin eine Gruppe der Datenverknüpfungssignale aus einem vorgewählten Speicherplatz des Speichermoduls (6) herausführt, daß die Steuereinrichtung ferner auf Signale von der
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    Datenverarbeitungseinheit hin einen Teil einer. Gruppe der Datenverknüpfungssignale an einem vorbestimmten Speicherplatz durch einlaufende Datenverknüpfungssignale von der Datenverarbeitungseinheit (5) ersetzt, und daß die Takteinrichtung (55) das Speichermodul (6) hinsichtlich des Ansprechens auf die Datenverarbeitungseinheit solange unwirksam macht, bis eine Aktivitätsperiode durch die Datenverarbeitungseinheit beendet ist, welche Periode eine veränderbare Dauer besitzt, die ausreicht für die Beendigung der Speichermodulaktivität .
    19. Speichermodul nach Anspruch 18, dadurch gekennzeichnet, daß die Übertragungseinrichtung eine Fehlerkorrekturcodeeinrichtung (50) enthält.
    20. Speichermodul nach einem der Ansprüche 1 bis 7» 11» 12 oder 15 bis 19, für eine asynchrone Operation in bezug auf die Datenverarbeitungseinheit, dadurch gekennzeichnet, daß die Takteinrichtung (55) durch die Steuerschaltungseinrichtung des Speichermoduls (6) gesteuert der Datenverarbeitungseinheit (5) eine Nichtverfügbarkeit des Speichermoduls (6) während einer Zeitspanne zu signalisieren gestattet, die für die Beendigung einer Operation ausreicht*
    21. Speichermodul nach Anspruch 20,.dadurch gekennzeichnet, daß die Einrichtung drei operationsabhängige Zeitintervalle der Nichtverfügbarkeit des Speichermoduls (6) signalisiert, nämlich ein erstes Zeitintervall, welches den Abschluß einer. Leseoperation bzw. einer Schreiboperation ermöglicht, ein zweites Zeitintervalls, welches
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    den Abschluß einer Teilschreiboperation ermöglicht, bei der eine Fehlerkorrekturcodeeinrxehtung (50)
    keinen Fehler ermittelt, und ein drittes Zeitintervall, welches den Abschluß einer Teilschreiboperation ermöglicht, bei der die Fehlerkorrekturcodeeinrichtung (50) einen Fehler ermittelt.
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