DE2538802C2 - Schaltung zum Nachweis von Fehlern unter den aus Informations- und Prüfbits erzeugten, einen fehlerhaften Speicherort angebenden Bits - Google Patents
Schaltung zum Nachweis von Fehlern unter den aus Informations- und Prüfbits erzeugten, einen fehlerhaften Speicherort angebenden BitsInfo
- Publication number
- DE2538802C2 DE2538802C2 DE2538802A DE2538802A DE2538802C2 DE 2538802 C2 DE2538802 C2 DE 2538802C2 DE 2538802 A DE2538802 A DE 2538802A DE 2538802 A DE2538802 A DE 2538802A DE 2538802 C2 DE2538802 C2 DE 2538802C2
- Authority
- DE
- Germany
- Prior art keywords
- bits
- parity
- network
- circuit
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
■■λ
Die Erfindung betrifft eine Schaltung zum Nachweis von Fehlern unter den einen fehlerhaften Speicherort
angebenden Bits, die aus den Informations- und Prüfbits eines in einem Halteregister vorübergehend gespeicher-'
ten Worts von einer Schaltung aus Antivalenz-Gliedern erzeugbar sind.
Wie bereits in der deutschen Patentanmeldung P 25 29 152.5-53 ( = nachveröffentlichte deutsche Offenlegungsschrift Nr. 25 29 152) erklärt ist, sind Halbleiterspeicher mit einer Hauptspeichereinheit und einer
Schaltung zur Korrektur eines einzigen Fehlers bekannt to
(ζ. B. auch aus DE-AS 12 84 995). Beim Adressieren der
Hauptspeichereinheit des genannten älteren Vorschlags werden gleichzeitig eine unter 128 Wortgruppen und
ein Bit aus IO24 Bits in allen 45 Bitebenen der einen
Wortgruppe ausgewählt, so daß zugleich die 45 das
adressierte Wort bildenden Bits parallel ausgelesen werden. Dabei ermittelt die zugehörige Schaltung zur
Korrektur eines einzelnen Fehlers in dem Wort aus 45 Bits ein einziges fehlerhaftes Bit Während diese
Schaltung gerade den Fehler in dem adressierten Wort korrigiert, erzeugt sie ein Fehlerwort aus einem
Anzeigebit, das im 1-Zustand die Fehierbedingung
angibt, und aus 6 einen fehlerhaften Speicherort angebenden Bits, die diejenige Bitebenengruppe unter
den 45 Bitebenengruppen identifizieren, die das fehlerhafte Bit enthält Daher stellen die den fehlerhaften Speicherort angebenden Bits eine Information über
den Ort eines Fehlers innerhalb der Hauptspeichereinheit dar.
Der Aufbau weiterer fehlerfrei arbeitender Schaltungen, von denen sich einzelne Fehler korrigieren und
doppelte Fehler wahrnehmen lassen, ist beispielsweise aus dem Aufsatz von W. C Carter u. a. mit dem Titel:
»Error-Free Decoding for Failure-Tolerant Memories« bekannt, der in der Druckschrift: »IEEE Internationa!
Computer Conference Proceedings«, (Juni 1970), Seiten 229 bis 239, erschienen ist In diesen bekannten
Schaltungen findet jedoch keine Oberprüfung der endgültigen Ausgangssignale des die den fehlerhaften
Speicherort angebenden Bits erzeugenden Schaltungsteiles statt; die ausgegebenen den fehlerhaften Speicherort angebenden Bits unterliegen also keiner
vollständigen Überprüfung auf Fehler.
Der Erfindung liegt somit die Aufgabe zugrunde, eine
Schaltung zum Nachweis fehlerhaft erzeugter, den fehlerhaften Speicherort angebender Bits anzugeben,
die eine Information über den Ort im Hauptspeicher darstellen, von dem aus ein falsches Informationsbit
ausgegeben wurde.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst daß an den Stufen des Halteregisters parallel zu der die
den fehlerhaften Speicherort angebenden Bits erzeugenden Schaltung die Antivalenz-Cl'cder eines Paritäts-Vorhersagenetzwerkes in der Weise angeschlossen sind,
daß die Anzahl der mit jeder Stufe des Halteregisters verbundenen Eingangsklemmen der Empfangs-Antivalenz-Glieder in der Schaltung und dem Paritätsvorhersagenetzwerk gerade ist und daß die den fehlerhaften
Speicherort angebenden Bits und das von dem Paritäts-Vorhersagenetzwerk gelieferte Paritätsvorhersagebit einem Paritäts-Prüfnetzwerk zuführbar sind, das
zur Fehleranzeige ein Speicherort-Fehlerprüfbit abgibt
Außerdem ist aus der deutschen Patentschrift 14 99 256 eine Anordnung zur Kontrolle der Zeichenverarbeitung für Fernmelde-Vermittlungsanlagen bekannt, bei der beispielsweise zwei Zeichen aus je zwei
Bits in eine Schaltung zur Verarbeitung von binären Zeichen eingespeist werden. Zwischen den Bits der
beiden Zeichen werden in dieser Schaltung logische Additionen und Multiplikationen durch Verknüpfungen
der Antivalenz bzw. Konjunktion verwirklicht und es treten auf drei Ausgangsleitupgen die Ergebniszeichen
auf. Parallel an den Eingangsleitungen der genannten Schaltung zur Verarbeitung von Zeichen sind Eingangskontroll-Verknüpfungsschaltungen angeschlossen, von
denen aus den beiden eingehenden Zeichen mit je zwei Bits ein Paritätsbits erzeugt wird. In ähnlicher Weise
werden die Ergebniszeichen von den Ausgangsleitungen zu Ausgangskontroll-Verknüpfungsschaltungen hin
abgezweigt, die aus den empfangenen Ergebniszeichen ein weiteres Paritätsbit erzeugen. Die beiden getrennt
erzeugten Paritätsbits werden einem Komparator zugeleitet, der im Falle ihrer Nichtübereinstimmung ein
Fehlersignal abgibt
Wenn man auch bei dieser bekannten Anordnung versucht, den Schaltungsaufwand möglichst klein zu
halten, kommt man doch ohne den Komparator als Hilfsmittel zur Erzeugung eines Signals für die Anzeige
eines Fehlers nicht aus.
In der vorliegenden Schaltung wird ein Algorithmus
zur Überprüfung der Ausgangssignale des die einen fehlerhaften Speicherort angebenden Bits erzeugenden
Netzwerkes in einem Decodierer eines datenverarbeitenden Systems benutzt, die einen Code zur Anzeige
von Fehlern darstellen. Der Decodierer nimmt ein binäres Wort aus Informations- und Prüfbits an und
erzeugt aus diesem in einem entsprechenden Netzwerk die einen fehlerhaften Speicherort angebenden Bits, die
selbst anschließend in einem Netzwerk zur Fehlerwahrnehmung uiid -korrektur entschlüsselt werden, um die
korrigierbaren Fehler im binären Wort örtlich festzulegen und zu verbessern. Mit dem die einen fehlerhaften
Speicheroit angebenden Bits erzeugenden Netzwerk ist eine Prüfschaltung gemäß der Erfindung vertunden,
damit die Fehler bei der Erzeugung der einen fehlerhaften Speicherort angebenden Bits aus dem
binären Wort wahrgenommen werden können.
Die Prüfschaltung der den fehlerhaften Speicherort angebenden Bits gemäß der Erfindung weist ein
Paritätsvorhersage- und Paritätsprüf-Netzwerk auf, von denen das erste ein Paritätsbaum ist — es soll anerkannt «1
werden, daß Antivalenz-Glieder mit k Eingangsklemmen, wobei k eine positive ganze Zahl größer als 3
bedeutet, gleichbedeutend mit Paritätsgliedern, die k Eingänge aufweisen, sind und aus k— 1 Antivalenz-Gliedern
mit zwei Eingangsklemmen aufgebaut sein können y,
— vergleiche den Aufsatz von R. K. Richards in »Digital Design« Wäiey-Interscience, (1971), Seiten 198-200 —
deren Eingänge die Informations- und Prüfbits und deren Ausgänge gemeinsam mit denen des die den
fehlerhaften Speicherort angebenden Bits erzeugenden -m
Netzwerkes, (Was ein Gesamtparitätsnetzwerk sein kann), die Eingänge des Paritätsprüfnetzwerkes darstellen,
dessen Ausgang unter den den fehlerhaften Speicherort angebenden Bits einen Fehler anzeigen
kann. Das Paritätsvorhersagenetzwerk ist ein Paritäts- r> baum, dessen Terme derart beschaffen sind, daß in
Kombination mit dem die den fehlerhaften Speicherort
angebenden Bits erzeugenden Netzwerk die folgenden Eigenschaften für ihn gelten:
~>n
1. Jeder Eingang zu d.?m die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerk
erscheint als geradzahliges Vielfaches in den Gleichungen des die den fehlerhaften Speicherort
angebenden Bits erzeugenden Netzwerkes und des r. Paritätsvorhersage-Netzwerkes.
2. Jedes innere Verknüpfungsglied in den beiden zuvor bezeichneten Netzwerken weist eine ungerade
Anzahl von Ausgangsleitungen auf.
60
Drei Ausführungsbeispiele der Erfindung sind als Fig. 1 bis 3 in der Zeichnung wiedergegeben und
werden im folgenden näher erläutert.
Aus mehreren Informationsbits und vorzugsweise einigen Prüfbits eines aus einem Matrixspeicher t>i
ausgelesenen Worts erzeugt ein entsprechendes Netzwerk mehrere den fehlerhaften Speicherort angebende
Bits, die anschließend selbst in einem Netzwerk zur Fehlerwahrnehmung und -korrektur decodiert werden,
um etwaige Fehler örtlich festzustellen und zu verbessern. Gemäß der Erfindung ist eine Schaltung
vorgesehen, die feststellt, ob die erzeugten den fehlerhaften Speicherort angebenden Bits selbst richtig,
also fehlerfrei sind.
Die Prüfschaltung der den fehlerhaften Speicherort angebenden Bits ist gemäß der Erfindung aus zwei
gesonderten logischen Netzwerken aufgebaut, die je aus Antivalenz-Gliedern, nämlich einem Paritätsvorhersage-
und einem Paritätsprüfnetzwerk zusammengesetzt sind. Das zugehörige, die den fehlerhaften Speicherort
angebenden Bits erzeugende Netzwerk, das ebenfalls aus Antivalenz-Gliedern besteht, enthält an seiner
Ausgangsseite zwei oder mehrere Verknüpfungsglieder, die je normalerweise aus einem Paritätsbaum (aus
Antivalenz-Gliedern) mit drei oder mehr Eingängen gebildet sind, wobei die ihnen zugeführten Signale
ausgewählte Informations- und Prüfbits darstellen; oder andererseits kann jeder Eingang selbst den Ausgang
eines oder mehrerer innerer Verkmlpfungsglieder bilden, die ein Paritätsbaum aus Antivalenz-Gliedern
sein können; diese inneren Verknüpfungsgiieder liegen
elektrisch zwischen den Informations- und Prüfbits und
sind die Eingänge zu den am Ausgang liegenden Verknüpfungsgliedern. Der Ausgang aller inneren und
äußeren Verknüpfungsgliedern muß eine ungerade Anzahl Klemmen aufweisen.
Das Paritätsvoraussagenetzwerk hat dasselbe logische Niveau wie die am Ausgang liegenden Verknüpfungsglieder
des die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerkes, und seinen
Eingangsklemmen werden gewisse Informations- und Prüfbits unmittelbar oder über innere Verknüpfungsglieder des die den fehlerhaften Speicherort angebenden
Bits erzeugenden Netzwerkes zugeführt Den Eingangsklemmen des Paritätsprüfnetzwerkes werden
die Ausgangssignale der am Ausgang liegenden Verknüpfungsglieder des die den fehlerhaften Speicherort
angebenden Bits erzeugenden Netzwerkes, also die den fehlerhaften Speicherort angebenden Bits und das
Ausgangssignal des Paritätsvorhersagenetzwerkes, also das Paritätsvorhersagebit L zugeleitet. Vom Paritätsprüfnetzwerk
wird das Speicherort-Fehlerprüfbit Cs ausgegeben, das anzeigt, ob unter den den fehlerhaften
Speicherort angebenden Bits ein Fehler vorhanden ist. Falls außerdem den Informations- und Prüfbits ein
gesondertes Paritätsbit P hinzugefügt ist, kann ein Gesamtparitätsnetzwerk auf demselben logischen Niveau
wie die am Ausgang liegenden Verknüpfungsgiieder des die den fehlerhaften Speicherort angebenden Bits
erzeugenden Netzwerkes und des Paritätsvorhersagenetzwerkes enthalten sein, wobei sein Ausgang, nämlich
das Gesamiparitätsbit Pt, als weiteres Signal dem
Paritätspriifnetzwerk zugeführt wird.
In der ersten Ausführungsform der Erfindung gemä3 der F i g. 1 ist ein Halteregister 10 zur vorübergehenden
Aufnahme eines Wortes aus 7 Bits 0-6 vorgesehen, von
denen das Bit 6 den höchsten Rang hat; seine Bits 3 — 6 sind Informationsbiis und seine Bits 0 — 2 Prüfbits. Ein
die den fehlerhaften Speicherort angebenden Bits erzeugendes Netzwerk 12 enthält drei am Ausgang
liegende Verknüpfungsglieder 14,16 und 18 und nimmt die Informations- und Prüfbits des Worts aus dem
Halteregister 10 auf, um entsprechende den fehlerhaften Speicherori angebende Bits 5b, Si und Sj über Leitungen
15, M und 19 abzugeben. Diese werden anschließend in einem der FehlerwahrnehmunE und -korrektur dienen-
JO
den Netzwerk entschlüsselt, um die Fehler in dem im Halteregister 10 aufbewahrten binaren Wort auszubessern.
Mit dem Halteregister 10 und dem die den fehlerhaften Speicherort angebende Bits erzeugenden
Netzwerk 12 ist eine diese Bits prüfende Schaltung 20 verbunden, die aus einem Paritätsvorhersagenetzwerk
22 und einem Paritätsprüfnetzwerk 24 besteht. Das Paritätsvorhersagenetzwerk 22 befindet sich auf demselben
logischen Niveau wie die Verknüpfungsglieder 14,16 und 18 des Netzwerkes 12 und nimmt gewisse Bits
des im Haltercgister 10 aufbewahrten Wortes unmittelbar auf. Das Paritätsprüfnetzwerk 24 empfängt seine
Eingangssignalc von den Verknüpfungsgliedern 14, 16 und 18, nämlich die den fehlerhaften Speicherort
angebenden Bits So, Si und .52, sowie das Paritätsvorhersagebit
L aus dem Paritätsvorhersagenetzwerk 22. Vom Paritätsprüfnetzwerk 24 wird als Ausgangssignal der
prüfenden Schaltung 20 das Speicherort-Fehlerprüfbit Csgeliefert, das einen Fehicr umer den den fehler iumen
Speicherort angebenen Bits anzeigt.
Die Ausführungsform der Fig. I arbeitet mit einem
(7,4)-Hammingcode, der in der US-Patentschrift Nr. Re 23.601 von Hamming u. a. erläutert ist. Die Erfindung
umfaßt einen Algorithmus zum Aufbau einer Prüfschaltung für ein die den fehlerhaften Speicherort angebenden
Bits erzeugendes Netzwerk mit einem beliebigen Fehlercode aus einem Netzwerk mit Antivalenz-Gliedern.
Das Paritätsvorhersagenetzwerk ist dabei derart aus Antivalenz-Gliedern aufgebaut, daß die Terme
seiner logischen Gleichungen in Kombination mit den Termen der logsichcn Gleichungen des die den
fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerkes die folgenden Bedingungen erfüllen müssen:
1. Jedes Eingangssignal des die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerkes,
also jedes diesem Netzwerk zugeleitete Informations und Prüfbit des Wortes, aus dem die -40
den fehlerhaften Speicherort angebenden Bits erstellt werden sollen, erscheint in den logischen
Gleichungen des die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerkes und des
Paritätsvorhersagenetzwerkes als geradzahliges -ti
Vielfaches.
2. Die Ausgänge jedes inneren Verknüpfungsgliedes, also der Verknüpfungsglieder, die elektrisch zwischen
den Informations- und Prüfbits des Wortes und den Eingängen der am Ausgang liegenden v>
Verknüpfungsglieder angeschlossen sind, weisen eine ungerade Anzahl Ausgangsklemmen auf.
Die Bedingung 1) stellt sicher, daß jedes Bit eine geradzahlige Parität besitzt, so daß dann, wenn ein
Verknüpfungsglied innerhalb des die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerkes
und des Paritätsvorhersagenetzwerkes einen Fehler hervorruft, dieser Fehler wahrgenommen wird. Durch
die Bedingung 2) ist gewährleistet, daß ein beliebiger Fehler wahrgenommen wird, der von einem einzelnen
Verknüpfungsglied in dem die den fehlerhaften Speicherort angebenden Bits erzeugenden Netzwerk
verursacht ist, das nicht vollständig bitgeschnitten ist
Das die den fehlerhaften Speicherort angebenden Bits erzeugende Netzwerk 12 der Fig. 1 weist unter
Verwendung des (7,4)-Hammingcode die folgenden logischen Gleichungen auf, in denen das Vorzeichen
+ die Antivalenz-Verknüpfung bedeuten:
S2 =
S\ =
S0 -
Wenn die Terme dieser logischen Gleichungen unter Betrachtung der obigen Bedingung I) ausgewertet
werden, hat, wie man erkennt, das Paritätsvorhersagenetzwerk 22 die folgende logische Gleichung:
Ferner werden hei dieser Ausführungsform keine inneren Verknüpfungsglieder angewendet. Als Eingangssignale
des Paritätsprüfnetzwerkes 24 sind die Signale wirksam, die von den am Ausgang liegenden
Verknüpfungsgliedern 14, 16 und 18 des Netzwerkes 12 abgegeben werden, also die den fehlerhaften Speicherort
angebenden Bits So, Si und S2 gemeinsam mit dem
Päriiätsvurhcrsagcbit L de. Netzwerkes 22. Vom
Paritätsprüfnetzwerk 24 und zugleich von der Prüfschaltung 20 wird das Speicherort-Fehlerprüfbit Cs ausgegeben,
daß einen Fehler unter den den fehlerhaften Speicherort angebenden Bits So. Si und S2 anzeigen
kann.
Bei der Ausführungsform der Fig. 2 hält ein Halteregister 30 ein Wort von 8 Bit Länge vorübergehend
lest, das die Informationsbits 6 bis 3 und die Prüfbit;·. 2, 1, 0 und P enthält; unter diesen ist das Bit P
das Paritätsbit und das Bit 6 das von höchstem Rang. Mit den Stufen des Halteregisters 30, die die Bits 6—0
speichern, ist ein den fehlerhaften Speicherort angebende Bits erzeugendes Netzwerk 32 mit Verknüpfungsgliedern
34,36 und 38 verbunden und erzeugt mit Hilfe der Informations- und Prüfbits die den fehlerhaften
Speicherort angebenden Bits So, Si und S2. Innerhalb des
Netzwerkes 32 befindet sich ein Gesamtparitätsnetzwerk 40 auf demselben logischen Niveau wie die
Verknüpfungsglieder 34, 36 und 38. Das Gesamtparitätsnetzwerk 40 empfängt aus dem Halteregister 30 alle
Informations- und Prüfbits des Wortes einschließlich des Paritätsbit P, das nicht dem die den fehlerhaften
Speicherort angebenden Bits erzeugenden Netzwerk 32 zugeleitet wird. Vom Gesamtparitätsnetzwerk 40 wird
ein Gesamtparitätsbit Pa erzeugt und abgegeben, das einen Paritätsfehler in dem Wort anzeigt, das im
Halteregister 30 aufbewahrt ist.
Mit dem Halteregister 30 und dem die den fehlerhaften Speicherort angebenden Bits erzeugenden
Netzwerk 32 ist elektrisch eine Speicherort-Fehlerprüfschaltung 42 aus einem Paritätsvorhersagenetzwerk 44
und einem Paritätsprüfnetzwerk 46 verbünde·.. Das Paritätsvorhersagenetzwerk 44 besitzt dasselbe logische
Niveau wie die Verknüpfungsglieder 34,36 und 38 und das Gesamtparitätsnetzwerk 40, und ihm werden
gewisse Bits des Wortes aus dem Halteregister 30 unmittelbar zugeleitet. Dem Paritätsprüfnetzwerk 46
werden die den fehlerhaften Speicherort angebenden Bits So, Si und S2 als Ausgangssignale der Verknüpfungsglieder 34,36 und 38, das Gesamtparitätsbit Po aus dem
Gesamtparitätsnetzwerk 40, sowie das Paritätsvorhersagebit L als Ausgangssignal des Paritätsvorhersagenetzwerkes
44 zugeführt Das vom Paritätsprüfnetzwerk 46 abgegebene Signal, das zugleich die Speicherort-Fehlerprüfschaltung
42 verläßt, ist das Speicherort-Fehlerprüfbit Cs. das einen Fehler unter den den
fehlerhaften Speicherort angebenden Bits anzeigen kann.
Das die den fehlerhaften Speicherort angebenden Bits erzeugende Netzwerk 32 erfüllt unter Verwendung
des einen einzelnen Fehler korrigierenden und einen doppelten Fehler wahrnehmenden (8,4)-Hammingcode
die folgenden logischen Gleichungen:
Diese logischen Gleichungen stimmen mit denen überein, die zur Definition des die den tehlerhaften
Speicherort angebenden Bits erzeugenden Netzwerkes 12 der F i g. 1 verwendet wurden. Das Gesamtparitätsnetzwerk
40 erfüllt die folgende logische Gleichung:
P0 = ^, + b-i + bt + b) + bj + b\ + bo + bp.
Bei einer Auswertung der Terme dieser logischen Gleichungen unter Berücksichtigung der obengenann-
werk 44 die logische Gleichung:
Gesamtparitätsnetzwerk 70 aufgebaut ist. Mit Hilfe der inneren Verknüpfungsglieder 60 und M wird die Anzahl
der Eingangsklemmen an den nachgeschalteten Verknüpfungsgliedern 54, 56 und 58, am Gesamtparitätsnetzwerk
70 und am Paritätsvorhersagenetzwerk 74 herabgesetzt, das zu einer Speicherart-Fehlerprüfschaltung
72 gehört. Bei dieser Ausführungsform, bei der die bereits aufgeführte Bedingung 2) vorausgesetzt ist, folgt
das innere Verknüpfungsglied 60 der logischen Gleichung:
Γ j I ft t CV QI*
C Λ OfUPt 7 -
Auch bei dieser Ausführungsform werden keine inneren Verknüpfungsglieder benötigt.
Bei der dritten Ausführungsform der Erfindung nach der Fig. 3 speichert ein Halteregister 50 vorübergehend
ein Wort von 8 Bits Länge, von denen die Bits P und 0 bis 2 Prüfbits und die Bits 3 bis 6 Informationsbits
wie beim Halteregister 30 der Fig. 2 sind. Mit den die Bits enthaltenden Stufen des Halteregisters 50 ist ein die
den f.hierhaften Speicherort angebenden Bits erzeugendes Netzwerk 52 verbunden, das aus am Ausgang
liegenden Verknüpfungsgliedern 54, 56 und 58, inneren
Verknüpfungsgliedern 60 und 64 und aus einem und das innere Verknüpfungsglied 64 der Gleichung:
G2 = bi + b,.
G2 = bi + b,.
Die Ausgangsklemme des inneren Verknüpfungsgliedes 60 ist über je eine Leitung 61, 62 bzw. 63 mit den
beiden Verknüpfungsgliedern 58 und 56 bzw. mit dem Gesamtparitätsnetzwerk 70 verbunden, und das innere
VprliniinfiinusiTlipr) A4 ist über ie eine Auseanesleitune
65, 66 bzw. 57 am Verknüpfungsglied 54, am Gesamtparitätsnetzwerk 70 und am Paritätsvorhersagenetzwerk
74 angeschlossen; wie man sieht, ist hierdurch die obige Bedingung 2) erfüllt.
Zusammenfassend betrachtet, wird zur Überprüfung des die den fehlerhaften Speicherort angebenden Bits
erzeugenden Netzwerkes im Decodierer ein Algorithmus angewendet. Die die den fehlerhaften Speicherort
angebenden Bits prüfende Schaltung weist Paritätsvorhersage- und Paritätsprüfnetzwerke auf, von denen das
erstere ein Paritätsbaum ist, dessen Terme in Kombination mit denen, die die Logik zur Erzeugung der den
fehlerhaften Speicherort angebenden Bits definieren, die Eigenschaften des Algorithmus erfüllen.
Hierzu 3 Blatt Zeichnungen
Claims (3)
1. Schaltung zum Nachweis von Fehlern unter den einen fehlerhaften Speicherort angebenden Bits, die
aus den Informations- und Prüfbits eines in einem Halteregister vorübergehend gespeicherten Wortes
von einer Schaltung aus Antivalenz-Gliedern erzeugbar sind,dadurch gekennzeichnet,daß
an den Stufen (6—0) des Halteregisters (10) parallel zu der die den fehlerhaften Speicherort angebenden
Bits (S2-Sa) erzeugenden Schaltung (12) die
Antivalenz-Glieder- eines Paritätsvorhersagenetzwerkes (22) in der Weise angeschlossen sind, daß die
Anzahl der mit jeder Stufe (6—0) des Halteregisters 1 >
(10) verbundenen Eingangsklemmen der Empfangs-Antivalenz-Glieder in der Schaltung (12) und dem
Paritätsvorhersagenetzwerk (22) gerade ist und daß die den fehlerhaften Speicherort angebenden Eies
(S2-So) und das von dem Paritätsvorhersagenetzwerk (22>
gelieferte Paritätsvorhersagebit (L) einem Paritätsprüfnetzwerk (24) zuführbar sind, das zur
Fehleranzeige ein Speicherort-Fehlerprüfbit (Cs) abgibt (F ig. 1).
2. Schaltung nach dem Anspruch 1, bei der zu den Informations- und Prüfbits ein zusätzliches Paritätsbit hinzugefügt ist das als Prüfbit in einer
zusätzlichen Stufe des Halteregisters untergebracht ist, dadurch gekennzeichnet daß innerhalb der die
den fehlerhaften Speicherort angebenden Bits (S2-S0) erzeugenden Schaltung (32) ein Gesamtparitätsnetzwv-rk (40) an allen Stufen (6-0, P) des
Halteregisters (30) jugescWossen ist von dem ein
Gesamtparitätsbii (P^ dem Paritälsprüfnetzwerk
(46) zusätzlich zuführbär ist (F.; §. 2).
3. Schaltung nach dem Anspruch 1 oder 2, dadurch gekennzeichnet daß zumindest die Informationsbits
6 bis 3 des Halteregisters (50) Antivalenz-Gliedern (60,64) zuführbar sind, die der die den fehlerhaften
Speicherort angebenden Bits erzeugenden Schaltung (52) vorgeschaltet sind, und daß die Anzahl der
Eingangsklemmen (C1, G2) der die den fehlerhaften
Speicherort angebenden Bits (S2-So) und gegebenenfalls das Gesamtparitätsbit (P0) erzeugenden
Schaltung (52) und des Paritätsvorhersagenetzwerkes (74), die mit dem jeweiligen Ausgang der
Antivalenz-Glieder (60,64) verbunden sind, ungerade ist (F ig. 3).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US503011A US3891969A (en) | 1974-09-03 | 1974-09-03 | Syndrome logic checker for an error correcting code decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2538802A1 DE2538802A1 (de) | 1976-03-18 |
| DE2538802C2 true DE2538802C2 (de) | 1983-07-14 |
Family
ID=24000394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2538802A Expired DE2538802C2 (de) | 1974-09-03 | 1975-09-01 | Schaltung zum Nachweis von Fehlern unter den aus Informations- und Prüfbits erzeugten, einen fehlerhaften Speicherort angebenden Bits |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US3891969A (de) |
| JP (1) | JPS5152255A (de) |
| DE (1) | DE2538802C2 (de) |
| FR (1) | FR2284224A1 (de) |
| GB (1) | GB1520015A (de) |
| IT (1) | IT1034623B (de) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218136A (en) * | 1975-08-01 | 1977-02-10 | Hitachi Ltd | Signal processing unit |
| JPS61102841A (ja) * | 1984-10-24 | 1986-05-21 | Nec Corp | 回線品質監視装置 |
| US4759020A (en) * | 1985-09-25 | 1988-07-19 | Unisys Corporation | Self-healing bubble memories |
| US4740968A (en) * | 1986-10-27 | 1988-04-26 | International Business Machines Corporation | ECC circuit failure detector/quick word verifier |
| US4884273A (en) * | 1987-02-03 | 1989-11-28 | Siemens Aktiengesellschaft | Method and apparatus for monitoring the consistency of successive binary code signal groups in data processing equipment |
| US4873685A (en) * | 1988-05-04 | 1989-10-10 | Rockwell International Corporation | Self-checking voting logic for fault tolerant computing applications |
| EP0400179B1 (de) * | 1989-05-31 | 1995-07-19 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum internen Paralleltest von Halbleiterspeichern |
| US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
| JP3217993B2 (ja) * | 1997-07-09 | 2001-10-15 | 沖電気工業株式会社 | パリティチェック回路 |
| JP4413091B2 (ja) * | 2004-06-29 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3245049A (en) * | 1963-12-24 | 1966-04-05 | Ibm | Means for correcting bad memory bits by bit address storage |
| US3573728A (en) * | 1969-01-09 | 1971-04-06 | Ibm | Memory with error correction for partial store operation |
| US3634665A (en) * | 1969-06-30 | 1972-01-11 | Ibm | System use of self-testing checking circuits |
| US3825894A (en) * | 1973-09-24 | 1974-07-23 | Ibm | Self-checking parity checker for two or more independent parity coded data paths |
| US3999051A (en) * | 1974-07-05 | 1976-12-21 | Sperry Rand Corporation | Error logging in semiconductor storage units |
-
1974
- 1974-09-03 US US503011A patent/US3891969A/en not_active Expired - Lifetime
-
1975
- 1975-03-26 IT IT21702/75A patent/IT1034623B/it active
- 1975-06-13 FR FR7518578A patent/FR2284224A1/fr active Granted
- 1975-08-12 GB GB33479/75A patent/GB1520015A/en not_active Expired
- 1975-09-01 DE DE2538802A patent/DE2538802C2/de not_active Expired
- 1975-09-03 JP JP50106883A patent/JPS5152255A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US3891969A (en) | 1975-06-24 |
| DE2538802A1 (de) | 1976-03-18 |
| JPS5152255A (en) | 1976-05-08 |
| IT1034623B (it) | 1979-10-10 |
| GB1520015A (en) | 1978-08-02 |
| FR2284224B1 (de) | 1980-08-01 |
| FR2284224A1 (fr) | 1976-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2060643C3 (de) | Schaltungsanordnung zur Korrektur von Einzelfehlern | |
| DE3638632C2 (de) | ||
| DE2132565C3 (de) | Umsetzer | |
| DE3111447C2 (de) | ||
| DE2357168C2 (de) | Schaltungsanordnung für einen Speichermodul | |
| DE3603926A1 (de) | Halbleiter-speicherelement | |
| EP0922254B1 (de) | Fehlererkennung in einem speichersystem | |
| DE2538802C2 (de) | Schaltung zum Nachweis von Fehlern unter den aus Informations- und Prüfbits erzeugten, einen fehlerhaften Speicherort angebenden Bits | |
| EP0219917B1 (de) | Vermittlungsanlage mit Fehlerkorrektur | |
| DE3209679A1 (de) | Halbleiter-speichereinrichtung | |
| DE2941868A1 (de) | Anordnung zur vornahme einer fehlerkorrektur und fehlerermittelung bei binaerwoertern | |
| DE3045609C2 (de) | ||
| DE3727586C2 (de) | Datenverarbeitungsanordnung bestehend aus vier im wesentlichen gleich aufgebauten Moduln | |
| DE2455235C2 (de) | Verfahren und Einrichtung zur Fehlererkennung in Zeitvielfachvermittlungsanlagen | |
| EP0470341B1 (de) | Verfahren und Schaltungsanordnung für die Aufnahme und Weiterleitung von nach einem asynchronen Transfermodus übertragenen Nachrichtenzellen durch eine ATM-Vermittlungseinrichtung | |
| DE1250163B (de) | Einrichtung zur Paritätsprüfung von Speicherworten | |
| DE10257337A1 (de) | System und Verfahren zum Speichern von Paritätsinformationen in Sicherungen | |
| DE4335116A1 (de) | Feldbussystem | |
| DE69534316T2 (de) | Telekommunikationsanlage mit einem prozessorsystem und ein prozessorsystem | |
| DE19635240A1 (de) | Speichersystem | |
| DE2915113A1 (de) | Busvorrichtung fuer ein datenverarbeitendes system | |
| DE112021000637T5 (de) | Kontinuierlicher monotoner zähler für speichervorrichtungen | |
| DE2524129C3 (de) | Zeitsteuereinheit für die Steuerung logischer Schaltungen | |
| EP0922251B1 (de) | Speichersystem | |
| DE4300025C1 (de) | Verfahren und Einrichtung zur fehlercodierenden Datenübertragung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OD | Request for examination | ||
| OGA | New person/name/address of the applicant | ||
| 8125 | Change of the main classification |
Ipc: G11C 29/00 |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: UNISYS CORP. (N.D.GES.D.STAATES DELAWARE), BLUE BE |
|
| 8328 | Change in the person/name/address of the agent |
Free format text: EISENFUEHR, G., DIPL.-ING. SPEISER, D., DIPL.-ING. RABUS, W., DR.-ING. BRUEGGE, J., DIPL.-ING., 2800 BREMEN MAIWALD, W., DIPL.-CHEM.DR., PAT.-ANWAELTE, 8000 MUENCHEN |