DE2357168C2 - Schaltungsanordnung für einen Speichermodul - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum

to Steuern des Betriebs eines mit einer Daten"erarbeitungscinheit verbundenen Speichermoduls, welcher über eine Registereinrichtung mit der Datenverarbeitungseinheit verbunden ist und in welchem eine Speicheranordnung mit Fehlerprüf- und Fehlerkorrektureinrichtungen verbunden ist.

In einer Datenverarbeitungseinheit bzw. Datenzencraleinheit wird eine von der zentralen Verarbeitungseinrichtung benötigte Information (die in typischer Weise in Form von binären Datenbytes vorliegt) in einem oder mehreren Speichermodulen gespeichert und aus einem oder mehreren Speichermodulen herausgesucht bzw. wieder bereitgestellt (siehe US-PS 35 73 728). Die Zeitspanne, die erforderlich ist für die Beendigung einer Operation durch den Speichermodul, kann von der besonderen Speicheroperation abhängen. Verschiedentlich wird z. B. eine Fehlerkorrekturcodeeinrichtung (ECC) mit Metalloxid-Halbleiter-(MOS)-Speicherelementmatrizen bzw. -feldern verwendet, um die nachteiligen Auswirkungen von störenden Fehlern auf die Informa tionszusammengehörigkeit bzw. -Integrität zu minimisieren. (Das Verfahren und die Realisierung des Fehlerkorrekturcudes ist in dem Buch »Error-Correcting Codes« von W. Wesley Peterson und E. J. Weldon Jr, MIT. Press Cambridge 1972 erläutert.) Die »Ausblend-Schreib-Operation« oder die »Teil-Schreiboperation« (das ist eine Operation, in der ein Teil einer in einem Speicherfeld gespeicherten Datengruppe durch einlaufende Daten ersetzt wird) benötigt eine längere Zeitspanne als eine normale Operation oder »vollstän-

■to dige« Schreiboperation, wenn das Fehlerkorrekturcodeverfahren angewandt wird Somit ändert sich die Zeitspanne, während der das Speichernodul für die zentrale Verarbeitungseinrichtung nicht zur Verfügung steht, u. zw. als Funktion der Speichermoduloperation. Wenn die Datengruppen oder »Wörter« zwecks Erhöhung der Datenbedienungsgeschwindigkeit der Datenverarbei-Uingseinheit bzw. -Zentraleinheit in der Größe zunehmen, erlangt darüber hinai.. die »Ausblend-Schreiboperation« eine größere Bedeutung.

ίο Es ist auf dem vorliegenden Gebiet bekannt, einen Speicherzyklus bereitzustellen, der eine konstante Zeitspanne dauert bzw. einnimmt. Die für den Speicherzyklus gewählte Zeitspanne besitzt eine ausreichende Größe, so daß die längste Operation des Speichermo-

^r)5 duls innerhalb ihrer Grenzen untergebracht werden kann. Daher können sämtliche Speicheroperationen unwirksam sein, da ein Speichermodul unnötigerweise für die zentrale Verarbeitiingseinrichtung nicht verfügbar sein kann.

M) Aus der US-PS 36 39 913 ist eine Adressiermethode bekannt, bei der der Speicher mit einer solchen Adrcssierrate adressiert wird. diilJ die Zeit zum Auslesen der gewünschten Daten aus dem Speicher groß genug ist. Aus der US-PS 36 23 017 ist es bekannt, die Abarbci-

(■') tiingsgeschwindigkeil bei solchen Befehlen, welche eine relativ lange Abarbciuingszeit verbrauchen durch Erhohen der Taktrate zu steigern. In Anlehnung an diesen Gedankengang wird in der US-PS 36 36 123 für den Fall.

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daß der Speicher schneller als der Prozessor zu arbeiten Registers 20 werden der Prüfbitkorrekturginrichtung 37

vermag in Abhängigkeit von auszuführenden Steuer- und der Paritätsprüfschaltung 21 über die Hauptleitung

worten eine Auswahl aus drei verschieden langen Ar- 24 zugeführt Die Paritätsprüfschaltung 21 berechnet

beitszyklen bereitgestellt die Parität der Datenbytes und vergleicht das Ergebnis

Aufgabe der Erfindung ist es, demgegenüber, ausge- 5 mit den Paritätsbits, die das Datenwort begleiten. Jegli-

hend von einer Schaltungsanordnung der im Oberbe- ehe Diskrepanz wird der Zentraleinheit 5 über die

griff des Hauptanspruchs angegebenen Art, einen Weg Hauptleitung 59 signalisiert.

aufzuzeigen wie der Speichermodul in effektiver Weise Die Datenbits und die Prüfbits des Speicherelementin unterschiedliche Betriebsarten einbezogen werden feides 40 werden einem Fehlerkorrekturcode-Decoder kann, ohne daß es dabei zu Informationsverlust kommt 10 45 und einer Fehlerkorrekturcode-Fehlerlokalisierungsund eine optimale Anpassung an die Art der Speicher- und Korrektureinrichtung 50 über die Hauptleitung 41 operation möglich ist zugeführt Der Decoder 45 berechnet wieder die Prüf-

Diese Aufgabe ist gemäß dem Hauptanspruch des bits aus den Datenbits und vergleicht dann die wieder

Patentbegehrens gelöst Vorteilhafterweise wird es berechneten Prüfbits mit den Prüfbits, die in dem Spei-

durch die Erfindung ermöglicht auf relativ einfache 15 cherelementfeld 40 gespeichert sind. Auf der Grundlage

Weise einen sicheren Betrieb des Speichermoduls bei dieses Vergleichs werden die Syndrombits, welche die

den verschiedenen Betriebsarten zu ermöglichen, ohne Lage des die Diskrepanz hervorrufenden Fehlers be-

daß es dabei zu einem Informationsverlust infolge eines zeichnen, in dem Decoder 45 berechnet. Eine Diskre-

unervninschten Zugriffs durch die Datenverarbeitungs- panz zwischen zwei Sätzen von Prüfbits wird ebenfalls

einheit kommen kann. w über die Hauptleitung 47 der Taktschaltung 55 als Feh-

Anhand der Figuren wird die Erfindung näher erläu- ler signalisiert Die Syndrombit« werden über die

tert Es zeigt Hauptleitung 46 der Fehlerlokalisienings- und Korrek-

F i g. 1 schematisch in einem BIockdiagr?_tnm ein Spei- tureinrichtung 50 zugeführt Der Decoder 45 berechnet

chermodul, ferner die Datenbyteparität, und die Paritätssignale

F i g. 2 in einem Verknüpfungsschaltbild eine Takt- 25 werden über die Hauptleitung 48 an die Fehlei korrek-

schaltung gemäß der bevorzugten Ausführungsform tureinrichtung 50 abgegeben. Die Syndrombits werden

der Erfindung, in der Korrektureinrichtung 50 analysiert; sie bezeich-

F i g. 3A und 3B in Verknüpfungsschaltbildern Um- nen die Bitstelle, an der ein Fehler aufgetreten ist Das

laufschaltungen für die Abgabe von zu Aktivierung der Ergebnis dieser Untersuchung bzw. Analyse ist ein Satz

Taktschaltung dienenden Signalen, 30 von Prüfbitfehlersignalen.

F i g. 4 in Taktdiagrammen drei Zeitintervalle gemäß Die Datenbits von dem Speicherelementfeld 40 wer-

der bevorzugten Ausführungsform der Erfindung. den an die ODER-Schaltungen 26 über die Hauptleitung

In F i g. 1 ist die Vorrichtung gezeigt, die erforderlich 30 und an die ODER-Schaltungen 25 über die Hauptleiist um für ein Speichermodul 6 eine Schreiboperation, tung 42 abgegeben. Die Paritätsbits von dem Speichereine Leseoperation oder eine Ausblendschreibopera- 35 elementfeld 40 werden an die Prüfbitkorrektureinrichtion bzw. ausgeblendete Schreiboperation hervorzuru- tung 37 über die Hauptleitung 43 abgegeben, wenn der fen. Daten, die in Form einer Gruppe von digitalen Bi- Fehlerkorrekturcodebetrieb nicht aktiviert ist.
närsignalen auftreten, werden von einer Zentraleinheit Die korrigierten Datenbits werden über die Hauptlei-5 dem Speichermodul 6 über einen Hauptdatenkanal 11 tung 31 von der Fehlerkorrektureinrichtung 50 an die zugeführt. Bei der bevorzugten Ausführungsform kann 40 ODER-Schaltungen bzw. -Verknüpfungsschaltungen 26 mehr als ein Speichermodul 6 mit dem Hauptdatenkanal abgegeben. Die Prüfbitfehlersignale werden von der 11 verbunden sein; die vorliegende Erfindung kann je- Fohlerkorrektureinrichtung 50 über die Hauptleitung 38 doch unter Bezugnahme auf ein Speichermodul 6 ver- an die Prüfbitkorrektureinrichtung 37 abgegeben; sie standen werden. werden dazu herangezogen, die in der Korrekturein-

Bei der bevorzugten Ausführungsform ist das über 45 richtung 37 gespeicherten Prüfbits zu korrigieren. Die den Hauptdatenkanal 11 übertragene Datenwort in acht korrigierten Daten und das Bytepariiätssignal werden Bytes aufgeteilt bzw. geordnet, deren jedes aus acht von der Fehlerkorrektureinrichtung 50 über die Haupt-Datenbits und einem Paritätsbit besteht. Es sei jedoch leitung 51 an das Dateneingabe/Datenausgabe- Register bemerkt, daß auch andere Anordnungen von Binärsi- 20 abgegeben. Die korrigierte Information kann an den gnalbits verwendet werden können. Der Inhalt des 50 Hauptdatenkanal 11 für die Abgabe an die Zentralein-Hauptdatenkanals 11 wird an ein Dateneingabe-Daten- heit 5 abgegeben werden.

ausgabe-Register 20 abgegeben. Die Dateneingabebits Die Zentraleinheit 5 erzeugt Ausblendsignale 27, wel-

werden ODER-Schaltungen 25 über eine Hauptleitung ehe den ODER-Schaltungen 25 und der Prüfbitkorrek-

22 zugeführt Die Binärsignale der ODER-Schaltungen tursiiirichtung 37 zugeführt werden. Die Ausblendsi-

25 werden über eine Hauptleitung 34 einem Fehlerkor- 55 gnale bezeichnen die Bytes, die beizubehalten sind, und

rekturcode-Coder 35 zugeführt. Der Coder 35 berech- die Bytes, die in dem in dem Speicherctementteid 40

net acht Prüfbits (um die Paritätsbits zu ersetzen) aus gespeicherten Datenwort zu ersetzen sind,

den Datenbits und gibt die Prüfbits an eine Prüfbitkor- Die Zentraleinheit 5 erzeugt ferner Signale, welche

rektureinrichtung 37 ab. Die Prüfbiikorrektureinrich- eine Adresse in dem Speicherelementfeld 40 bezeich-

tung 37 gibt Prüfbits an ein Speicherelementfeld 40 auf eo nen, welches voi. einer Operation des Speichermoduls 6

einer Hauptleitung 39 ab. betroffen wird. Die Adresse wird an Adressenschaltun-

Das Dateneingabe/Datenausgabe-Register 20 gibt gen 60 über die Hauptleitung 61 abgegeben und andie Datenbits an ODER-Schaltungen 26 und an eine schließend an das Speicherelementfeld 40.
Paritätsprüfschaltung 21 über eine Hauptleitung 23 ab. Mit der Zentraleinheit ist über die Sammelleitung 56 Die Datenbits in den ODER-Schaltungen 26 werden 65 und die Sammelleitung 57 eine Taktschaltung 55 verüber die Hauptieitung 32 dem Speicherelementfeld bzw. bunden. Die Taktschaltung 55 erhält ferner die Ausder Speicherelementmatrix 40 zugeführt. blendsignale von der Zentraleinheit 5.

Die Paritätsbits ces Dateneingabe/Datenausgabe- Im folgenden sei F i g. 2 betrachtet, in der die Takt-

schaltung gemäß der bevorzugten Ausführungsform der Erfindung gezeigt ist. Die Taktschaltung 55 besteht aus einer Verzögerungsleitung ItO, welche durch eine Impedanz 111 abgeschlossen ist. und aus einer Verzögerungsleitung 130, die durch eine Impedanz 131 abgeschlossen ist. Der Eingangsanschluß der Verzögerungsleitung UO ist mit einem Ausgangsanschluß eines ODER-Verknüpfungsgliedes 109 verbunden. Die Eingangsanschlüsse des ODER-Verknüpfungsgliedes 109 sind mit dem Ausgangsanschluß des UND-Verknüpfungsgliedes 107. des UND-Vcrknüpfungsgliedes 108 und des UND-Verknüpfungsgliedes 106 verbunden.

Die Eingangsanschlüsse des UND-Verknüpfungsglicdes 107 sind an einem RGO-Signalanschluß (Erneuerungssignalanschluß), an einem Ausgangsanschluß eines invertierenden Verstärkers 127 bzw. an einem Ausgangsanschluß eines NOR-Verknüpfungsgliedes 133 (negatives ODER) angeschlossen. Die Eingangsanschlüsse des UND-Verknüpfungsglicdes 108 sind an einem RGO-Signalanschluß. an einem MGO-Signalanschluß (Speicherfortschreitsignalanschluß), am Ausgangsanschluü des Inverters 127 bzw. am Ausgangsanschluß des NOR-Verknüpfungsgliedes 133 angeschlossen. Die Eingangsanschlüsse des UND-Verknüpfungsgliedes 106 sind an einem Ntill-ns-Anschltiß der Verzögerungsleitung 110. an dem Ausgangsanschluß des Inverters 127 bzw. an dem Ausgangsanschluß des NOR-Verknüpfungsgliedes 133 angeschlossen. Der Eingangsanschluß des Inverters 127 ist an einem 300-ns-Anschluß der Verzögerungsleitung HO angeschlossen. Die Ausgangsanschlüsse des Inverters 127 und des NOR-Gliedes 133 führen zunächst ein positives Verknüpfungssignal. Somit erzeugt entweder ein Erneuerungssignal (RGO) oder eine Kombination eines Erneuerungssignals (RGO) und eines Speicherfortschreitsignals (MGO) ein Signal in der Verzögerungsleitung 110. Die Verbindung des O-ns-Anschlusses und des UND-Gliedes 106 stellt einen Umlaufweg oder einen Verriegelungsweg dar. der ein positives Signal am Eingangsanschluß der Verzögerungsleitung 110 aufrecht erhält. Die Verriegelung wird nach 300 ns unterbrochen, wenn der Inverter 127 auf das Einstellsignal an dem 300-ns-Anschluß der Verzögerungsleitung 110 hin das UND-Glied 106 sperrt und ebenso das UND-Glied 107 und das UND-Glied 108. Somit breitet sich längs der Verzögerungsleitung 110 nach den ursprünglichen Freigabesignalen ein 300 ns breiter positiver Impuls aus.

Der 400-ns-Anschluß der Verzögerungsleitung 110 ist mit einem Eingangsanschluß des UND-Verknüpfungsgliedes 126 verbunden. Ein zweiter Eingangsanschluß des UND-Gliedes 126 wird über den invertierenden Verstärker bi.v,·. Invertervcrstärker 128 mit einem RMW-Signal (Lese-Modifizierungs-Schreib-Signal) beaufschlagt. Somit tritt nach 400 ns ein positives Verknüpfungssignal, welches 300 ns dauert, am Ausgangsanschluß des UND-Gliedes 126 auf, wenn das RMW-Sigr.al ein Nuü-Verkr.üpfungssignal ist Der Ausgangsanschluß des UND-Gliedes 126 ist mit einem Eingangsanschluß des ODER-Verknüpfungsgliedes 129 verbunden.

Ein 500-ns-Anschiuß der Verzögerungsleitung 110 ist mit einem Eingangsanschluß des NOR-Gliedes 133 verbunden. Damit werden die UND-Glieder 107, 108 und 106 für 300 ns gesperrt, und zwar zu einem Zeitpunkt. der 500 ns nach der Abgabe eines positiven Signais an die Eingangsanschlüsse der Verzögerungsleitung 110 liegt.

Ein Eingangsanschluß des UND-Verknüpfungsgliedes 123 ist mit einem S45-r.s-An5chiu3 der Verzögerungsleitung 110 verbunden, während ein Eingangsanschluß des UND-Verknüpfungsgliedes 124 mit einem 600-ns-AnschluB der Verzögerungsleitung 110 verbunden ist. Einem zweiten Eingangsanschluß des UND-Gliedes 124 wird ein RE-Signal (Lesefehlersignal) zugeführt, während einem zweiten Eingangsanschluß des UND-Gliedes 123 über den invertierenden Verstärker 125 das RE-Signal zugeführt wird. Das RE-Signal wird von der Fehlerlokalisicrungs- und Korrektureinrichtung 50 abgegeben, wenn die berechneten Fehlerkorrekturcodeprüfbits von den Fehlerkorrekturcodeprüfbits abweichen, die in dem Speicher gespeichert sind. Ein Ausgangsiinschluß des UND-Gliedes 123 und ein Ausgangsanschluß des UND-Gliedes 124 sind mit den Eingangs- anschlüssen des ODER-Verknüpfungsgliedes 129 verbunden. Ein Ausgangsanschluß des ODER-Gliedes 129 ist mit einem Eingangsanschluß der Verzögerungsleitung 130 verbunden. Der 100-ns-Anschluß der Verzögerungsleitung 130 ist mit einem zweiten Eingangsan· schluß des NOR-Gliedes 133 verbunden. Wenn das RMW-Signal ein Null-Verknüpfungssignal ist, führt der Ausgangsanschluß des NOR-Gliedes 133 ein Null-Verknüpfungssignal während 300 ns, und zwar wegen der Signale von der Verzögerungsleitung 130, und zwar beginnend zu einem Zeitpunkt, der 500 ns nach Abgabe eines positiven Signals an die Verzögerungsleitung UO liegt.

Wenn das RMW-Signal ein positives Signal ist und wenn das RE-Signal ein Null-Verknüpfungssignal ist, dann führt der Ausgangsanschluß des NOR-Gliedes 133 auf Grund der Signale von der Verzögerungsleitung 130 ein Null-Verknüpfungssignal während 300 ns. und zwar beginnend zu einem Zeitpunkt, der 645 ns nach Abgabe eines positiven Signals an den Eingangsanschluß der Verzögerungsleitung 110 liegt. Wenn das RMW-Signal ein positives Verknüpfungssignal ist und wenn das RE-Signal ein positives Verknüpfungssignal ist, dann führt der Ausgangsanschluß des NOR-Gliedes 133 auf Grund der Signale von der Verzögerungsleitung i3ö ein Nuii-Verknüpfungssignal während 300 ns, und zwar beginnend zu einem Zeitpunkt, der 700 ns nach Abgabe eines positiven Verknüpfungssignals an den Eingangsanschluß der Verzögerungsleitung 110 liegt.

Die Eingangsanschlüsse des ODER-Verknüpfungsgliedes 132 sind an dem Null-ns-Anschluß der Verzögerungsleitung 110, an dem Ausgangsanschluß des Inverters 127 über den invertierenden Verstärker 134 bzw. an dem Ausgangsanschluß des NOR-Gliedes 133 über den invertierenden Verstärker 135 angeschlossen. Der Ausgangsanschluß des ODER-Gliedes 132 führt ein MBY-Signal (Speichermodul-Belegtsignal).

Weitere Zeitspannen können ohne Abweich .ng vom Erfindungsgedanken benutzt werden. Im Zuge der obigen Erläuterung ist lediglich der Einfachheit halber angenommen worden, daß keine Zeitverzögerung in der Verknüpfungselementen auftritt. Die Wirkung der Verknüpfungselement-Zeitverzögerungen dürfte für der auf dem vorliegenden Gebiet tätigen Fachmann ersieht lieh sein.

bo Im folgenden sei Fig.3 betrachtet, in der die Her kunft der Signale der Taktschaltung 55 angegeben ist Gemäß F i g. 3A wird das RMW-Signal von einem Aus gangsanschluß des ODER-Gliedes 143 abgegeben. Dei Ausgangsanschluß des UND-Verknüpfungsgliedes 14; ist mit einem Eingangsanschluß des ODER-Gliedes 14; verbunden, während der Ausgangsanschluß des UND Verknüpfungsgliedes 142 mit einem zweiten Anschlui des ODER-GBedes 143 verbunden ist Ein Eingangsan

schluß des UND-Verknüpfungsgliedes 142 isi mil dein Ausgangsanschluß des ODER-Gliedes 143 verbunden, wodurch eine Verriegelung bzw. ein Umlauf eines positiven Verkniipfungssignals erreicht ist. Einem /weiten EingangsansciiluQ des UND-Gliedes 142 wird das MBY-Signal (Speicher-Belegtsignal) zugeführt. Dns MBY-Signal kann verzögert werden, um die »Einstellung« der Vcrknüpfungsschaltungcn zu ermöglichen. Ei- ης, ι Eingangsanschluß des UND-Gliedes 141 wird das MBY-Signal zugeführt. Ein zweiter Eingangsanschluß des UND-Gliedes 141 ist an dem AusgangsanschluUdes ODER-Verknüpfungsgliedes 140 angeschlossen, ein dritter Eingangsanschluß ist mit dem Ausgang eines NAND-Vcrknüpfungsgliedes 139 verbunden, und einem vierten Eingangsanschluß wird ein R/W-Signal (Lese-Schreib-Signal) von der Zentraleinheit her zugeführt. Die Eingangsanschlüsse des ODER-Gliedes 140 und des NAND-Gliedes 139 erhalten die Ausblendsignale, welche von der Zentraleinheit 5 erzeugt werden, so daß das RMW-Signal erzeugt wird, wenn /.uminucsi ein, nicht aber sämtliche Ausblendsignale vorhanden sind. Ein RMW-Signal wird solange im Verriegelungskreis festgehalten (oder beibehalten), wie das MBY-Signal ein positives Verknüpfungssignal ist.

Gemäß Fig.3B wird das RE-Signal vom Ausgangsanschluß eines ODER-Vcrknüpfungsgliedes 146 abgegeben. Ein Ausgangsanschluß des UND-Verknüpfungsgliedes 144 ist mit einem Eingangsanschluß des ODER-Gliedes 146 verbunden, während ein Ausgangsanschluß des UND-Verknüpfungsgliedes 145 mit einem zweiten Eingangsanschluß des ODER-Gliedes 146 verbunden isi. Einem Eingangsanschluß des UND-Verknüpfungsgliedes 145 wird das MBY-Signal zugeführt, während ein zweiter Anschluß des UND-Gliedes 142 an dem Ausgangsanschluß des ODER-Gliedes 143 angeschlossen ist, wodurch ein Umlauf- oder Verriegelungsweg geschaffen ist. Einem Eingangsanschluß des UND-Verknüpfungsgüedes 144 wird ein Fehlersigna! zugeführt, welches von dem Fehlerkorrekturcode-Decoder 45 erzeugt wird. Einem zweiten Eingangsanschluß des UND-Gliedes 144 wird das MBY-Signal zugeführt. Das Fehlersignal kann Übergangssignale während der Einstellzeit enthalten und bekannte Kompensationsverfahren erforderlich machen. Das RE-Signal wird erzeugt und aufrecht erhalten, solange das MBY-Signal ein positives Verknüpfungssignal ist. wenn ein Fchlersignal während des Vorhandenseins eines positiven MBY-Signals erzeugt wird.

Im folgenden sei auf die in F i g. 4 dargestellten Taktdiagramme für die Taktschaltung 55 eingegangen, in denen das Vorhandensein bestimmter Signale veranschaulicht ist Das MGO-Signal wird in der Zentraleinheit erzeugt; es besitzt bei der bevorzugten Ausführungsform ein kürzere Dauer als 300 ns. Das R/W-Signal bezeichnet eine »Lese«-Operation (durch die Abgabe eines positiven binären Verknüpfungssignals) oder eine »Schreib«-Operation.

Bei einer gewöhnlichen »Lese«- oder »Schreib«-Operation für ein Speichermodul ist das MGO-Signal ein positives Verknüpfungssignal, und zwar für weniger als 300 ns der Speicheroperation. Das RMW-Signal und das RE-Signal sind Null-Verknüpfungssignale während der gesamten Speicheroperation (das sind 800 ns), und das MBY-Signal ist ein positives Verknüpfungssignal für die gesamte Speicheroperation (das sind 800 ns) bei der »Schreibe-Operation. Das RE-Signai (das durch eine gestrichelte Linie dargestellt ist) kann bei einer »Lese«-Operation auftreten. Bei einer »Ausbiend-

Schrcibx-Operaiion, in der ein Fehler in den Daten des Speicherelenientfeldes 40 durch den Fehlerkorrekturcodc-Decodcr 45 nicht festgestellt wird, ist das MGO-Signal ein positives Verknüpfungssignal während einer

ι geringeren Dauer als 300 ns der Speicheroperationen. Das RMW-Signai ist ein positives Verknüpfungssignal für die gesamte Speicheroperation (das sind 945 ns), das RF.-Signal ist ein Null-Vcrknüpfungssignal für die gesamte Speicheroperation, und das MBY-Signal ist ein

ι» positives Verknüpfungssignal für die gesamte Ausblend-Schreibspeicheroperation.

Bei der »Ausblend-Schreibn-Opcrntion, bei der ein Fehler in den in dem Speicherelcmentfeld 40 gespeicherten Daten durch den Fehlcrkorrcktur-Decoder 45 festgestellt wird, ist das MGO-Signal ein positives Verkniipfungssignal während einer Dauer von weniger als 300 ns. die RMW- und RBY-Signale sind positive Verknüpfungssignale für die gesamte Dauer des Speicherzyklus (das sind 1000 ns), und das RE-Signal ist ein posiiivcs Vcrknüpfungssignai für die restliche Dauer von 500 ns der Speicheroperation.

Im folgenden sei die Arbeitsweise des Speichermoduls erläutert. Bei einer »Schreibw-Operation in dem Speichermodul 6 werden die in dem Dateneingabe/Datenausgabe-Register einlaufenden Datenwortbits in den ParitiilsprUfschaltungen 21 überprüft. Bei Fehlen eines Paritnlsfchlers werden die Fehlerkorrekturcode-Prüfbits in dem Fchlerkorrekturcode-Coder 35 aus den Wortdatenbits codiert. Sodann werden die Fchlerkor-

jo rekturcodc-Prüfbits und die Datenbits über die ODER-Schaltungen 26 geleitet und in das Speicherelementfeld bzw. die Speicherelementmatrix 40 eingeschrieben. Einen Hauptteil der Zeitspanne für die Schreiboperation nimmt die Berechnung der Fehlerkorrekturcode-Prüf-

r> bits ein.

Bei einer Leseoperation werden die Datenbits eines Wortes aus dem Speicherelementfeld 40 codiert, um die Fenierkorrekturcodc-Prüfbiis in dem Feh'erkorrektur-Decoder 45 zu erzeugen. Die berechneten Fehlerkorrekturcode-Prüfbits und die Fehlerkorrekturcode-Prüfbits aus dem Speicherelementfeld 40 werden vergliche.!, und in dem Fehlerkorrekturcode-Decoder 45 werden Syndrombits erzeugt. Die Syndrombits für bestimmte Fehlerklassen bestimmen die Stelle eines Fehlers, weleher in der Fehlerkorrekturcode-Fehlerkorrektureinrichtung 50 korrigiert wird. Die korrigierten Datenbits und die Paritätsbits, die für jedes Datenbyte des Datenwortes berechnet werden, werden dem Dateneingabe/ Datenausgabe-Register 20 zugeführt. Auch hier ist der

so Hauptteil derzeit dafür erforderlich, die Fehlerkorrektur-Prüfbits zu codieren und die Syndrombits für die .Datenbits zu erzeugen. Somit nimmt eine Schreiboperation und eine Leseoperation etwa dieselbe Zeitspanne ein, das sind bei der bevorzugten Ausführungsform der Erfindung 800 ns.

Bei einer »Ausblend-Schreibw-Operation, bei der ein Byte oder bei der Bytes eines Wortes in dem Speicherelementfeld 40 ersetzt werden, werden Ausblendsignale an das Speichermodul 6 abgegeben, um die Stelle der Datenbytes anzuzeigen, die unverändert bieiben. Durch die ODER-Verknüpfungsschaltung 25 werden unter der Steuerung der Ausblendsignale die geeigneten neuen Datenbytes aus dem Dateneingabe/Datenausgaberegister 20 ausgewählt, und ferner werden die von der Speicherelementmatrix bzw. dem Speicherelementfeld 40 zurückzuhaltenden Datenbytes bezeichnet Die resultierenden Datenbytes werden schließlich an den Fehlerkorrekturcode-Coder 35 abgegeben. In ähnlicher Weise

werden die in Frage kommenden Datenbytes aus dem Dateneingabe/Datenausgabe-Register 20 und aus dem Speicherelementfeld 40 unter der Steuerung der Ausbiendsignale in den ODER-Schaltungen 26 ausgewählt. Da jedoch ein Fehler in den Datenbytes von dem Speicherelementfeld 40 enthalten sein kann, werden Fehlerkorrekturcode-Prüfbits entwickelt und mit den Prüfbits des Wortes aus dem Speicherelementfeld verglichen, um Syndrombits in dem Fehlerkorrekturcode-Decoder 45 zu erzeugen. Wird kein Fehler gefunden, so werden die modifizierten Datenbits und die berechneten Fehlerkorrekturcode-Prüfbits in das Speicherelementfeld 40 eingeschrieben. Wird hingegen ein Fehler ermittelt, so wird der Fehler lokalisiert und in der Fehlerkorrekturcode-Fehlerkorrckturcinrichtung 50 korrigiert. Das Datenbit der ODER-Schaluingen 26 wird entsprechend korrigiert, und die Fehlerkorrekturcode-Prüfbits werden in der Prüfbitkorrektureinrichtung 37 unter Zugrundelegung von Signalen von der Fehlerkorrekturcode-Fehlerkorrektureinriehlung 37 her korrigiert. Die Notwendigkeit nach Überprüfung der Daten von dem Speicherelementfeld 40 verlängert die Zeitspanne, die für die Operation erforderlich ist, so daß 945 ns bei der bevorzugten Ausführungsform für eine Ausblendschreiboperation ohne Lesen eines Fehlers erforderlich sind. Das Vorhandensein eines Fehlers bedingt eine zusätzliche Zeitspanne für die Lokalisierung und Korrektur des Fehlers, und bei der bevorzugten Ausführungsform dauert eine Ausblendsihreiboperation bei Lesen eines Fehlers 1000 ns.

Die Taktschaltung 55 legt eine operationsabhängige Zeitspanne für die NichtVerfügbarkeit des Speichermoduls 6 fest. Bei Fehlen eines RMW-Signals wird das Speichermodul 6 für 800 ns nicht verfügbar sein. Während dieser Zeitspanne kann eine Lese-Schreib- oder Erneuerungs-Operation in dem Speicher beendet werden. Die Erneuerungs-Operation ist erforderlich für bestimmte Speichertypen, wie für MOS-Halbleiterspeichcr, iri denen die ein Binärsigtiai darstellende physikalische Größe periodisch wieder hergestellt werden muß. Während der Erneuerungs-Operation sind die Speicherelemente des Speicherelementfeldes 40, die der Erneuerung bzw. Widerhersteilung unterzogen werden, nicht verfügbar. Bei der bevorzugten Ausführungsform kann diese Operation weggelassen oder modifiziert werden. ohne daß vom Erfindungsgedanken abgewichen wird.

Die Erzeugung der RMW-Signale, die durch das Vorhandensein der Ausblendsignale hervorgerufen werden, ist wieder ermöglicht, bzw. vorhanden, sobald das M BY-Signal erzeugt wird. Die Ausblendsignale werden von der Zentraleinheit 5 zusammen mit den Adressensignalen und dem R/W-Signal erzeugt. Bei der bevorzugten Ausführungsform gehen die Adressensignale und das R/W-Signal dem MGO-Signal voran, weshalb das RMW-Signal erzeugt wird, sobald das MBY-Signal verfügbar ist. Das RMW-Signal wird durch ein Verriegelungsnetzwerk gemäß F i g. 3A festgehalten, bis das Signal MBY zu einem binären Null-Signal wird. Das MBY-Signal wird während 945 ns ein positives Binärsignal sein, wenn das RMW-Signal, nicht aber das RE-Signal während des Vorhandenseins des MBY-Signals erzeugt wird. Während dieser Zeitspanne wird die Ausblendschreiboperation ohne Fehlerfestsieilung beendet Die Erzeugung des RE-Signals erfolgt, wenn ein Fehlersignal in der Fehlerkorrekturcode-Fehlerlokalisie- tn rungs- und Korrektureinrichtung 50 erzeugt wird und das MBY-Signal ein positives Binärsignal ist. Das RE-Signal wird verriegelt, (d. h. beibehalten), bis das MBY-Signal ein Null-Binarsignal ist. Das Fehlersignal tritt etwa 500 ns nach dem Beginn des MBY-Signals bei der bevorzugten Au'führungsform auf. Das MBY-Signal ist, wenn das RE-Signal erzeugt wird, ein positives Binärsignal für 1000 ns. Während dieser Zeitspanne wird die Ausblendschreiboperation mit Fehlerfestslellung in dem Speichermodul beendet bzw. abgeschlossen.

Das MBY-Signal von der Taktschaltung 55 wird der Zentraleinheit 5 zugeführt, um zu signalisieren, daß das Speichermodul 6 nicht verfügbar ist. Darüber hinaus werden die Signale, die das MBY-Signal erzeugen, den UND-Gliedern 106, 107 und 108 zurückgeführt, und zwar in einer solchen Weise, daß die Eingangskanäle zu der Verzögerungsleitung 110 hin während der variablen

η Zeitspanne gesperrt bzw. unwirksam gemacht werden, wahrend der das MBY-Signal ein positives Binärsignal ist.

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Schaltungsanordnung zum Steuern des Betriebs eines mit einer Datenverarbeitungsmaschine (5) verbundenen Speichermoduls (6), welcher über eine Registereinrichtung (20) mit der Datenverarbeitungseinheit (5) verbunden ist und in welchem eine Speicheranordnung (40) mit Fehlerprüf- und Fehlerkorrektureinrichtungen (45, 50; 35, 37) verbunden ist, dadurch gekennzeichnet, daß eine Taktschaltung (55) den Speichermodul (6) für einen Zugriff durch die Datenverarbeitungseinheit (5) lediglich während der für die Beendigung der jeweiligen Speicheroperation erforderlichen Zeitspanne sperrt, wobei den verschiedenen Betriebsarten (Lesen, Schreiben, Ausblend-Schreiben mit und ohne Fehlerkorrektur. Auffrischen) des Speichermoduls (6) individuell bestimmte Speicherzyklusintervalle zugeordnet sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge^nnzeichnet, daß die Taktschaltung (5) eine erste Verzögerungsleitung (HO), drei Verknüpfungsglieder (123, 124, 126) und eine zweite Verzögerungsleitung (130) enthält, daß die erste Verzögerungsleitung (110) drei Ausgangsanschlüsse für die Festlegung eines variablen Teiles von ersten, zweiten und dritten Zeitspannen (Lesen, Schreiben; Teilschreiboperation; Fehlerfeststellung) aufweist, daß die zweite Verzögerungsschaltung (130) einen konstanten Teil der Zeitspannen festlegt, daß die drei Verknüpfungsglieder (123, 124, 126) die drei Ausgangsaiiichlüsse mit der zweiten Verzögerungsleitung (130) verbinden, urv' daß auf eine Aktivierung einer in Frage kimmenden Verknüpfungseinrichtung der drei Verknüpfe gseinrichtungen hin der Speichermodul (6) für die Zentraleinheit (5) während einer entsprechenden Zeitspanne der drei Zeitspannen nicht verfügbar gemacht ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Taktschaltung (55) auf Ausblendsignale von der Zentraleinheit (5) anspricht, welche Ausblcndsignale eine bestimmte Kombination aus der Gruppe von Verknüpfungssignalen von der Zentraleinheit (5) und der Gruppe von Speicherverknüpfungssignale bereitgestellt, und zwar für die Bildung der neuen Gruppe von Verknüpfungssignalen, wobei ein Vorhandensein von weniger als sämtlichen Ausblcndsignalen zur Aktivierung der Verknüpfungseinrichtung während der zweiten Zeitspanne führt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Taktschaltung (55) durch die Fchlcrkorrektureinrichtung (50) gesteuert wird, wobei die Ermittlung eines Fehlers während der Teilschreiboperation zur Aktivierung der Verknüpfungseinrichtungen während der dritten Zeitspanne führt, und daß die Aktivierung der Verknüpfungscinrichmngen während der dritten Zeitspanne zur Sperrung der Verknüpfungseinriehtungen wahrend der /weiten Zeitspanne führt.

5. .SchiilUingsiinoninting nach einem der Ansprüche I bis 4. dadurch gekennzeichnet, daß mit der Fchlerkorrekiurcinrichtung (50) ein an der Atisgangsseite der .Speicheranordnung (40) angeschlossener Fehlerkorreklur-Decoder (45) verbunden ist. der von einer mit der Hingangsseite der Speicheranordnung (40) verbundenen, durch die Datcnvcrarbeitungseinheit (5) ansteuerbaren Fehlerkorrekturcode-Codiereinrichtung (35) abgegebene Signale zur Steuerung der Taktschaltung (55) festzustellen gestattet