DE2719291C3 - Datenspeichersystem - Google Patents

Description

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Die Erfindung betrifft ein Datenspeichersystem gemäß Oberbegriff des Patentanspruchs 1.

Derartige Speicher für einen wahlfreien Zugriff können unter Verwendung von MOS-(Metall-Oxid-Halbleiter-) Halbleiterelementen hergestellt werden.

In einem bekannten Datenspeichersystem der eingangs genannten Art wird als Reaktion auf einen Treiberimpuls ein Adressenwort parallel von dem Speicher mit wahlfreiem Zugriff ausgelesen und in einen Pufferspeicher unter Kontrolle eines Ausblendimpulses eingegeben, der in bezug auf den Treiberimpuls so verzögert ist, daß das adressierte Wort am Ausgangsende der Leseleitungen auftreten kann. Wenn das adressierte Wort in den Puffer eingegeben ist, steht es zur nachfolgenden Auslesung für Verarbeitungsvorrichtungen zur Verfügung.

Bekannte Datenspeichersysteaie dieser Art (vergleiche beispielsweise NTZ I97Ö, Heft 12, 23. Jahrgang, Seiten 613 bis 619 und der DE-OS 14 49 546) besitzen den Nachteil, daß sie schwerfällig und langsam arbeiten in bezug auf das Verstreichen der Zeit zwischen dem an den Speicher angelegten Treiberimpuls und dem Zugriff des adressierten Worts in dem Ausgangspuffer.

Der im Anspruch 1 gekennzeichneten Erfindung liegt die Aufgabe zugrunde, ein Datenspeichersystem der eingangs spezifizierten Art zu schaffen, in dem ein adressiertes Wort schnell ausgelesen und fehlerfrei für die Weiterverarbeitung zur Verfügung gestellt werden kann. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet

Ein Datenspeichersystem der vorangehend gemäß der Erfindung spezifizierten Art kann somit ein adressiertes Wort sehr schnell zur Verfügung stellen, da eine Überlappung der Puffereingangs- und -ausgangssteuersignale erfolgt Durch eine Testvorrichtung kann angezeigt werden, ob ein Fehler in dem wiedergewonnenen Wort vorhanden ist

Bei der praktischen Durchführung einer Operation eines Speichers mit wahlfreiem Zugriff wurde festgestellt daß die Datenbitzugriffszeiten von verschiedenen Elementen unterschiedlich sind, d.h., es vergehen unterschiedliche Zeiten zwischen dem Zeitpunkt des Beginns eines Treibersignals, das an den Speicher angelegt wird, und dem Zeitpunkt zu dem die Signale erzeugt werden, die auf den Leseleitungen des Speichers das adressierte Wort darstellen. In diesem Zusammenhang wird unter einer «typischen Datenbitzugriffszeit» die Durchschnittszeit der Datenbitzugriffszeit aller in dem Speicher vorhandenen Elemente verstanden. Durch eine «ungünstigste Datenbitzugriffszeit» wird die Zeit verstanden, die von dem Beginn der Einleitung einer Speicherleseoperation und dem Auftreten der Datenbitausgangssignale bei den Elementen vergeht, die am langsamsten reagieren. Unter praktischen Arbeitsbedingungen kommt es manchmal vor, daß Speicherelemente keine Datenbitausgangssignale liefern bis die ungünstigste Antwortzeit vergeht.

Gemäß einem weiteren Merkmal der Erfindung beendet die Zeitsteuervorrichtung das Pufferausgangssteuersignal nach einer typischen Datenbitzugriffszeit aber vor der ungünstigsten Datenbitzugriffszeit

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnungen näher erläutert.

In diesen zeigen

F i g. 1 ein Blockschaltbild eines Datenspeichersystems,

Fig.2 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Systems nach Fig.l,

F i g. 3 ein Diagramm zur Darstellung der Erzeugung der Zeitsignale, die in dem System nach F i g. 1 verwendet werden, und

F i g. 4 ein Schaltbild einer weiteren Vorrichtung zur Erzeugung der Zeitsignale, die in dem System nach F i g. 1 verwendet werden können.

Zunächst wird auf F i g. 1 Bezug genommen; in der eine Vorrichtung gemäß der vorliegenden Erfindung dargestellt ist, in der ein Speicher 10 mit wahlfreiem Zugriff zur Speicherung von Daten in Form von binären oder binärcodierten Bits enthalten ist Die Technik eines Speichers mit wahlfreiem Zugriff und die Anordnung zum Gewinnen der gespeicherten Informationen sind

allgemein bekannt Wenn der Speicher 10 mit einer bestimmten Adresse angesprochen wird, so wird das in dieser Adresse gespeicherte Informationswort bitparai-IeI zu einem Register oder Ausgangspuffer 11 übertragen. Der Puffer 11 empfängt die Datenbits und speichert diese zeitweise. Für diesen Zweck wird der Puffer 11 durch ein Puffereingangssteuersignal geöffnet, so daß die Informationen von dem Speicher 10 in den Puffer 11 eingegeben werden können.

Das Eingangspuffersteuersignal CO wird von einem Speichertcuerkreis 12 an den Puffer 11 angelegt Somit wird beim Anlegen des CO-Signals der Puffer 11 wirksam gemacht und kann danach Datenbits von dem Speicher 10 zur zeitweiligen Speicherung und zur Rückübertragung zu einem erforderlichen Untersystem über Datenübertragungsleitungen, wie beispielsweise über eine Datensammelleitung 14, übertragen. Die an dem Puffer 11 angelegten Daten werden ebenso einer Paritätsprüfvorrichtung 15 zugeführt, die die Parität der an den Puffer 11 übertragenen Information prüft Wenn die Paritätsbedingung nicht erfüllt ist, entsteht auf der mit der Torschaltung 17 verbundenen Leitung 16 ein Signal mit einem hohen Pegel.

Der Inhalt des Puffers 11 wird zu der Datensammelleitung 14 übertragen, wenn ein Ausgangspuffersteuer- signal in Form eines Datendurchlaßsignals MGE, das ebenfalls von der Steuervorrichtung 12 kommt, auftritt Somit wird der Puffer 11 zuerst durch einen entsprechenden Pegel des Steuersignals CO wirksam gemacht, wodurch der Empfang von Datenbits von dem Speicher 10 und die zeitweilige Speicherung d^:eser Datenbits im Puffer 11 erlaubt wird. Der Inhalt des Puffers 11 wird anschließend auf die Datensammelleitung 14 übertragen, sobald ein geeigneter Signalpegel des Datendurchlaßsignals MGE an den Puffer angelegt wird. Der Signalpegel des Datendurchlaßsignals MGE wird ebenso wie das Komplement des Puffersteuersignals CO (und dies ist CO) an die Torschaltung 17 angelegt. Ein hoher Signalpegel des MGE, CO und der Ausgang der Paritätsprüfvorrichtung 15 auf der Leitung 16 entsteht als Ergebnis eines auf der Leitung 19 auftretenden Fehlersignalpegels.

Dieser Signalpegel wird dann 7<i einem erforderlichen Untersystem (nicht gezeigt) übertragen, um anzuzeigen, daß der Inhalt des Puffers 11, der über die Datensammelleitung 14 zu übertragen ist, fehlerbehaftet ist und daß ein Wiederholungsversuch durchgeführt wird, um nochmals den Inhalt des Puffers 11 zu lesen. Der Fehler/Wiederversuchspegel auf der Leitung 19 wird ebenfalls zurück zur Steuervorrichtung 12 übertragen, so um eine wiederholte Lesung des Puffers 11 zu erlauben.

Die Steuervorrichtung 12 empfängt ein Takteingangssignal über die Leitung 21, das von einer internen oder externen Quelle abgeleitet werden kann. Wenn das Datenspeichersystem mit einem Verarbeitungssystem zusammen verwendet werden soll, kann der zur Verfügung stehende Systemtakt für die Steuervorrichtung 12 in geeigneter Weise verwendet werden. Wenn das System eine Datensammelleitung, wie beispielsweise die Sammelleitung 14, enthält und die Datensammel- leitung ein Taktsystem aufweist, kann der an die Steuervorrichtung 12 anzulegende Takt von dem Systemtakt der Sammelleitung abgeleitet werden. Des weiteren ist es auch möglich, daß in einem vollständig asynchron arbeitenden System der interne Takt des Speichers 10 zur Erzeugung der erforderlichen Zeitsteuerung der Steuervorrichtung 12 herangezogen werden kann, um die hier erforderlichen Zeittakt- und Steuersignale, wie sie im nachfolgenden noch im einzelnen beschrieben werden, abzuleiten.

Im folgenden wird auf Fig.2 Bezug genommen, wobei nochmals darauf hingewiesen wird, daß die Folge von Ereignissen ausgelöst wird zu einer bestimmten Zeit durch ein Taktsignal, das an die Steuervorrichtung 12 in F i g. 1 angelegt wird. Zur erleichterten Erläuterung wird angenommen, daß der Zeitpunkt 25 in F i g. 2 ein Referenzpunkt ist, von dem aus die verschiedenen Ereignisse auftreten. In F i g. 2 kann der Referenzzeitpunkt 25 z. B. als Ergebnis eines auftretenden Taktimpulses 26 erscheinen, der von einer externen Taktquelie angelegt wird oder der in einfacher Weise durch Triggerung eines Speichertaktes 27 als Ergebnis der Prüfung des Speicherzugriffszyklus entsteht Der Einfachheit halber wird angenommen, daß das hier beschriebene System in Übereinstimmung mit einem Sammelschienentakt arbeitet und daß der Sammelschienentakt 26 eine Ausleseoperation startet

Wenn der Speicherzugriffszyklus begonnen hat werden Daten von dem Speicher 10 an den Puffer 11 angelegt Die von dem Speicher gelieferten Daten erreichen den Puffer zu verschiedenen Zeiten in Abhängigkeit von dem speziellen Speicherelement von dem das jeweilige Datenbit ausgelesen wird. Wie in F i g. 2-D gezeigt ist würde ein Datenbit normalerweise den Puffer zu einer typischen üblichen Datenbitzugriffsze-t 30 erreichen. In der Praxis werden die meisten Datenbits innerhalb eines sehr genau voraussagbaren Bereiches 32 um die Zeit 30 herum empfangen werden. Ein sehr geringer Prozentsatz der Speicherelemente werden jedoch eine schlechte Charakteristik besitzen. Diese speziellen Elemente können bew^irken, daß die in ihnen gespeicherten Daten, die aus ihnen ausgelesen werden sollen, später als der größte Teil der übrigen Datenbits am Pufferspeicher auftreten. Dieser Teil der Wellenform ist in Fig.2-D in gestrichelten Linien 31 angedeutet so daß ein Zeitbereich vorhanden ist innerhalb dem die spät ankommenden Bits von dem Speicher erwartet werden. Es ist somit ersichtlich, daß eine ungünstige Datenbitzugriffszeit, die bei 34 angedeutet ist, die größte Verzögerung darstellt, die durch den Empfang der Datenbits von dem Speicher auftritt.

Der in F i g. 1 gezeigte Puffer 11 wird durch einen Signalpegel geöffnet, so daß er die aus dem Speicher 10 ausgelesenen Daten empfangen und kurzzeitig speichern kann. Dieser Signalpegel ist_in_ F i g. 2 gezeigt und wird als Puffersteuersignalpegel CO bezeichnet, der an den Puffer zu einer Zeit angelegt wird, die im wesentlichen kurz vor der üblichen Datenbitzugriffszeit 30 liegt. Ein Datentorsignalpegel MGE, wie er in F i g. 2-E gezeigt ist, wird an den Puffer 11 angelegt um den Inhalt von dem Puffer 11 auf die Datensammelleitung 14 zu übertragen. Der Datentorsignalpegel MGE beginnt mit dem Ende des Zeitbereiches 32 und öffnet kontinuierlich den Puffer 11 für eine Zeit die sich über den ungünstigsten Datenbitlieferzeitraum 34 erstreckt Da somit der Ausgangspuffertaktsignalpegel CO und der Datentorsignalpegel MGE gleichzeitig während einer Periode auftreten, die sich von dem Ende der typischen Datenbitlieferzeit 32 bis zu einer ungünstigsten Datenbitlieferzeit erstreckt, können die durch den Puffer von dem Speicher empfangenen Daten während der Zeit nicht lediglich in den Puffer gegeben werden, sondern sie können auch unmittelbar der Datensainmelleitung oder einer anderen ausgewählten Untereinheit zugeführt werden, wenn an diesen Stellen Daten von dem Speichersystem empfangen werden sollen. Somit

ist die Zugriffszeit für das Speichersystem kurz.

In dem außergewöhnlichen Fall, daß ein Datenbit von dem Speicher ankommt, nachdem die ungünstigste Datenbitlieferzeit vorbei ist und das Datenbit in einer solchen Position einer Information, die übertragen werden soll, somit unkorrekt ist, erfolgt in Folge der Paritätsprüfung eine Anzeige dieses Paritätsfehlers. Wie aus Fig. 1 hervorgeht, hebt die Paritätsprüfvorrichtung IS den Pegel an dem Ausgangssignal dieser auf der Leitung 16 an und legt diesen Pegel an die Torschaltung 17. Der Datentorsignalpegel MGE wird ebenfalls an die Torschaltung 17 angelegt sowie das Komplement des Puffersteuersignalpegels CO (Fig.2-G). Wenn diese drei Signalpegel jeweils einen hohen Wert aufweisen, wird ein Fehler/Wiederversuchssignal auf der Ausgangsleitung 19 erzeugt, so daß es für die Untersysteme, die die Information von dem Puffer 11 empfangen sollen, möglich ist, einen Fehler zu erkennen, der in der empfangenen Nachricht vorhanden ist. Dieses Signal verursacht ebenfalls einen «Wiederholungsversuchszyklus», durch den nochmals der Inhalt des Puffers 11 auf die Datensammelleitung 14 gegeben wird. Der Wiederholungsversuch oder die Wiederholungsübertragung des Puffers 11 erscheint in dem nächsten Sammelschienentakt. Dies erfolgt somit eher als die Veranlassung eines vollständigen neuen Speicherzugriffszyklus. Das Wiederversuchssignal, das als Ergebnis der Paritätsprüfung erzeugt wurde, die Anlegung des Datentorsignalpegels und das Ausgangspuffertaktsignalkomplement vereinfachen die Durchführung der Regeneration des Datentorsignalpegels MGE zur wiederholten Taktierung des Puffers und Rückübertragung des Inhalts über die Leitung 14.

In einem praktischen Fall weist der Sammelschienentaktimpuls in F i g. 2-B eine Periode von 56 Nanosekunden auf; das hier betrachtete spezielle System beansprucht eine Zeit, zu der eine solche Verzögerung im Speichersystem vorliegt, daß die Daten am Ende der siebten Taktperiode oder am Ende von 392 Nanosekunden zur Verfügung stehen. Die Elemente der Speichervorrichtung würden die entsprechenden Datenbits gut innerhalb dieser Zeitperiode liefern, und die übliche Datenbitzugriffszeit, die in F i g. 2-D angedeutet ist, würde die Taktierung des Ausgangspuffers mit dem Datentorsignalpegel MGEzulassen. Somit erscheint die Vorderkante des Datentorsignalpegels MGE am siebten Takt des Systems. Dieser Signalpegel wird aufrechterhalten für eine Taktperiode von 56 Nanosekunden. Während dieser Zeit wird der Inhalt des Puffers für die Übertragung zu der Datensammelleitung zur Verfügung stehen.

Das Puffersteuersignal CO wird in ausreichender Zeit vor dem Beginn des siebten Taktes erzeugt, um den Puffer für den Empfang für die von dem Speicher kommenden Daten wirksam zu machen. Die Vorderkante des Signals CO liegt somit etwa 100 Nanosekunden vor dem siebten Takt Wenn das Datensignal MGE entfernt wird (dies erfolgt, wenn der Pegel auf seinen hohen Pegel zurückkehrt, der gegenüber seinem während des Betriebes liegenden niedrigen Pegel liegt, so daß durch letzteren ein Pegel erzeugt wird, durch den der Puffer wirksam gemacht wird) und das Signal CO entfernt wird, wird die Torschaltung 17 wirksam, um die vorangehend erwähnte Fehleranzeige zu erzeugen, wodurch ein vorhandener Fehler angezeigt wird. Das Komplement CO des Pufferspeichersignals OO «taktete die Torschaltung 17 am Ende der Torperiode für den Ausgangspuffer. Wenn somit ein Paritätsfehler bei der Übertragung des Pufferinhaltes zu der Sammelleitung vorhanden war, wird ein Fehler/Wiederholungsversuchssignal auftreten, und ein Wiederholungsversuch wird durchgeführt. Dieser Wiederholungsversuch benötigt jedoch keinen kompletten neuen Speicherzugriff. Für die Erzeugung des Datentorsignalpegels MGE, der an dem Puffer angelegt wird, wird lediglich der nächste zur Verfügung stehende Takt benötigt. In dem hier zur Darstellung ausgewählten System ist der nächste zur

ίο Verfügung stehende Takt (der eine ausreichende Zeitverzögerung in den verschiedenen Elementen erlaubt) der neunte Takt.

Die Wesentlichkeit der Zeiteinsparung, die bei dem erfindungsgemäßen System erreicht werden kann, geht aus der Zeitdarstellung des hier beispielsweise beschriebenen Schemas hervor. Die Verwendung des Datentorsignalpegels, der kurz nach einer typischen Datenbitzugriffszeitperiode auftritt anstelle der ungünstigsten Datenbitzugriffszeit, bewirkt eine Einsparung einer

?.o Taktperiode bei jeweils acht Taktsignalen. Diese Zeiteinsparung tritt jeweils bei jedem Zugriff zu dem Speichersystem auf. Des weiteren wird, wenn ein Fehler auftritt, ein Wiederholungsversuch wirksam, in dem ein zusätzlicher Takt anstelle eines kompletten Wiederholungsspeicherzugriffszyklus verwendet wird.

Das Taktsystem, das als Quelle für die Zeitsteuerung verwendet wird, um die verschiedenen Signalpegel anzulegen, ist nicht kritisch. Wie im vorangehenden erwähnt wurde, zeigt das Blockschaltbild in F i g. 1 eine externe Taktanwendung, durch die die Zeitsteuervorrichtung 12 angesteuert wird. Die Fi g. 3 und 4 zeigen in etwas größerer Detaillierung die Anwendung eines externen Takts oder eines internen Takts zur Erzeugung der entsprechenden Signaipegel. Im folgenden wird auf F i g. 3 Bezug genommen, in der ein externes Taktsignal, das z. B. der im vorangehend beschriebene Sammelschienentakt sein kann, über eine Eingangsleitung 43 an einen Zähler 45 angelegt wird, der in einfacher Weise um eins erhöht wird, wenn jedesmal ein externer Takt empfangen wird. Der erste Takt kann beispielsweise ein «Beginnzyklus»-Signal auf einer Leitung 46 sein, der dazu verwendet wird, um die Speichervorrichtung bezüglich des_Zugriffszyklus zu triggern. Das Puffersteuersignal CO wird im anschließenden zu einer Zeit erzeugt, die ausreichend vor einer typischen Datenbitlieferzeit liegt, um sicherzustellen, daß die aus dem Speicher in den Puffer gelesenen Datenbits empfangen

werden.

Die Zeitsteuerung des Puffersteuersignals CO ist nicht kritisch und kann in dem vorangehend beschriebenen System jeweils durch Verwendung des siebten Taktes abgeleitet werden, und zwar zu einer Zeit. innerhalb der die Daten in typischer Weise zur Verfügung stehen, also etwa Daten in typischer Weise zur Verfugung stehen, also etwa zu dem fünfter Taktimpuls. Unter Annahme des angelegten Zwangs ar das vorangehend beschriebene Speichersystem wird somit angenommen, daß die zeitweise in dem Ausgangspuffer 11 gespeicherten Daten an der Sammelleitung

ω zu dem siebten Takt zur Verfügung stehen müssen Demgemäß liefert der Zähler 45 auf einfache Weise einen geeigneten Datentorsignalpegel MGE nach deir Empfang des siebten internen Taktimpulses. Wenn dei neunte Taktimpuls von dem Zähler 45 empfangen wird erfolgt die Anlegung eines Signalpegels an die Torschaltung 46, an die ebenfalls über die Leitung 47 dei Signalpegel des Fehler/Wiederholungsversuchsausgangs von der Torschaltung in F i g. 1 angelegt wird

Wenn somit der Fehler/Wiederholungsversuchspegel hoch ist und der neunte Taktimpuls in Form eines hohen Ausgangs am Zähler 45 der Torschaltung 46 zugeführt wird, erfolgt die Erzeugung eines Datentorsignalpegels MGE (z. B. MGE-Wiederholungsversuch), der an den Ausgangspuffer angelegt wird, um wiederum den Inhalt desselben der Sammelleitung zuzuführen. Das in F i g. 4 gezeigte Zeitgabesystem erzeugt die mit dem System der F i g. 3 vergleichbaren Signalpegel. Doch wird die Einleitung der Zeitsequenz durch einen externen Takt erzeugt, wie z. B. den Speicherzugriffsinternen Takt. Die Verwendung eines geeigneten Taktpegels auf der Leitung 52 zu dem Zeitgenerator 50 ergibt sich aus der nachfolgenden Zeitsteuerung und der Erzeugung der Signalpegel CO, MGE und MGB. In Fig.4 wird das Fehler/Wiederholungsversuchssignal an die Leitung 53 angelegt. Der Zeitgabegenerator 50 kann in Form einer üblichen bekannten Schaltung aufgebaut sein, z. B. kann er aus einem freilaufenden Taktgenerator bestehen, der auf einfache Weise triggerbar ist durch den an diesen anzulegenden Speicherzugriffstakt Andere Zeitgabesysteme können jedoch zusätzlich zu den in F i g. 3 und 4 gezeigten Anordnungen verwendet werden, um die entsprechenden Signalpegel zu erzeugen. Eine spezielle Technik für die Erzeugung solcher Signale ist nicht erforderlich.

Es ist somit ersichtlich, daß die im vorangehenden beschriebene Systemanordnung eine kurze durchschnittliche Zugriffszeit aufweist. Diese niedrige Zugriffszeit wird erreicht, indem der Ausgangspuffer zu der Zeit geöffnet wird, die sich ergibt aus der Übertragung der Datenbits, die nach einer typischen Datenbitlieferzeit empfangen werden, aber einige Zeit vor einer ungünstigen Datenbitlieferzeit.

Trotzdem bewirkt die Triggerung oder öffnung des Ausgangspuffers, ohne auf den Empfang der letzten Datenbits zu warten (die ungünstigste Datenbitzugriffszeit), eine Reduzierung der Zeit, die für den Zugriff der gespeicherten Daten und den Empfang der geforderten Daten benötigt wird. Des weiteren erlaubt die Erzeugung eines Wiederholungsversuchssignals nach dem Auftreten eines Paritätsfehlers den Inhalt des Puffers wieder zu übertragen, ohne daß eine komplette zusätzliche Speicherzugriffsperiode beansprucht wird. Die dadurch erreichte Zeiteinsparung kann sehr wesentlich sein. Die gesamte erreichbare Zeiteinsparung wird somit durch die Tatsache vergrößert, daß die Zahl der Speicherelemente, die die gespeicherten Informationen nach der ungünstigsten Datenbitzugriffszeit liefern, so gering ist, daß sie unwesentlich ist und daß durch das Wiederholungsverfahren eine Unterdrükkung der durch solche Elemente hervorgerufenen Fehler ermöglicht wird.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Datenspeichersystem mit einem Speicher für wahlfreien Zugriff und einem Puffer, der mit dem Speicher verbunden ist und in dem zeitweise ein von dem Speicher ausgelesenes Wort gespeichert wird, mit Zeitsteuervorrichtungen, die Eingangssteuersignale und Ausgangssteuersignale des Puffers liefern, durch die der Puffer zum Empfang von Datensignalen wirksam gemacht wird, durch die ein Wort repräsentiert wird, und der Inhalt des Puffers (11) einer Verarbeitungsvorrichtung zugeführt wird, dadurch gekennzeichnet, daß die Zeitsteuervorrichtung (12) zur Erzeugung der Steuersi- gnale derart ausgelegt ist, daß das Ausgangssteuers\gna\JMGE) beginnt, bevor das Eingangss'euersignal (CO) endet und Prüfvorrichtungen (15, 17) vorhanden sind, die dann, wenn das Ausgangssteuersignal (MGE) endet, das ausgegebene Wort prüfen und ein Fehlersignal erzeugen, wenn ein Fehler beispielsweise infolge überlappten Schreibens und Lesens darin vorhanden ist

Z Datenspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (10) eine typische Datenbitzugriffszeit und eine ungünstigste Datenbitzugriffszeit aufweist und worin die Zeitsteuervorrichtung (12) das Ausgangssteuersignal (MGE) nach der typischen Datenbitzugriffszeit, aber vor der ungünstigsten Datenbitzugriffszeit, einleitet

3. Datenspeichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Zeitsteuervorrichtung (12) das Ausgangssteuersignal (MGE) nach der ungünstigsten Datenbitzugriffszeit beendet

4. Datenspeichersystem nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitsteuervorrichtung (12) bewirkt, daß die Eingangs- und (CO) und Ausgangs-(MGEJsteuersignale gleichzeitig enden.

5. Datenspeichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Prüfvorrichtung einen Paritätsprüfer (15) enthält, an den die Datensignale angelegt werden und dessen Ausgang mit einer Torvorrichtung (17) und der Eingang mit der Zeitsteuervorrichtung (12) verbunden ist.

6. Datens peichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Fehlersignal an die Zeitsteuervorrichtung (12) angelegt wird und bewirkt daß ein weiteres Ausgangssteuersignal (MGE¹) an den Ausgangspuf- so fer (11) angelegt wird.