CN105283850A - 存储器总线误差信号 - Google Patents

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Abstract

一种技术包括由装置接收命令，其中对于命令的响应预期在预定响应时间内来自装置。装置可以选择性地产生误差信号以允许用于装置完成处理命令的时间。

Description

存储器总线误差信号
背景技术
计算机系统传统地已经包含各种类型的易失性和非易失性存储装置。由于它们相对较快的访问时间，诸如动态随机访问存储器(DRAM)的易失性存储器装置通常已经用于形成用于计算机系统的工作存储器。为了当系统断电时保存计算机系统数据，数据已经传统地存储在与较慢访问时间相关联的非易失性大容量存储装置中，诸如基于磁性媒介或基于光学媒介的大容量存储装置。除了存储器之外，可以在计算机系统内利用各种其他装置并且将这些装置结合至各种存储器。
附图说明
图1是根据示例性实施方式的计算机系统的示意图。
图2和图8是示出了根据示例性实施方式的用于延迟总线活动以调节装置用于处理命令的时间的技术的流程图。
图3是根据示例性实施方式的图1的计算机系统的子系统的示意图。
图4、图5、图6和图7是根据示例性实施方式的通过图3的存储器总线传递的信号的波形。
具体实施方式
计算机系统可以采用各种总线以向各种位置传递数据且从各种位置传递出数据。各种这些总线之一、例如存储器总线本质上可以确定的是，经由存储器总线传递的命令预期按顺序且在某些时刻内完成。当诸如但不限于存储器装置和计算装置的装置具有明显离散的时序特性时，满足这些规范可能是特别挑战性的。
例如，包括各种易失性存储器或非易失性存储器的一些存储器装置可以具有显著慢于诸如动态随机访问存储器(DRAM)装置的其他存储器装置的访问时间的访问时间。此外，诸如现场可编程门阵列(FPGA)和专用集成电路(ASIC)的计算装置可以利用变化的或延展的时间周期来访问、修改并存储数据。由于这些时序差，与结合至相同存储器总线的混合技术装置(诸如非易失性存储器装置、易失性存储器装置和计算装置)进行通信可能是挑战性的。
作为更具体的示例，对于双倍数据速率(DDR)存储器总线的读取操作，可以预期作为读取操作的目标的存储器装置在最小列地址选通延迟(CL)(例如总线时钟信号的特定数目周期)内对读取命令做出响应。然而，各种类型的易失性或非易失性装置可能无法在规定的CL时间内对读取命令做出响应。
在此为了与结合至相同存储器总线并且具有明显离散时序特性的各种装置、存储器或其他装置通信的目的而公开系统和技术。更具体地，在此为了通过具有至少一个确定性时序规范的存储器总线将命令通信传递至计算机系统的各种装置(与装置共享)的目的而公开系统和技术。可以由相对高速的易失性存储器装置满足确定性时序规范，而并非由相对缓慢的存储器装置或创建计算序列的装置满足确定性时序规范。例如，现场可编程门阵列(FPGA)可能无法在存储器总线的各种时序要求内修改数据流或者将数据插入至独立存储器地址中。
根据一些实施方式，装置(例如FPGA、ASIC或其他装置)被构造为在存储器总线上选择性地断言误差信号以插入延迟用以允许更多时间来处理给定命令。以这种方式，对误差信号的断言中断与命令相关联的总线操作，并且最终使得存储器控制器重现操作。断言误差信号的时间与用于重现操作的时间组合而允许更多时间来处理命令(例如，从其存储器阵列检索数据并且在其数据输出端处提供数据)；并且结果，装置可以对于所重现的操作做出时序响应，并且高效地满足对于存储器总线的时序规范。
作为更具体的示例，图1示出了根据示例性实施方式的计算机系统100。对于该示例，计算机系统100包括易失性存储器装置124，诸如例如双倍数据速率(DDR)同步动态随机访问存储器(SDRAM)存储器装置，其结合至存储器总线120(例如DDRSDRAM存储器总线)。通常，存储器总线120可以是任意DDRx总线(例如DDR3或DDR4总线)，并且易失性存储器装置124可以具有对应的DDRx接口。为了这些目的，当在将数据存储到易失性存储器装置124中并从其检索数据，激活易失性存储器装置124的存储器单元行等等时，计算机系统100的存储器控制器112可以选择性地对在存储器总线120上的控制、地址和数据信号断言(assert)并选择性地对其解除断言(deassert)以在存储器总线120上产生对应的总线循环周期或操作。
对于图1的具体示例，存储器控制器112是处理器110的一部分。以这种方式，处理器110可以是例如基于半导体的中央处理单元(CPU)封装，包括一个或多个处理核心114以及存储器控制器112。应该注意的是，在图1中简化了计算机系统100，而计算机系统100可以取决于特定实施方式而包括一个或多个这种处理封装110。此外，根据其他实施方式，存储器控制器112可以布置在与任何处理核心分离的半导体封装中。因此，设计预想了在所附权利要求范围内的许多实施方式。
除了易失性存储器装置124之外，该示例的计算机系统100包括一个或多个其他装置130，诸如示例性FPGA130-1。其他装置130可以包括配置为经由存储器总线120而通信的非易失性存储器或其他计算装置，例如ASIC。FPGA130-1可根据示例性实施方式可以具有DDRx接口140。作为示例，易失性存储器装置124可以是基于SDRAM的双列直插式存储器模块(DIMM)；并且FPGA130-1可以包含存储器134，诸如但不限于静态随机访问存储器(SRAM)。
不论具体的存储器类型或装置，对于该示例，易失性存储器124和FPGA130-1结合至存储器总线120。因此，可以经由在存储器总线120上的总线操作而向易失性存储器124和FPGA130-1写入数据并且从其检索数据。
与访问给定易失性存储器装置124的存储器单元的时间相比，FPGA130-1可以通常具有相关联的较慢的访问时间。在各个情形中，该较慢的访问时间可以是由FPGA130-1执行计算序列所需时间量的结果。在各个示例中，除了其他之外，计算序列可以包括对数据流的修改以及来自独立存储器地址的数据的插入/检索。结果，FPGA130-1可以相对于易失性存储器装置124而经受更长的时间来响应命令。
可以由一套最小时序规范来管理存储器总线120，这套最小时序规范专门针对易失性存储器装置124的相对较快的访问时间而设计。此外，存储器总线120可以是确定性时控(deterministically-timed)总线，其由如下规范所管理：该规范并未提供为了适应相对较慢装置(诸如该示例的FPGA130-1)的目的而引入延迟的延迟命令或其他明确机制。
作为更具体的示例，根据示例性实施方式，存储器总线120可以是DDRSDRAM存储器总线，其是不允许提供命令延迟的确定性接口。通常，针对DDRSDRAM总线120的规范规定顺序地并且以规定的最小时间完成所有命令。
根据示例性的实施方式，FPGA130-1包括总线接口140，该FPGA130-1为了对来自存储器总线120的信号进行解码并且向存储器总线120提供编码的信号来向FPGA130-1传递数据并从FPGA130-1传递出数据的目的而结合至存储器总线120。因此，经由该机制，FPGA130-1可以例如接收各种命令，诸如用于修改各种数据流的命令。然而，由于其相对缓慢的响应时间，FPGA130-1可能无法跟上通过存储器总线120传递的命令的速率。为了调节时序不一致，FPGA130-1包括控制器136，其在存储器总线120上选择性产生误差信号以有效地产生延迟，从而给FPGA130-1提供更多时间来处理给定命令。
特别地，根据示例性的实施方式，存储器控制器112响应于误差信号的断言来暂时中断或停止当前总线活动。例如，根据示例性实施方式，存储器总线112响应于对误差信号的断言而中断当前总线操作，并且当对误差信号解除断言时重现总线操作。
因此，结合图1参照图2，根据示例性实施方式，一种技术200包括：接收命令，其中在预定响应时间内预期对应的响应(方框202)；以及在存储器总线上选择性地产生(方框204)误差信号以延迟在与装置相关联的存储器总线上的总线活动从而允许用于装置完成处理命令的时间，其中用于装置完成处理命令的时间大于预定的响应时间。在各个示例中，命令可以发起计算序列。在各个示例中，装置可以是如图1所示的FPGA，或者在其他示例中可以是另一装置，诸如但不限于ASIC。
参照图3，根据示例性实施方式的子系统300包括在总线330上产生将给定装置304作为目标的命令324的存储器控制器320。然而，对于该示例，装置304需要更多时间来处理命令324，时间由总线的时序规范而分配。因此，装置304断言误差信号308，其使得存储器控制器320至少重现命令324，从而允许装置304与诸如示例性的较快存储器装置305的其他存储器装置协作而被使用，较快存储器装置305具有更快的访问时间并且并未使用该延迟机制。如前所述，较慢装置304可以是诸如FPGA、ASIC、可编程只读存储器(PROM)、电可擦除可编程只读存储器(EEPROM)的装置，或其他装置。
返回参照图1，作为更具体的示例，根据一些实施方式，误差信号可以是奇偶误差信号，其是另外用于在存储器总线120上指示命令和地址奇偶误差的信号。以这种方式，存储器总线120可以具有限定的命令/地址奇偶校验功能；并且该功能可以通常用于选择性地断言奇偶误差信号。更具体地，出现在存储器总线120上的多位命令和地址被假设为对于奇同位有效并且对于偶同位无效。例如，由给定命令指示的逻辑1和0可以被相加以形成校验和，并且如果校验和为偶数，则命令被认为无效(即，断言奇偶误差信号的误差条件)。在这点上，当可以指示错误命令时，即使位另外指示了什么好像是有效命令，偶同位也被认为指示无效命令。备选地，由于命令位指示，偶同位可以是不存在(并且因此无效)的命令。同样地，针对地址位的偶同位被认为指示无效地址，而针对地址位的奇同位被认为指示有效地址。
当在存储器总线120上断言奇偶误差信号时，存储器控制器112通过中断当前总线操作并停止进一步总线活动直至对奇偶误差信号解除断言来对断言做出响应。对于断言奇偶误差信号的DRAM装置，DRAM装置返回至预充电状态并且在如下时间期间断言误差信号：存储器装置转变至预充电状态，或者恢复命令执行，或备选地等待直至在恢复命令执行之前清除误差状态(取决于DRAM装置的模式寄存器位)。
根据示例性实施方式，定义了称作“封闭页面”策略的存储器控制策略，其促使命令序列成为预定集合。以这种方式，根据示例性实施方式，读取和写入操作具有以下序列：激活，并且随后采用自动预充电来读取/写入，使得存储器单元阵列在命令序列的结束时处于已知状态。因此，可以促使下一个命令重试(经由对奇偶误差信号的断言)而没有明显性能损失并且不危及存储器的内容。因此，通过使用奇偶误差信号的选择性产生和该存储器控制策略，FPGA130-1可以在另外确定性DDR接口中插入延迟。
因此，参照图4(示出了时钟波形400)、图5(示出了命令500)、图6(数据600)和图7(示出奇偶误差信号700)，作为示例，可以发生操作以修改来自FPGA130-1的数据。对于该示例，与时钟信号400的上升或正向边缘402一致，在存储器总线上对合适的信号断言/解除断言以在时刻T1处指示命令502。FPGA130-1对命令502进行解码，并且需要比总线的时序规范更多时间以允许处理命令502。因此，如图7中所示，FPGA130-1在时刻T2处断言奇偶误差信号700。
对于该示例，FPGA130-1在时刻T3处去断言奇偶误差信号，使得存储器控制器112发起操作的重现，包括在时刻T4处提供命令510。FPGA130-1提供数据以响应于在时刻T5处开始的重现操作。
因此，参照图8，根据示例性实施方式，一种技术800包括装置的控制器，确定(判定方框802)是否需要更多时间来处理用于FPGA的命令。如果是，则其调节用于装置完成对通过总线传递至装置的命令处理的时间，其中调节包括选择性地产生(方框804)信号以使得存储器控制器重现在存储器总线上的至少一个操作。
尽管已经在此公开了有限数目的示例，受到本公开教益的本领域技术人员将知晓来自本公开的许多修改例和变形例。意图是，所附权利要求覆盖所有这些修改和变形。

Claims (15)

1.一种方法，包括：
由设备接收命令，其中在预定的响应时间内预期对应的响应；以及
由所述设备在与所述设备相关联的存储器总线上选择性地产生误差信号以允许用于所述设备完成处理所述命令的时间，其中所述用于所述设备完成处理命令的时间大于所述预定的响应时间。
2.根据权利要求1所述的方法，其中，选择性地产生所述误差信号包括产生信号以使得存储器控制器重现在所述存储器总线上的至少一个操作。
3.根据权利要求1所述的方法，其中，选择性地产生所述误差信号包括调节通过所述存储器总线可传递所述命令的速率与所述设备处理命令的时序之间的时序差。
4.根据权利要求1所述的方法，其中，选择性地产生所述误差信号包括产生指示在所述存储器总线上的奇偶误差的信号。
5.根据权利要求1所述的方法，其中，选择性地产生所述误差信号包括产生所述误差以调节通过双倍数据速率(DDR)存储器总线传递的命令的时序。
6.根据权利要求1所述的方法，其中，选择性地产生所述误差信号包括产生所述误差以调节用于现场可编程门阵列(FPGA)完成命令处理的时间。
7.根据权利要求1所述的方法，进一步包括，通过所述存储器总线与易失性存储器装置和所述设备通信。
8.一种方法，包括：
调节用于设备完成对通过存储器总线传递至所述设备的命令处理的时间，
其中所述调节包括选择性地产生误差信号以使得存储器控制器重现在存储器总线上的至少一个操作。
9.根据权利要求8所述的方法，其中，选择性地产生所述误差信号包括选择性地产生奇偶误差信号。
10.根据权利要求8所述的方法，其中，调节时间包括调节通过双倍数据速率(DDR)存储器总线传递至所述设备的命令的时序。
11.根据权利要求8所述的方法，进一步包括，通过所述存储器总线与易失性装置通信。
12.根据权利要求8所述的方法，其中，调节时序包括调节通过所述存储器总线可传递所述命令的速率与所述设备处理命令的时序之间的时序差。
13.一种系统，包括：
易失性存储器装置；
设备；
存储器总线，用于将命令传递至所述易失性存储器装置和所述设备；以及
存储器控制器，用于在所述存储器总线上发起循环周期以传递所述命令，其中总线的时序规范控制了在经由存储器总线连续传递的命令之间的最小时间，并且所述时序规范独立于由所述设备真实消耗用于处理经由所述存储器总线通信传递至所述设备的给定命令的时间，
其中所述设备适用于在所述存储器总线上选择性地产生误差信号以延迟与所述给定命令相关联的总线操作的完成，从而允许比所述最小时间更多的时间用于所述设备来处理给定命令。
14.根据权利要求13所述的系统，其中，所述误差信号包括用于使得所述存储器控制器重现在所述存储器总线上的至少一个操作的信号。
15.根据权利要求13所述的系统，其中，所述误差信号指示与以下中的至少一个相关联的奇偶误差：与所述存储器总线地址线对应的位值的校验和以及与所述存储器总线数据线对应的位值的校验和。
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