KR101895277B1 - 다이나믹 랜덤 액세스 메모리 어레이를 액세스하기 위한 기술들 - Google Patents

다이나믹 랜덤 액세스 메모리 어레이를 액세스하기 위한 기술들 Download PDF

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Abstract

DRAM(dynamic random access memory) 어레이를 액세스하기 위한 예들이 개시된다. 일부 예들에서, DRAM 뱅크의 서브-어레이들은 동일한 컬럼 어드레스 스트로브에 응답하여 다수의 페이지들을 오픈할 수 있을 것이다. 다른 예들에서, DRAM 뱅크의 서브-어레이들은 IO(input/output) 비트들이 IO 배선을 통해 직렬 방식으로 라우트될 수 있도록 구성될 수 있다. 이러한 다른 예들에 대해서, IO 배선은 DRAM 뱅크를 포함하는 DRAM 다이를 통과할 수 있고/있거나, DRAM 다이의 외부의 메모리 채널 또는 버스에 연결될 수 있다. 다른 예들이 설명되고 청구된다.

Description

다이나믹 랜덤 액세스 메모리 어레이를 액세스하기 위한 기술들{TECHNIQUES FOR ACCESSING A DYNAMIC RANDOM ACCESS MEMORY ARRAY}
일반적으로 본 명세서에 설명되는 예들은 다이나믹 랜덤 액세스 메모리에 일반적으로 관련된다.
DRAM(dynamic random access memory) 기술들이 더 작은 치수들로 크기가 조정되고 다양한 동작 환경들 및 형태 인자들에서 사용됨에 따라, DRAM에 의한 비교적 높은 수준의 전력 사용은 신중한 설계에 의한 경감이 전력 사용을 감소시킬 것을 요구할 수 있다. 이러한 비교적 높은 수준은, 데이터 센터들과 같은 대형 컴퓨팅 시스템들에서 심지어 소량의 추가적 전력 사용이라도 대형 데이터 센터들을 동작시키는 것과 관련된 비용들을 급속히 상승시킨다면 문제가 있게 된다. 또한, 스마트 폰들 또는 태블릿들과 같은 소형 형태 인자들에서, 이러한 디바이스들에 사용되는 관련된 DRAM이 전력을 감소시키는데 있어서 유사한 향상들을 갖는 것에 실패한다면, 저 전력 프로세서들에서 이루어지는 성능 향상들이 감소될 수 있다. 예를 들어, DRAM에 의한 과도한 전력 사용을 보상하기 위해서 DRAM 용량이 감소되면, 이러한 소형 형태 인자 디바이스들은 감소된 성능으로 인해 손해를 본다.
도 1은 예시적인 제1 시스템을 도시한다.
도 2는 예시적인 제2 시스템을 도시한다.
도 3은 예시적인 제3 시스템을 도시한다.
도 4는 예시적인 제1 로직 흐름을 도시한다.
도 5는 예시적인 제4 시스템을 도시한다.
도 6은 예시적인 타이밍을 도시한다.
도 7은 예시적인 제2 로직 흐름을 도시한다.
도 8은 예시적인 제5 시스템을 도시한다.
본 개시내용에 상정되는 바와 같이, DRAM 전력 사용은 신중한 설계에 의한 경감을 요구할 수 있다. 그러한 신중한 설계는 더 적은 용량의 DRAM이 보다 효율적으로 동작하게 할 수 있는, DRAM에 대한 판독 또는 기입 명령들과 관련된 레이턴시들(latencies)의 감소를 감안할 수 있다. 또한, IO(input/output) 비트들을 DRAM 어레이들에 전달하는 배선들을 보다 효율적으로 라우트하기 위한 설계들은 DRAM 전력 사용을 감소시키는데 더욱 도움이 될 수 있다. 예를 들어, 3차원(3D) 칩 스태킹(stacking) 기술들은, 프로세서 다이들, 다른 DRAM 다이들 또는 심지어 다른 타입들의 메모리 다이들을 포함할 수 있는 다른 칩들 상에 DRAM 어레이들 또는 다이들이 스택될 수 있음에 따라, 일부 배선들의 단축화 또는 심지어 제거를 참작할 수 있다. 본 명세서에 설명되는 예들이 필요한 것은 이러한 및 다른 도전과제들에 대해서이다.
일부 예들에서, DRAM 어레이를 액세스하기 위한 기술들은, DRAM 뱅크를 액세스하기 위한 제1 및 제2 명령들을, DRAM 뱅크에서, 수신하는 것을 포함할 수 있다. 이러한 예들에 대해서, DRAM 뱅크의 제1 페이지는 제1 명령에 응답하여 제1 그룹의 서브-어레이들에서 오픈될 수 있고, DRAM 뱅크의 제2 페이지는 제2 명령에 응답하여 제2 그룹의 서브-어레이들에서 오픈될 수 있다. 다음으로 제1 및 제2 오픈된 페이지들에 대한 IO 액세스들은 동일한 CAS(column address strobe) 동안 인에이블될 수 있다. 이하 더욱 설명되는 바와 같이, 동일한 CAS 동안 제1 및 제2 오픈된 페이지들 양자 모두에 대한 IO 액세스를 인에이블하는 것은 큐들에 포함되는 판독/기입 명령들을 감소시킬 수 있고, 이는 시스템 성능을 증가시킬 수 있다.
일부 예들에 따르면, DRAM 어레이를 액세스하기 위한 기술들은, 또한, DRAM 뱅크에 대한 2개 이상의 서브-어레이들로부터의 각각의 MDQ들(master data lines)을 통해 IO 비트들이 라우트되게 야기하는 정해진 COLSL(column select line)을 통한 활성화된 페이지에 대한 데이터를 페치하기 위한 컬럼 어드레스를, DRAM 뱅크에서, 수신하는 것을 포함한다. 이러한 예들에 대해서, 2개 이상의 서브-어레이들 중 제1 서브-어레이로부터의 정해진 COLSL에 대한 제1 IO 비트는 정해진 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 컬럼 어드레스 스트로브에 대해 지연될 수 있다. 이러한 예들에 대해서도, 제1 서브-어레이에 대한 제1 MDQ를 통해 라우트되는 제1 IO 비트는, 제1 및 제2 IO 비트들이 직렬 방식으로 연속적인 컬럼 어드레스 스트로브들에서 제1 IO 배선을 통해 라우트되도록, 2개 이상의 서브-어레이들 중 제2 서브-어레이에 대한 제2 MDQ를 통해 라우트되는 제2 IO 비트와 멀티플렉싱될 수 있다. 이하 더욱 설명되는 바와 같이, 2개의 IO 비트들을 멀티플렉싱하는 것은 DRAM 뱅크로부터 라우트되는 IO 배선들의 수를 감소시킬 수 있을 것이다. 감소된 IO 배선들은 DRAM 뱅크를 포함할 수 있는 DRAM 다이를 통과하는 TSV들(through silicon vias)의 수를 대응하여 감소시킬 수 있으므로 이는 특히 3D 칩 스태킹 시나리오들에서 유용할 수 있다.
도 1은 예시적인 제1 시스템을 도시한다. 도 1에 도시된 바와 같이, 제1 시스템은 시스템(100)을 포함한다. 일부 예들에서, 시스템(100)은 뱅크들(110, 120, 130, 140)과 IO(150)를 갖는 DRAM 다이(105)를 포함할 수 있다. 도 1에 도시된 바와 같이, 일부 예들에서, IO(150)는 뱅크들(110 내지 140)에게 또는 이들로부터 그리고 DRAM 다이(105)를 벗어나 버스 또는 메모리 채널(160)로 IO 정보 또는 데이터를 라우트할 수 있다. 도 1에 도시되지는 않았지만, 메모리 채널(160)은 DRAM 다이(105)와 연결되도록 구성되는 컴퓨팅 시스템을 위한 메모리 제어기에 연결될 수 있다.
일부 예들에 따르면, 도 1에 도시된 바와 같이, 뱅크들(110 내지 140) 각각은 로우 및 컬럼 디코더들과 같은 주변 회로를 공유하는 서브-어레이들을 포함한다. 예를 들어, 뱅크(110)는 서브-어레이들(116-1 내지 116-n)을 포함하는데, 여기서 "n"은 3보다 더 큰 임의의 온전한 양의 정수이다. 일부 예들에서, 서브-어레이들(116-1 내지 116-n)은 로우 디코더(114)와 컬럼 디코더(들)(112)를 공유하도록 구성될 수 있다. 로우 디코더(114) 또는 컬럼 디코더(들)(112)는, 예를 들어, 로우 또는 컬럼 어드레스 스트로브들 및 판독/기입 명령들의 수신에 응답하여, 이러한 서브-어레이들에 대해 데이터를 판독 또는 기입하도록, 서브-어레이들(116-1 내지 116-n)의 로우들 및/또는 컬럼들을 활성화시킬 수 있는 로직을 포함할 수 있다.
일부 예들에서, IO(150)는, 서브-어레이들(116-1 내지 116-n)로부터 판독될 또는 이에 기입될 비트들을 모으고 나서 이러한 비트들을 메모리 채널(160)을 통해 하나 이상의 프로세서들(도시되지 않음)에/프로세서들로부터 라우트하기 위한 회로를 포함할 수 있다. 이러한 예들에 대해서, 메모리 채널(160)은 하나 이상의 프로세서들을 위한 메모리 제어기(도시되지 않음)에 의해 제어될 수 있다. 하나 이상의 프로세서들은, 예를 들어, 이에 제한되는 것은 아니지만, 컴퓨터, 개인용 컴퓨터(PC), 데스크톱 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 넷북 컴퓨터, UltrabookTM 컴퓨터, 태블릿 컴퓨터, 태블릿, 휴대용 게임 콘솔, 휴대용 미디어 플레이어, 웨어러블 컴퓨터, 스마트 폰, 서버, 서버 어레이 또는 서버 팜, 웹 서버, 네트워크 서버, 인터넷 서버, 워크 스테이션, 미니-컴퓨터, 메인 프레임 컴퓨터, 슈퍼컴퓨터, 네트워크 기기, 웹 기기, 분산형 컴퓨팅 시스템, 멀티프로세서 시스템들, 프로세서 기반의 시스템들, 또는 이들의 조합을 포함할 수 있는, 컴퓨팅 플랫폼, 디바이스, 또는 시스템에 포함될 수 있다.
도 2는 예시적인 제2 시스템을 도시한다. 도 2에 도시된 바와 같이, 제2 시스템은 시스템(200)을 포함한다. 일부 예들에서, 시스템(200)은 도 1에 도시된 시스템(100)의 뱅크(110)의 서브-어레이들(116-1 내지 116-n)에 포함되는 회로의 보다 상세한 뷰를 묘사할 수 있다. 이러한 예들에 대해서, 서브-어레이들(116-1 내지 166-n)은 다양한 COLSL들(column select lines)을 통해 활성화될 수 있는 세그먼트 스트립에 포함될 수 있다. 이러한 다양한 COLSL들은 COLSL0 내지 COLSL2로서 도 2에 도시된다.
일부 예들에 따르면, 도 2에 도시된 바와 같이, 서브-어레이들(116-1 내지 116-n) 각각은 감지 증폭기들(Amps)에 연결되는 복수의 비트 라인들을 포함한다. 이러한 예들에 대해서, GWL 드라이버(250)에 의해 구동되는 GWL(global word line)(252)에 응답하여 그리고 또한 정해진 COLSL에 응답하여, 사전의 페이지 활성화를 통해 감지 증폭기들(214, 222, 232, 또는 242)에 저장된 비트 라인들에 대한 IO(input/output)는, 각각의 MDQ들(master data lines)에 접속되는 각각의 LDQ들(local data lines)과 각각의 COLSL을 통해 접속될 수 있다. 예를 들어, 감지 증폭기들(214)에 연결되는 비트 라인들(212)을 갖는 서브-어레이(116-1)는, 정해진 COLSL 및 GWL(252)에 응답하여 비트 라인들(212)의 선택된 메모리 셀에 대해 비트를 판독하거나 또는 기입하도록, MDQ0에 연결되는 LDQ(216)를 통해 IO를 위해 인에이블될 수 있다. 일부 예들에서, 서브-어레이는 정해진 비트 라인을 따라서 비트들을 선택하기 위해 세그먼트 워드 라인들 및 GWL(252) 아래의 드라이버 계층으로서의 그것의 드라이버들을 사용할 수 있다(도 2에는 도시되지 않음).
일부 예들에서는, 이하 보다 상세히 설명되는 바와 같이, 정해진 COLSL에 대한 어드레스 스페이스가 적어도 2개 그룹의 서브-어레이들로 분할될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, COLSL0 내지 COLSL2 각각은 서브-어레이들(116-1 및 116-2)에 대한 그룹 A 및 서브-어레이들(116-2 및 116-n)에 대한 그룹 B로 분할된다. DRAM 뱅크는 수신된 판독/기입 명령들에 응답하여 이러한 명령들에 표시되는 각각의 컬럼 어드레스들에 기초하여 어느 그룹의 서브-어레이들이 페이지를 오픈할지(예를 들어, 로우를 활성화함)를 인식하기 위한 로직을 컬럼 디코더에 포함시킬 수 있다. 단일의 COLSL을 그룹들(A 및 B) 간에 분할한 결과로서, 동일한 DRAM 뱅크에서 각각의 오픈 페이지들에 대한 IO 액세스는 동일한 CAS(column address strobe)에 응답하여 가능할 수 있다. 일부 예들에서, 이는 DRAM 뱅크가 2개의 오픈 페이지들에게 판독 및 기입 명령들을 거의 동시에 서비스하는 능력을 갖는 것을 허용할 수 있다.
예들이 도 2에 도시되거나 또는 시스템(200)에 대해 설명된 COLSL들의 수로 제한되는 것은 아니다. 임의 수의 COLSL들이 고려된다. 또한, COLSL들에 대해 어드레스 스페이스들을 더욱 분할하는 더 많은 그룹의 서브-어레이들이 고려된다. 따라서, 위 문맥에서의 예들이 3개의 COLSL들 및/또는 2개의 그룹들로 제한되는 것은 아니다.
도 3은 예시적인 제3 시스템을 도시한다. 도 3에 도시된 바와 같이, 제3 시스템은 시스템(300)을 포함한다. 일부 예들에서, 시스템(300)은 DRAM 뱅크(110)의 컬럼 디코더(들)(112)가, 수신된 명령들에 표시되는 컬럼 어드레스들에 기초하여 서브-어레이들의 그룹들을 선택하기 위한 로직을 어떻게 포함할 수 있는지를 도시한다. 예를 들어, 컬럼 디코더(들)(112)는 컬럼 디코더(316) 및 컬럼 디코더(318)에 연결되는 그룹 디코더(312)를 포함하는 것으로서 도 3에 도시된다. 또한, 도 3에 도시된 바와 같이, 명령 제어기(314)는 컬럼 디코더(316) 및 컬럼 디코더(318)에 연결될 수 있다.
일부 예들에 따르면, 그룹 디코더(312)는 명령 제어기(314)에 의해 (예를 들어, 메모리 제어기로부터) 수신되는 하나 이상의 명령들과 관련되는 하나 이상의 컬럼 어드레스들을 수신할 수 있을 것이다. 하나 이상의 명령들은 도 2에 도시된 바와 같이 그룹 A와 그룹 B로 그룹화되었을 수 있는 DRAM 뱅크(110)의 서브-어레이들을 액세스하기 위한 것일 수 있다. 이러한 예들에 대해서, 그룹 디코더(312)는 하나 이상의 명령들과 관련되는 하나 이상의 컬럼 어드레스들에 기초하여 어느 그룹의 서브-어레이들이 액세스될(판독되거나 또는 기입됨) 수 있는지를 결정할 수 있다. 예를 들어, 제1 세트의 컬럼 어드레스들은 그룹 A에 포함되는 서브-어레이들(116-1 및 116-2)에 할당될 수 있고, 제2 세트의 컬럼 어드레스들은 그룹 B에 포함되는 서브-어레이들(116-3 및 116-n)에 할당될 수 있다.
일부 예들에서는, 제1 세트의 컬럼 어드레스들에 속하는 제1 컬럼 어드레스를 갖는 제1 명령(예를 들어, 판독 명령)이 명령 제어기(314)에 의해 수신될 수 있다. 그룹 디코더(312)는, 제1 컬럼 어드레스가 그룹 A에 할당된 제1 세트의 일부라는 것을 식별할 수 있고, 그룹 A에 대한 컬럼 디코더(316)에 제1 컬럼 어드레스를 전달할 수 있다. 제2 세트의 컬럼 어드레스들에 속하는 제2 컬럼 어드레스를 갖는 제2 명령도 또한 제1 명령(예를 들어, 기입 명령)과 실질적으로 동시에 수신될 수 있다. 그룹 디코더(312)는, 제2 컬럼 어드레스가 그룹 B에 할당된 제2 세트의 일부라는 것을 식별할 수 있고, 그룹 B에 대한 컬럼 디코더(318)에 제1 어드레스를 전달할 수 있다.
일부 예들에 따르면, 명령 제어(314)는 수신된 제1 및 제2 명령들과 관련되는 정보를 전달할 수 있을 것이다. 예를 들어, 제1 명령은 판독 명령일 수 있고, 명령 제어(314)는 판독 제어 신호들을 컬럼 디코더(316) 또는 컬럼 디코더(318)에 보낼 수 있다. 컬럼 디코더(316)는 제1 명령과 관련되는 제1 컬럼 어드레스를 핸들링하고 있기 때문에, 컬럼 디코더(316)는 판독 제어 신호들을 그룹 A 서브-어레이들에 보낼 것이다. 한편, 컬럼 디코더(318)는 이들 전달된 판독 제어 신호들을 무시할 수 있다. 일부 예들에서, 제2 명령은 기입 명령일 수 있고, 명령 제어(314)는 기입 제어 신호를 컬럼 디코더(316) 또는 컬럼 디코더(318)에 전달할 수 있다. 컬럼 디코더(318)는 제2 명령과 관련되는 제2 컬럼 어드레스를 핸들링하고 있기 때문에, 컬럼 디코더(318)는 기입 제어 신호들을 그룹 B 서브-어레이들에 보낼 것이다. 한편, 컬럼 디코더(316)는 이들 전달된 기입 제어 신호들을 무시할 수 있다.
일부 예들에서, 그룹 A 및 그룹 B 각각에서 정해진 COLSL들은, 수신된 제1 및 제2 컬럼 어드레스들에 각각 기초하여, 컬럼 디코더(316 및 318)에 의해 표명되거나(asserted) 또는 활성화될 수 있다. 그룹 A 서브-어레이들에 대해 표명된 정해진 COLSL은 DRAM 뱅크(110)의 제1 페이지가 오픈되게 할 수 있다. 또한, 그룹 B 서브-어레이들에 대해 표명된 정해진 COLSL은 DRAM 뱅크(110)의 제2 페이지가 오픈되게 할 수 있다. 이러한 예들에 대해서, 제1 및 제2 페이지들 양자 모두는 동일한 CAS 동안 오픈될 수 있다. 다음으로, 제1 및 제2 페이지들을 오픈하는 것은 그룹 A 및 B 서브-어레이들에 할당된 MDQ들이 동일한 CAS 동안 IO 액세스를 허용하거나 또는 용이하게 할 수 있다. 따라서, 다수의 명령들과 관련되는 IO 액세스가 동일한 CAS 동안 동일한 DRAM 뱅크에서 가능할 수 있다.
도 4는 예시적인 제1 로직 흐름(400)을 도시한다. 일부 예들에서, 로직 흐름(400)은 도 1-3에 대해 위에 설명된 시스템들(100, 200, 또는 300)의 엘리먼트들에 의해 구현될 수 있다. 그러나, 예시적인 프로세스들 또는 동작들이 시스템들(100, 200, 또는 300)의 엘리먼트들을 사용하는 구현으로 제한되는 것은 아니다.
시작에서 블록(410)으로 이동하여, 로직 흐름(400)은 제1 및 제2 명령들을 수신할 수 있다. 일부 예들에서, 제1 및 제2 명령들에 대한 판독/기입 제어 정보는 명령 제어기(314)에 의해 수신될 수 있고, 그룹 디코더(312)는 제1 및 제2 명령들과 관련되는 컬럼 어드레스들을 수신할 수 있다.
블록(410)으로부터 블록(420)으로 진행하여, 로직 흐름(400)은 컬럼 어드레스에 기초하여 그룹들을 식별할 수 있다. 일부 예들에 따르면, 그룹 디코더(312)는 어느 그룹에 제1 및 제2 명령들이 할당되는지를 컬럼 어드레스에 기초하여 식별할 수 있다.
블록(420)으로부터 블록(430)으로 진행하여, 로직 흐름(400)은 제1 및 제2 명령들과 관련되는 컬럼 어드레스들에 의해 동일한 그룹이 표시되는지를 결정할 수 있다. 컬럼 어드레스들이 동일한 그룹과 관련되면, 프로세스는 블록(440)으로 이동한다. 반면, 컬럼 어드레스들이 그룹 A에 할당되면, 프로세스는 블록(450)으로 이동한다. 컬럼 어드레스들이 그룹 B에 할당되면, 프로세스는 블록(460)으로 이동한다.
결정 블록(430)으로부터 블록(440)으로 이동하여, 다음으로, 로직 흐름(400)은, 동일한 컬럼 어드레스에 할당되는 동일한 그룹의 단일 페이지를 제1 명령에 대해 오픈할 수 있고, 제1 CAS 동안 단일의 오픈된 페이지에 대한 IO 액세스를 인에이블할 수 있다. 이러한 예들에 대해서, IO 액세스는 또한 동일한 그룹에 할당되는 MDQ들을 통해 IO 액세스를 인에이블하는 것을 포함할 수 있다. 이러한 MDQ들 통한 IO 액세스는 제1 명령과 관련되는 판독 또는 기입 제어 신호들에 기초할 수 있다.
블록(440)으로부터 블록(450)으로 진행하여, 다음으로, 로직 흐름(400)은, 동일한 컬럼 어드레스에 할당되는 동일한 그룹의 다른 단일 페이지를 제2 명령에 대해 오픈할 수 있고, 제2 CAS 동안 다른 오픈된 페이지에 대한 IO 액세스를 인에이블할 수 있다. 다른 단일의 페이지를 오픈하는 것은 또한 제1 명령에 응답하여 오픈된 페이지의 클로징을 초래할 수 있다. 이러한 예들에 대해서, IO 액세스는 또한 동일한 그룹에 할당되는 MDQ들을 통해 IO 액세스를 인에이블하는 것을 포함할 수 있다. 이러한 MDQ들을 통한 IO 액세스는 제2 명령과 관련되는 판독 또는 기입 제어 신호들에 기초할 수 있다. 다음으로 프로세스는 동일한 그룹의 서브-어레이들에 할당되는 컬럼 어드레스들을 갖는 수신된 제1 및 제2 명령들에 대해 끝날 수 있다.
결정 블록(430)으로부터 블록(460)으로 이동하여, 로직 흐름(400)은 그룹 A의 페이지를 오픈할 수 있다.
결정 블록(430)으로부터 블록(470)으로 이동하여, 로직 흐름(400)은 또한 그룹 B의 페이지를 오픈할 수 있다. 일부 예들에서, 그룹들 A 및 B의 개별 페이지들을 오픈하는 것은 DRAM 뱅크의 개별 페이지들이 동시에 오픈되는 것을 초래할 수 있다.
블록들(460 또는 470)로부터 블록(480)으로 이동하여, 로직 흐름(400)은 동일한 CAS 동안 오픈된 페이지들에 대한 IO 액세스를 인에이블할 수 있다. 일부 예들에서, IO 액세스는 그룹 A 또는 그룹 B에 개별적으로 할당되는 MDQ들에 대한 개별 IO 액세스를 인에이블하는 것을 포함할 수 있다. 이러한 예들에 대해서, 제1 또는 제2 명령들과 관련되는 판독 또는 기입 제어 신호들은 MDQ들에 대한 IO 액세스를 인에이블할 수 있다. 다음으로 프로세스가 끝난다.
도 5는 예시적인 제4 시스템을 도시한다. 도 5에 도시된 바와 같이, 제4 시스템은 시스템(500)을 포함한다. 일부 예들에서, 시스템(500)은 도 2에 도시된 시스템(200)과 유사한 레이아웃을 가질 수 있다. 도 5에 도시된 바와 같이, 시스템(500)은 DRAM 다이(505)를 포함한다. 일부 예들에 따르면, DRAM 다이(505)는 서브-어레이들(510, 520, 530 및 540)을 포함할 수 있다. 도 2에 도시된 시스템(200)의 레이아웃과 달리, 도 5에서의 DRAM 다이(505)에 대한 레이아웃은 래치들, MUX들(멀티플렉서들), 및 IO 배선들을 라우트하는 TSV들(through silicon vias)을 묘사한다.
일부 예들에 따르면, 도 5에 도시된 바와 같이, 래칭 및 리타이밍을 위한 블록이 서브-어레이들의 쌍들 중 하나의 서브-어레이에 대한 COLSL들에 연결될 수 있고, MUX(멀티플렉서)는 정해진 쌍의 각각의 서브-어레이에 대한 MDQ들에 연결될 수 있다. 예를 들어, 래치(518)는 서브-어레이(510)에 대한 COLSL들에 연결될 수 있고, MUX(550)는 서브-어레이(510)에 대한 MDQ0 및 서브-어레이(520)에 대한 MDQ1에 연결될 수 있다. 또한, 래치(538)는 서브-어레이(530)에 대한 COLSL들에 연결될 수 있고, MUX(560)는 서브-어레이(530)에 대한 MDQ2 및 서브-어레이(540)에 대한 MDQ3에 연결될 수 있다.
일부 예들에서, 컬럼 디코더(들)(570)는 명령 제어기, 그룹 디코더, 및 (예를 들어, 컬럼 디코더(316 또는 318)와 같은) 가능하게는 2 이상의 그룹 컬럼 디코더들을 포함할 수 있다. 또한, 도 5에 도시된 바와 같이, 컬럼 디코더(들)(570), 래치들(518, 538), 또는 MUX들(550, 560)은 CAS들(column address strobes)에 응답하거나 또는 이에 의해 제어될 수 있다.
일부 예들에 따르면, 래치(518)는, 컬럼 디코더(들)(570)로 하여금 정해진 COLSL을 컬럼 어드레스에 기초하여 표명하게 야기하며, 또한 GWL 드라이브(550)로 하여금 GWL(552)를 표명하게 야기할 수도 있는 명령을 수신하는 것에 응답하여 표명되는 정해진 COLSL에 대한 제1 IO 비트를 지연시킬 수 있는, 도 5에 도시된 4개의 서브-어레이 레이아웃의 제1 래치일 수 있다. 이러한 예들에 대해서, 제1 IO 비트는 적어도 하나의 CAS에 대해 지연될 수 있다. 그 결과, MDQ0을 통한 IO 액세스는 적어도 하나의 CAS에 상응하는 시간 기간만큼 시프트될 수 있다. 서브-어레이(520)의 MDQ1에 연결되는 MUX(550)는 컬럼 어드레스의 수신 이후 적어도 2개의 CAS들에 대해 정해진 COLSL에 대한 제2 비트를 지연시킬 수 있다. 다음으로, MUX(550)는, MDQ0을 통해 라우트되는 제1 IO 비트가 제1 CAS에 응답하여 MUX(550)를 통과하고, MDQ1을 통해 라우트되는 제2 IO 비트가 제2 CAS에 응답하여 MUX(550)를 통과하도록, 각각의 CAS에 의해 제어될 수 있다.
일부 예들에서, 래치(538)는, 위에 언급된 바와 같이 컬럼 디코더(들)(570)로 하여금 정해진 COLSL을 컬럼 어드레스에 기초하여 표명하게 야기하는 명령을 수신하는 것에 응답하여 표명되는 정해진 COLSL에 대한 제3 IO 비트를 지연시킬 수 있는, 도 5에 도시된 4개의 서브-어레이 레이아웃의 제2 래치일 수 있다. 이러한 예들에 대해서, 제3 IO 비트도 적어도 하나의 CAS에 대해 지연될 수 있다. 그 결과, MDQ2를 통한 IO 액세스도 적어도 하나의 CAS에 상응하는 시간 주기만큼 시프트될 수 있다. 서브-어레이(530)의 MDQ2에 연결되는 MUX(560)는 컬럼 어드레스의 수신 이후 적어도 2개의 CAS들에 대해 정해진 COLSL에 대한 제4 IO 비트를 지연시킬 수 있다. MUX(560)도, MDQ2를 통해 라우트되는 제3 IO 비트가 제1 CAS에 응답하여 MUX(560)를 통과하고, MDQ2를 통해 라우트되는 제4 IO 비트가 제2 CAS에 응답하여 MUX(560)를 통과하도록, 각각의 CAS에 의해 제어될 수 있다.
일부 예들에 따르면, MUX(550)에 대한 출력에 연결된 IO 배선(580-1)은 직렬 방식으로 제1 및 제2 CAS들에서 DRAM 다이(505)의 외부로 제1 및 제2 IO 비트들을 라우트할 수 있다. 또한, MUX(560)에 대한 출력에 연결되는 IO 배선(580-2)은 직렬 방식으로 제1 및 제2 CAS들에서 DRAM 다이(505)의 외부로 제3 및 제4 IO 비트들을 라우트할 수 있다. 이러한 예들에 대해서, 도 5에 도시된 바와 같이, IO 배선(580-1)은 TSV(590-1)를 통해 라우트될 수 있고, IO 배선(580-2)은 TSV(590-2)를 통해 라우트될 수 있다.
일부 예들에서, DRAM 다이(505)는 3D 칩 스택에 포함될 수 있다. 이러한 예들에 대해서, TSV들(590-1 및 590-2)은 다른 칩에 연결될 수 있다. 그러한 연결은 다른 칩에 IO 비트들을 라우트할 수 있는 각각의 TSV들(590-1 및 590-2)을 통한 IO 배선들(580-1 또는 580-2)를 포함할 수 있다.
예들이 도 5에 도시된 쌍을 이루는 서브-어레이들의 수로 제한되는 것은 아니며, 임의 수의 서브-어레이들의 쌍들이 고려된다. 또한, 2보다 많은 비트들의 직렬화를 허용하기 위해서 2:1보다 더 높은 비율로 멀티플렉스할 수 있는 더 큰 MUX들이 사용될 수 있다. 예를 들어, 4:1의 멀티플렉싱을 할 수 있는 MUX가 고려된다.
일부 예들에 따르면, 도 5에 도시되지는 않았지만, 서브-어레이들(510, 520, 530 및 540)은 도 2에 대해 위에 언급된 것과 유사한 방식으로 그룹화될 수 있다. 다음으로, 컬럼 디코더(들)(570)에 포함되는 로직은 도 2 또는 도 3에 대해 위에 언급된 바와 같이 그룹화된 서브-어레이들에서 개별 페이지들을 오픈할 수 있다. 다음으로, 개별적으로 오픈된 페이지들은 도 5에 대해 위에 언급된 바와 같이 적용가능한 MDQ들로부터 출력되는 직렬화된 IO 비트들을 가질 수 있다.
도 6은 예시적인 타이밍(600)을 도시한다. 일부 예들에서, 타이밍(600)은, 도 5에 대해 설명된 어레이들(510 내지 540)과 같은 DRAM 어레이의 COLSL0에 대해 IO 비트들이 MDQ0로부터 MDQ3까지 라우트될 수 있는 예시적인 타이밍이 어떠한가를 도시한다. MDQ들 4 및 5로부터 라우트되는 추가적 비트들이 도 6에 도시된다. 도 6에 도시된 바와 같이, 제1 CAS에 응답하여, MDQ 0(제1 IO 비트), MDQ2(제3 IO 비트) 및 MDQ 4(제5 IO 비트)에 대한 IO 비트들은 각각의 IO 배선들(180-1, 180-2) 및 IO 배선(180-m)을 통해 라우트될 수 있는데, 여기서 "m"은 2보다 더 큰 임의의 양의 정수에 해당된다. 또한, 도 6에 도시된 바와 같이, 제2 CAS에 응답하여, MDQ1(제2 IO 비트), MDQ3(제4 IO 비트) 및 MDQ 6(제6 IO 비트)에 대한 IO 비트들은 각각의 IO 배선들(180-1, 180-2) 및 IO 배선(180-m)을 통해 라우트될 수 있다. 그 결과 다중 IO 비트들이 직렬 방식으로 IO 배선들에 출력될 수 있다.
일부 다른 예들에서, 직렬화된 IO 비트들 사이의 지연들은 단일 CAS들보다 더 길 수 있다. 따라서, 예들이 IO 비트들의 직렬화에 대해 단일 CAS의 지연들로 제한되는 것은 아니다.
도 7은 예시적 제2 로직 흐름(700)을 도시한다. 일부 예들에서, 로직 흐름(700)은 도 1-3 및 5에 대해 위에 설명된 시스템들(100, 200, 300 또는 500)의 엘리먼트들에 의해 구현될 수 있다. 그러나, 예시적인 프로세스들 또는 동작들이 시스템들(100, 200, 300 또는 500)의 엘리먼트들을 사용하는 구현들로 제한되는 것은 아니다.
시작에서 블록(410)으로 이동하여, 로직 흐름(400)은, IO 비트들로 하여금 2 이상의 서브-어레이들로부터 각각의 MDQ들을 통해 라우트되게 야기하는 정해진 COLSL을 통해 페이지를 활성화하기 위한 컬럼 어드레스를 수신할 수 있다. 일부 예들에서, 컬럼 어드레스는, 다음으로, 정해진 COLSL로 하여금 페이지를 활성화하도록 표명되게 야기할 수 있는 컬럼 디코더(예를 들어, 컬럼 디코더(들)(570))에서 수신되는 명령과 관련될 수 있다.
블록(410)으로부터 블록(420)으로 진행하여, 로직 흐름(400)은, 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 CAS에 대해 2 이상의 서브-어레이들 중 제1 서브-어레이로부터의 정해진 COLSL에 대한 제1 IO 비트를 지연시킬 수 있다. 일부 예들에 따르면, 제1 IO 비트는 래치(예를 들어, 래치(518))의 사용을 통해 지연될 수 있다.
블록(420)으로부터 블록(430)으로 진행하여, 로직 흐름(400)은, 제1 및 제2 IO 비트들이 직렬 방식으로 연속적인 CAS들에서 제1 IO 배선을 통해 라우트되도록, 제1 서브-어레이에 대한 제1 MDQ를 통해 라우트되는 제1 IO 비트를 2 이상의 서브-어레이들 중 제2 서브-어레이에 대한 제2 MDQ를 통해 라우트되는 제2 IO 비트와 멀티플렉스할 수 있다. 일부 예들에서, 제1 및 제2 MDQ들에 연결되는 MUX(예를 들어, MUX(550))는, 제1 IO 비트가 제1 CAS에 의해 MUX로부터 출력되고, 제2 IO 비트가 제2, 연속적인 CAS에 의해 출력되도록, 제2 IO 비트를 지연시키기 위해 이용될 수 있다. 다음으로, 프로세스가 끝난다.
도 8은 예시적인 제4 시스템을 도시한다. 도 8에 도시된 바와 같이, 제4 시스템은 시스템(800)을 포함한다. 일부 예들에서, 시스템(800)은 프로세서(810), 플랫폼 제어기 허브(830), 시스템 플래시(840) 또는 DRAM들(820-1 내지 820-n)을 포함할 수 있는데, 여기서 "n"은 2보다 더 큰 임의의 온전한 양의 정수이다. 또한, 도 8에 도시된 바와 같이, DRAM들(820-1 내지 820-n)은 각각의 채널들(825-1 내지서 825-n)을 통해 프로세서(810)에 연결될 수 있다.
일부 예들에 따르면, 도 8에 도시된 바와 같이, 프로세서(810)는 코어(들)(812) 및 메모리 제어기(814)를 포함할 수 있다. 이러한 예들에 대해서, 메모리 제어기(814)는 프로세서(810)에 대해 통합형 메모리 제어기로서의 역할을 하는 로직 및/또는 피처들을 포함할 수 있다. 프로세서(810)에 대한 통합형 메모리 제어기로서, 메모리 제어기(814)는 코어(들)(812)와 같은 프로세서(810)의 엘리먼트들에 대해서 DRAM들(820-1 내지 820-n)에 대한 판독 또는 기입 액세스를 용이하게 할 수 있다.
일부 예들에서, 시스템 플래시(840)는 BIOS(basic input output system)를 저장할 수 있을 것이다. 이러한 예들에 대해서, 시스템(800)의 시스템 부트 동안, BIOS는 통신 링크(845)를 통해 플랫폼 제어기 허브(830)에 전달될 수 있고, 다음으로 링크(835)를 통해 코어(들)(812)에 전달될 수 있다. BIOS는 시스템 부트의 적어도 일부로서 코어(들)(812)에 의해 실행될 소프트웨어 명령어들을 포함할 수 있다.
일부 예들에 따르면, DRAM들(820-1 내지 820-n)은 복수의 DRAM 칩들을 각각 갖는 개별 DIMM들(dual in-line memory modules) 상에 있거나 또는 있지 않을 수 있다. DIMM들은 DDR2, DDR3, DDR4 또는 미래의 DDR 세대들과 같은 다양한 세대들의 DDR에 대해 JEDEC Solid State Technology Association("JEDEC")에 의해 공개된 것들을 포함하는 것으로 하나 이상의 기술적 표준들 또는 사양들에서 설명되는 바와 같이 DDR SDRAM(double data rate synchronous DRAM)과 같은 다양한 타입들의 DRAM을 포함할 수 있다. 예를 들어, 2012년 7월에 및/또는 이후 버전들에서 공개된 JESD79-3F - "DDR3 SDRAM Standard". DIMM들은, 이에 제한되는 것은 아니지만, RDIMM들(register DIMMs), LRDIMMS(load reduced DIMMs), UDIMM들(unregistered DIMMs) 또는 FB-DIMM들(fully buffered DIMMs)을 포함하도록 다양한 구성들에 구성될 수 있다. 이러한 다양한 구성들은 또한 JEDEC에 의해 공개된 하나 이상의 기술 표준들에서 설명될 수 있다.
일부 예들에서, DRAM들(820-1 내지 820-n)은 시스템들(200 또는 500)에 대해 위에 설명되고 도 2 및 5에 도시된 바와 같이 구성되는 DRAM 어레이들을 포함할 수 있다.
일부 예들에서, 시스템(800)은, 예를 들어, 사용자 장비, 컴퓨터, 개인용 컴퓨터(PC), 데스크톱 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 넷북 컴퓨터, 태블릿 컴퓨터, 태블릿, 휴대용 게임 콘솔, 휴대용 미디어 플레이어, 스마트 폰, 웨어러블 컴퓨터, 울트라북(Ultrabook) 컴퓨터, 서버, 서버 어레이 또는 서버 팜, 웹 서버, 네트워크 서버, 인터넷 서버, 워크 스테이션, 미니-컴퓨터, 메인 프레임 컴퓨터, 슈퍼컴퓨터, 네트워크 기기, 웹 기기, 분산형 컴퓨팅 시스템, 멀티프로세서 시스템들, 프로세서 기반의 시스템들, 또는 이들의 조합일 수 있는, 시스템 또는 디바이스의 일부일 수 있다. 따라서, 본 명세서에 설명되는 시스템(800)을 포함하는 디바이스의 기능들 및/또는 구체적인 구성들은, 적절히 원하는 바에 따라, 다양한 예들에서 포함되거나 또는 생략될 수 있다.
도 8의 블록도에 도시된 예시적인 시스템(800)이 많은 잠재적인 구현들 중 하나의 기능적 설명의 예를 나타낼 수 있다는 점이 이해될 것이다. 따라서, 첨부 도면들에 묘사된 블록 기능들의 분할, 생략 또는 포함은, 이러한 기능들을 구현하기 위한 하드웨어 컴포넌트들, 회로들, 소프트웨어 및/또는 엘리먼트들이 다른 예들에서 반드시 분할, 생략 또는 포함된다는 점을 의미하는 것은 아니다.
적어도 하나의 예의 하나 이상의 양상들은, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 판독될 때, 이러한 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금, 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 야기하는, 프로세서 내의 다양한 로직을 나타내는 적어도 하나의 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진, 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들에 로딩될 수 있다.
다양한 예들은 하드웨어 엘리먼트들, 소프트웨어 엘리먼트들 또는 양자의 조합을 사용하여 구현될 수 있다. 일부 예들에서, 하드웨어 엘리먼트들은 디바이스들, 컴포넌트들, 프로세서들, 마이크로프로세서들, 제어기들, 디코더들, 회로들, 회로 엘리먼트들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC(application specific integrated circuits), PLD(programmable logic devices), DSP(digital signal processors), FPGA(field programmable gate array), 메모리 유닛들, 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩 셋들 등을 포함할 수 있다. 일부 예들에서, 소프트웨어 엘리먼트들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들(methods), 프로시저들(procedures), 소프트웨어 인터페이스들, API(application program interfaces), 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 예가 하드웨어 엘리먼트들을 사용하여 구현되는지 및/또는 소프트웨어 엘리먼트들을 사용하여 구현되는지를 판정하는 것은, 정해진 구현에 대해 원하는 바와 같이, 원하는 계산 레이트, 전력 레벨들, 내열성들, 프로세싱 사이클 버짓(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 리소스들, 데이터 버스 속도들, 및 다른 설계나 또는 성능 제약들과 같은, 임의의 수의 인자들에 따라서 변할 수 있다.
일부 예들은 제조 물품 또는 적어도 하나의 컴퓨터 판독가능 매체를 포함할 수 있다. 컴퓨터 판독가능 매체는 로직을 저장하기 위한 비-일시적 저장 매체를 포함할 수 있다. 일부 예들에서, 비-일시적 저장 매체는, 휘발성 메모리 또는 불휘발성 메모리, 착탈식 또는 비-착탈식 메모리, 소거가능 또는 소거불능 메모리, 기입가능 또는 재기입가능 메모리 등을 포함하는, 전자 데이터를 저장할 수 있는 하나 이상의 타입들의 컴퓨터 판독가능 저장 매체를 포함할 수 있다. 일부 예들에서, 로직은, 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들, 프로시저들, 소프트웨어 인터페이스들, API, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합과 같은, 다양한 소프트웨어 엘리먼트들을 포함할 수 있다.
일부 예들에 따르면, 컴퓨터 판독가능 매체는, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 실행될 때, 이러한 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금, 설명된 예들에 따라서 방법들 및/또는 동작들을 수행하게 야기하는 명령어들을 저장하거나 또는 유지하는 비-일시적 저장 매체를 포함할 수 있다. 명령어들은, 소스 코드, 컴파일링된 코드, 인터프리팅된 코드, 실행 가능 코드, 정적 코드, 동적 코드 등과 같은, 임의의 적합한 타입의 코드를 포함할 수 있다. 명령어들은 특정 기능을 수행하도록 머신, 컴퓨팅 디바이스 또는 시스템에 지시하기 위해 미리 정의된 컴퓨터 언어, 방식 또는 신택스(syntax)에 따라서 구현될 수 있다. 명령어들은 임의의 적합한 하이-레벨, 로우-레벨, 객체 지향형, 비주얼, 컴파일링된 및/또는 해석된 프로그래밍 언어를 사용하여 구현될 수 있다.
일부 예들은 "일 예에서(in one example)" 또는 "예(an example)"라는 표현을 그들의 파생어와 함께 사용하여 설명될 수 있다. 이러한 용어들은, 그 예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 적어도 하나의 예에 포함된다는 점을 의미한다. 본 명세서의 다양한 곳들에서의 "일 예에서"라는 구문의 출현들이 반드시 모두 동일한 예를 지칭하는 것은 아니다.
일부 예들은 "연결된(coupled)" 및 "접속된(connected)"이라는 표현을 그들의 파생어와 함께 사용하여 설명될 수 있다. 이러한 용어들이 반드시 서로에 대한 동의어로서 의도되는 것은 아니다. 예를 들어, "접속된" 및/또는 "연결된"이라는 용어들을 사용하는 설명들은, 2 이상의 엘리먼트들이 서로 직접적인 물리적 또는 전기적 접촉에 있는 것을 나타낼 수 있다. 그러나, "연결된"이란 용어는 2 이상의 엘리먼트들이 서로 직접 접촉하지는 않지만 여전히 서로 협력하거나 상호작용한다는 점을 의미할 수도 있다.
본 개시내용의 요약은, 독자가 기술적 개시내용의 속성을 신속하게 확인할 수 있게 허용할 요약을 요구하는 37 C.F.R. 섹션 1.72(b)에 부합하도록 제공된다는 점이 강조된다. 그것이 청구항들의 범위 또는 의미를 해석하거나 또는 제한하는데 사용되지 않을 것이라고 이해하며 제출된다. 또한, 전술한 상세한 설명에서, 본 개시내용을 간소화하기 위해 다양한 피처들이 단일의 예에서 함께 그룹화된다는 점을 알 수 있다. 이러한 개시 방법은, 청구된 예들이 각각의 청구항에 명백히 기재되는 것보다 더 많은 피처들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 본 발명 대상은 단일의 개시된 예의 모든 피처들보다 더 적은 피처들에 있다. 따라서, 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 자체로 개별 예로서 성립된다. 첨부된 청구항들에서, "포함하는(including)" 및 "여기에서(in which)"라는 용어들은, 각각, "포함하는(comprising)" 및 "여기서(wherein)"라는 개별 용어들의 평이한-영문 등가물들(plain-English equivalents)로서 사용된다. 또한, "제1", "제2", "제3" 등의 용어들은, 단지 레이블들로서 사용되며, 자신들의 대상들에 대해 수치적 요건을 부과하려고 의도되는 것은 아니다.
일부 예들에서, 예시적인 제1 장치는, 제1 그룹의 서브-어레이들 및 제2 그룹의 서브-어레이들을 포함하는 DRAM 뱅크, 및 DRAM 뱅크를 액세스하라는 명령들과 관련되는 컬럼 어드레스들을 수신하고, 컬럼 어드레스들에 기초하여 어느 그룹의 서브-어레이들이 액세스될 것인지 결정하는 그룹 디코더를 포함할 수 있다. 제1 장치는 또한 제1 그룹의 서브-어레이들에 연결되는 제1 컬럼 어드레스 디코더를 포함한다. 제1 컬럼 어드레스 디코더는, 그룹 디코더에 의해 수신되고 제1 그룹에 할당되는 제1 컬럼 어드레스들을 갖는 제1 명령에 응답하여 그리고 정해진 CAS에 응답하여 DRAM 뱅크의 제1 페이지를 오픈할 수 있다. 제1 장치는 또한 제2 그룹의 서브-어레이들에 연결되는 제2 컬럼 어드레스 디코더를 포함한다. 제2 컬럼 어드레스 디코더는, 그룹 디코더에 의해 수신되고 제2 그룹에 할당되는 제2 컬럼 어드레스들을 갖는 제2 명령에 응답하여 그리고 정해진 CAS에 응답하여 DRAM 뱅크의 제2 페이지를 오픈할 수 있을 것이다.
제1 장치에 대한 일부 예들에 따르면, DRAM 뱅크는 제1 및 제2 부분들이 각각 제1 및 제2 그룹의 서브-어레이들에 할당되도록 구성되는 MDQ들을 포함할 수 있다. 제1 및 제2 부분들은 정해진 CAS 동안 제1 및 제2 오픈된 페이지들에 대해 IO 액세스할 수 있을 것이다.
일부 예들에서, 제1 장치는 또한 정해진 CAS 동안 제1 및 제2 오픈된 페이지들에 대한 판독 또는 기입 액세스들을 제공하기 위해, 제1 및 제2 명령들과 관련되는 정보를 제1 및 제2 디코더들에 전달하는 명령 제어기를 포함할 수 있다.
제1 장치에 대한 일부 예들에 따르면, 제1 명령은 판독 명령일 수 있고, 제2 명령은 기입 명령이다.
제1 장치에 대한 일부 예들에서, DRAM 뱅크는 DDR3 DRAM 또는 DDR4 DRAM을 포함하는 DDR DRAM일 수 있다.
제1 장치에 대한 일부 예들에서, DRAM 뱅크는 3D 칩 스택에 포함되는 DRAM 다이 상에 위치될 수 있다.
일부 예들에서, 예시적인 제1 방법은, DRAM 뱅크에서, DRAM 뱅크를 액세스하라는 제1 및 제2 명령들을 수신하는 단계, 및 제1 명령에 응답하여 제1 그룹의 서브-어레이들에서 DRAM 뱅크의 제1 페이지를 오픈하는 단계를 포함할 수 있다. 제1 방법은 또한 제2 명령에 응답하여 제2 그룹의 서브-어레이들에서 DRAM 뱅크의 제2 페이지를 오픈하는 단계, 및 동일한 CAS 동안 제1 및 제2 오픈된 페이지들에 대한 IO 액세스를 인에이블하는 단계를 포함할 수 있다.
일부 예들에 따르면, 제1 방법은 또한 제1 명령에 응답하여 제1 그룹의 서브-어레이들에 할당되는 제1 명령에 표시되는 제1 컬럼 어드레스에 기초하여 제1 페이지를 오픈할 것을 결정하는 단계를 포함할 수 있다. 제1 방법은 또한 제2 명령에 응답하여 제2 그룹의 서브-어레이들에 할당되는 제2 명령에 표시되는 제2 컬럼 어드레스에 기초하여 제2 페이지를 오픈할 것을 결정하는 단계를 포함할 수 있다.
제1 방법에 대한 일부 예들에서, DRAM 뱅크는 제1 및 제2 부분들이 각각 제1 및 제2 그룹의 서브-어레이들에 할당되도록 구성되는 MDQ들을 포함할 수 있다. 이러한 예들에 대해서, 제1 및 제2 부분들은 정해진 CAS 동안 제1 및 제2 오픈된 페이지들에 대해 IO 액세스할 수 있다.
제1 방법에 대한 일부 예들에 따르면, 제1 명령은 판독 명령일 수 있고, 제2 명령은 기입 명령이다.
일부 예들에서, 장치는 위 제1 방법을 수행하기 위한 수단을 포함할 수 있다.
일부 예들에서, 예시적인 제2 장치는 적어도 2개의 서브-어레이들을 갖는 DRAM 어레이를 포함할 수 있고, 각각의 서브-어레이는 복수의 서브-어레이들 각각으로부터의 정해진 COLSL에 대해 IO할 수 있는 MDQ를 갖는다. 제2 장치는 또한 적어도 2개의 서브-어레이들 중 제1 서브-어레이에 대해 정해진 COLSL에 연결되는 제1 래치를 포함할 수 있다. 제1 래치는, 정해진 COLSL에 대한 컬럼 어드레스의 수신에 응답하여 적어도 하나의 컬럼 어드레스 스트로브에 대해 제1 서브-어레이로부터의 정해진 COLSL에 대한 제1 IO 비트를 지연시킬 수 있다. 제1 장치는 또한 적어도 2개의 서브-어레이들 중 제1 서브-어레이에 대한 제1 MDQ 및 제2 서브-어레이에 대한 제2 MDQ에 연결되는 제1 MUX를 포함할 수 있다. 제1 MUX는 정해진 COLSL에 대한 컬럼 어드레스의 수신 이후 적어도 2개의 컬럼 어드레스 스트로브들에 대해 정해진 COLSL에 대한 제2 IO 비트를 지연시킬 수 있다. 제1 MUX는, 제1 MDQ를 통해 라우트되는 제1 IO 비트가 제1 컬럼 어드레스 스트로브에 응답하여 제1 MUX를 통과하고, 제2 MDQ를 통해 라우트되는 제2 IO 비트가 제2 컬럼 어드레스 스트로브에 응답하여 제1 MUX를 통과하도록, 각각의 컬럼 어드레스 스트로브에 의해 제어될 수 있다.
일부 예들에 따르면, 제2 장치는 또한 직렬 방식으로 제1 및 제2 컬럼 어드레스 스트로브들에서 DRAM 어레이를 포함하는 DRAM 다이의 외부로 제1 및 제2 IO 비트들을 라우트하기 위해 제1 MUX의 출력에 연결되는 제1 IO 배선을 포함할 수 있다.
제2 장치에 대한 일부 예들에서, DRAM 다이는 3차원(3D) 칩 스택에 포함될 수 있다. 이러한 예들에 대해서, 제1 IO 배선은 DRAM 다이에서 제1 TSV를 통해 3D 칩 스택에서의 다른 칩에 라우트될 수 있다.
제2 장치에 대한 일부 예들에 따르면, 제1 래치는 각각의 컬럼 어드레스 스트로브에 의해 제어될 수 있다.
제2 장치에 대한 일부 예들에서, DRAM 어레이는 제1 및 제2 그룹의 서브-어레이들을 갖는 DRAM 뱅크일 수 있다. 이러한 예들에 대해서, 제1 및 제2 서브-어레이들은 제1 그룹에 포함될 수 있고, 제3 및 제4 서브-어레이들은 제2 그룹에 포함될 수 있다.
일부 예들에 따르면, 제2 장치는 또한 제3 서브-어레이에 대해 정해진 COLSL에 연결되는 제2 래치를 포함할 수 있다. 제2 래치는, 정해진 COLSL에 대한 컬럼 어드레스의 수신에 응답하여 적어도 하나의 컬럼 어드레스 스트로브에 대해 제3 서브-어레이로부터의 정해진 COLSL에 대한 제3 IO 비트를 지연시킬 수 있다. 제2 장치는 또한 제3 서브-어레이에 대한 제3 MDQ 및 제4 서브-어레이에 대한 제4 MDQ에 연결되는 제2 MUX를 포함할 수 있다. 제2 MUX는 정해진 COLSL에 대한 컬럼 어드레스의 수신 이후 적어도 2개의 컬럼 어드레스 스트로브들에 대해 정해진 COLSL에 대한 제4 IO 비트를 지연시킬 수 있다. 제2 MUX는, 제3 MDQ를 통해 라우트되는 제3 IO 비트가 제1 컬럼 어드레스 스트로브에 응답하여 제2 MUX를 통과하고, 제4 MDQ를 통해 라우트되는 제4 IO 비트가 제2 컬럼 어드레스 스트로브에 응답하여 제2 MUX를 통과하도록, 각각의 컬럼 어드레스 스트로브에 의해 제어될 수 있다.
일부 예들에서, 제2 장치는 또한 직렬 방식으로 제1 및 제2 컬럼 어드레스 스트로브들에서 DRAM 어레이를 포함하는 DRAM 다이의 외부로 제1 및 제2 IO 비트들을 라우트하기 위해 제1 MUX의 출력에 연결되는 제1 IO 배선을 포함할 수 있다. 제2 장치는 또한 직렬 방식으로 제1 및 제2 컬럼 어드레스 스트로브들에서 DRAM 어레이를 포함하는 DRAM 다이의 외부로 제3 및 제4 IO 비트들을 라우트하기 위해 제2 MUX의 출력에 연결되는 제2 IO 배선을 포함할 수 있다.
제2 장치에 대한 일부 예들에 따르면, DRAM 다이는 3D 칩 스택에 포함될 수 있다. 이러한 예들에 대해서, 제1 IO 배선은 DRAM 다이에서 제1 TSV를 통해 3D 칩 스택에서의 다른 칩에 라우트될 수 있다. 제2 IO 배선은 DRAM 다이에서 제2 TSV를 통해 제3 및 제4 IO 비트들을 다른 칩에 라우트할 수 있다.
일부 예들에서, 제2 장치는 또한 DRAM 뱅크를 액세스하라는 명령들을 수신하고, 수신된 명령들에 표시되는 컬럼 어드레스들에 기초하여 어느 그룹의 서브-어레이들이 액세스될 것인지 결정하는 그룹 디코더를 포함할 수 있다. 제2 장치는 또한 제1 그룹의 서브-어레이들에 연결되는 제1 컬럼 어드레스 디코더를 포함할 수 있다. 제1 컬럼 어드레스 디코더는, 그룹 디코더에 의해 수신되고 제1 그룹에 할당되는 제1 컬럼 어드레스들을 갖는 제1 명령에 응답하여 그리고 정해진 컬럼 어드레스 스트로브에 응답하여 DRAM 뱅크의 제1 페이지를 오픈할 수 있을 것이다. 제2 장치는 또한 제2 그룹의 서브-어레이들에 연결되는 제2 컬럼 어드레스 디코더를 포함할 수 있다. 제2 컬럼 어드레스 디코더는, 그룹 디코더에 의해 수신되고 제2 그룹에 할당되는 제2 컬럼 어드레스들을 갖는 제2 명령에 응답하여 그리고 정해진 컬럼 어드레스 스트로브에 응답하여 DRAM 뱅크의 제2 페이지를 오픈할 수 있을 것이다. 제2 장치는 또한 정해진 컬럼 어드레스 스트로브 동안 제1 및 제2 오픈된 페이지들에 대한 판독 또는 기입 액세스들을 제공하기 위해, 제1 및 제2 명령들과 관련되는 정보를 제1 및 제2 디코더들에 전달하는 명령 제어기를 포함할 수 있다.
일부 예들에서, 예시적인 제2 방법은, DRAM 뱅크에서, DRAM 뱅크에 대한 2개 이상의 서브-어레이들로부터 각각의 MDQ들을 통해 IO 비트들이 라우트되게 야기하는 정해진 COLSL를 통해 페이지를 활성화하기 위한 컬럼 어드레스를 수신하는 단계를 포함할 수 있다. 제2 방법은 또한 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 컬럼 어드레스 스트로브에 대해 2개 이상의 서브-어레이들 중 제1 서브-어레이로부터의 정해진 COLSL에 대한 제1 IO 비트를 지연시키는 단계를 포함할 수 있다. 제2 방법은 또한 2개 이상의 서브어레이들 중 제1 서브-어레이에 대한 제1 MDQ를 통해 라우트되는 제1 IO 비트와 제2 서브-어레이에 대한 제2 MDQ를 통해 라우트되는 제2 IO 비트를, 직렬 방식으로 연속적인 컬럼 어드레스 스트로브들에서 제1 IO 배선을 통해 제1 및 제2 IO 비트들이 라우트되도록, 멀티플렉스하는 단계를 포함할 수 있다.
제2 방법에 대한 일부 예들에 따르면, DRAM 뱅크는 DRAM 다이 상에 위치될 수 있다. 이러한 예들에 대해서, 제1 IO 배선은 제1 및 제2 IO 비트들을 DRAM 다이에 연결되는 데이터 버스에 라우트할 수 있다.
제2 방법에 대한 일부 예들에서, DRAM 뱅크는 3D 칩 스택에 포함되는 DRAM 다이 상에 위치될 수 있다. 제1 IO 배선은 제1 및 제2 IO 비트들을 DRAM 다이에서 제1 TSV를 통해 3D 칩 스택에서의 다른 칩에 라우트할 수 있다.
제2 방법에 대한 일부 예들에 따르면, DRAM 뱅크는 제1 및 제2 그룹의 서브-어레이들을 가질 수 있다. 이러한 예들에 대해서, 제1 및 제2 서브-어레이들은 제1 그룹에 포함될 수 있고, 제3 및 제4 서브-어레이들은 제2 그룹에 포함될 수 있다.
일부 예들에서, 제2 방법은 또한 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 컬럼 어드레스 스트로브에 대해 제3 서브-어레이로부터의 정해진 COLSL에 대한 제3 IO 비트를 지연시키는 단계를 포함할 수 있다. 제2 방법은 또한 제3 서브-어레이에 대한 제3 MDQ를 통해 라우트되는 제3 IO 비트와 제4 서브-어레이에 대한 제4 MDQ를 통해 라우트되는 제4 IO 비트를, 직렬 방식으로 연속적인 컬럼 어드레스 스트로브들에서 제2 IO 배선을 통해 제3 및 제4 IO 비트들이 라우트되도록, 멀티플렉스하는 단계를 포함할 수 있다.
제2 방법에 대한 일부 예들에 따르면, DRAM 뱅크는 3D 칩 스택에 포함되는 DRAM 다이 상에 위치될 수 있다. 이러한 예들에 대해서, 제1 IO 배선은 제1 및 제2 IO 비트들을 DRAM 다이에서 제1 TSV를 통해 3D 칩 스택에 포함되는 다른 칩에 라우트할 수 있다. 또한, 제2 IO 배선은 제3 및 제4 IO 비트들을 DRAM 다이에서 제2 TSV를 통해 다른 칩에 라우트할 수 있다.
일부 예들에서, 장치는 위에 설명된 바와 같은 제2 방법을 수행하기 위한 수단을 포함할 수 있다.
주제가 구조적 특징들 및/또는 방법론적 행위들에 대해 구체적인 언어로 설명되었지만, 첨부된 청구항들에 정의되는 주제가 위에 설명된 구체적인 특징들 및 행위들로 반드시 제한되는 것은 아니라는 점이 이해되어야 한다. 오히려, 위에 설명된 구체적인 특징들 및 행위들은 청구항들을 구현하는 예시적 형태들로서 개시된다.

Claims (25)

  1. 장치로서,
    제1 그룹의 서브-어레이들 및 제2 그룹의 서브-어레이들을 포함하는 DRAM(dynamic random access memory) 뱅크;
    상기 DRAM 뱅크를 액세스하라는 명령들과 관련되는 컬럼 어드레스들을 수신하고, 상기 컬럼 어드레스들에 기초하여 어느 그룹의 서브-어레이들이 액세스될 것인지 결정하는 그룹 디코더;
    상기 제1 그룹의 서브-어레이들에 연결되는 제1 컬럼 어드레스 디코더;
    상기 제2 그룹의 서브-어레이들에 연결되는 제2 컬럼 어드레스 디코더; 및
    상기 제1 컬럼 어드레스 디코더 및 상기 제2 컬럼 어드레스 디코더에 연결되는 명령 제어기
    를 포함하고,
    상기 명령 제어기는 상기 제1 그룹에 할당되는 제1 명령 및 상기 제2 그룹에 할당되는 제2 명령과 관련되는 정보를 수신하고,
    상기 제1 컬럼 어드레스 디코더는, 상기 제1 그룹에 할당되는 제1 컬럼 어드레스들을 갖는, 상기 명령 제어기가 전달하는 상기 제1 명령에 응답하여 그리고 정해진 CAS(column address strobe)에 응답하여 상기 DRAM 뱅크의 제1 페이지를 오픈할 수 있고,
    상기 제2 컬럼 어드레스 디코더는, 상기 제2 그룹에 할당되는 제2 컬럼 어드레스들을 갖는, 상기 명령 제어기가 전달하는 상기 제2 명령에 응답하여 그리고 상기 정해진 CAS에 응답하여 상기 DRAM 뱅크의 제2 페이지를 오픈할 수 있는 장치.
  2. 제1항에 있어서,
    상기 DRAM 뱅크는, MDQ들(master data lines)의 제1 및 제2 부분들이 각각 상기 제1 및 제2 그룹들의 서브-어레이들에 할당되도록 구성되는 MDQ들을 포함하고, 상기 제1 및 제2 부분들은 상기 정해진 CAS 동안 상기 제1 및 제2 오픈된 페이지들에 대해 입력/출력 액세스할 수 있는 장치.
  3. 제1항에 있어서,
    상기 명령 제어기는, 상기 정해진 CAS 동안 상기 제1 및 제2 오픈된 페이지들에 대한 판독 또는 기입 액세스를 제공하기 위해, 상기 제1 및 제2 명령들과 관련되는 정보를 상기 제1 및 제2 디코더들에 전달하는 장치.
  4. 제1항에 있어서,
    상기 제1 명령은 판독 명령이고, 상기 제2 명령은 기입 명령인 장치.
  5. 제1항에 있어서,
    상기 DRAM 뱅크는 DDR3 DRAM 또는 DDR4 DRAM을 포함하는 DDR(double data rate) DRAM을 포함하는 장치.
  6. 제1항에 있어서,
    상기 DRAM 뱅크는 3차원(3D) 칩 스택에 포함되는 DRAM 다이 상에 위치되는 장치.
  7. 방법으로서,
    DRAM(dynamic random access memory) 뱅크의 명령 제어기에서, 상기 DRAM 뱅크를 액세스하라는, 제1 그룹의 서브-어레이들에 할당되는 제1 명령 및 제2 그룹의 서브-어레이들에 할당되는 제2 명령과 관련되는 정보를 수신하는 단계;
    제1 컬럼 어드레스 디코더에 의해, 상기 명령 제어기가 전달하는 상기 제1 명령에 응답하여 상기 제1 그룹에서 상기 DRAM 뱅크의 제1 페이지를 오픈하는 단계;
    제2 컬럼 어드레스 디코더에 의해, 상기 명령 제어기가 전달하는 상기 제2 명령에 응답하여 상기 제2 그룹에서 상기 DRAM 뱅크의 제2 페이지를 오픈하는 단계; 및
    동일한 CAS(column address strobe) 동안 상기 제1 및 제2 오픈된 페이지들에 대한 입력/출력 액세스를 인에이블하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 제1 명령에 응답하여 상기 제1 그룹의 서브-어레이들에 할당되는 상기 제1 명령에 표시되는 제1 컬럼 어드레스에 기초하여 상기 제1 페이지를 오픈할 것을 결정하는 단계; 및
    상기 제2 명령에 응답하여 상기 제2 그룹의 서브-어레이들에 할당되는 상기 제2 명령에 표시되는 제2 컬럼 어드레스에 기초하여 상기 제2 페이지를 오픈할 것을 결정하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 DRAM 뱅크는, MDQ들(master data lines)의 제1 및 제2 부분들이 각각 상기 제1 및 제2 그룹들의 서브-어레이들에 할당되도록 구성되는 MDQ들을 포함하고, 상기 제1 및 제2 부분들은 상기 CAS 동안 상기 제1 및 제2 오픈된 페이지들에 대해 입력/출력 액세스할 수 있는 방법.
  10. 제9항에 있어서,
    상기 제1 명령은 판독 명령이고, 상기 제2 명령은 기입 명령인 방법.
  11. 제1항에 있어서,
    상기 제1 그룹의 제1 서브-어레이에 대해 정해진 COLSL(column select line)에 연결되는 제1 래치 - 상기 제1 래치는, 상기 정해진 COLSL에 대한 컬럼 어드레스의 수신에 응답하여 적어도 하나의 컬럼 어드레스 스트로브에 대해 상기 제1 서브-어레이로부터의 상기 정해진 COLSL에 대한 제1 IO 비트를 지연시킴 -; 및
    상기 제1 그룹의 상기 제1 서브-어레이에 대한 제1 MDQ(master data line) 및 상기 제1 그룹의 제2 서브-어레이에 대한 제2 MDQ에 연결되는 제1 MUX(multiplexer) - 상기 제1 MDQ는 상기 제1 그룹의 상기 제1 서브-어레이의 상기 정해진 COLSL에 대해 IO(input/output)할 수 있고, 상기 제2 MDQ는 상기 제1 그룹의 상기 제2 서브-어레이의 정해진 COLSL에 대해 IO(input/output)할 수 있으며, 상기 제1 MUX는 상기 정해진 COLSL에 대한 상기 컬럼 어드레스의 수신 이후 적어도 2개의 컬럼 어드레스 스트로브들에 대해 상기 제2 서브-어레이의 상기 정해진 COLSL에 대한 제2 IO 비트를 지연시킬 수 있고, 상기 제1 MUX는, 상기 제1 MDQ를 통해 라우트되는 상기 제1 IO 비트가 제1 컬럼 어드레스 스트로브에 응답하여 상기 제1 MUX를 통과하고, 상기 제2 MDQ를 통해 라우트되는 상기 제2 IO 비트가 제2 컬럼 어드레스 스트로브에 응답하여 상기 제1 MUX를 통과하도록, 각각의 컬럼 어드레스 스트로브에 의해 제어됨 -
    를 포함하는 장치.
  12. 제11항에 있어서,
    직렬 방식으로 상기 제1 및 제2 컬럼 어드레스 스트로브들에서 상기 DRAM 뱅크를 포함하는 DRAM 다이의 외부로 상기 제1 및 제2 IO 비트들을 라우트하기 위해 상기 제1 MUX의 출력에 연결되는 제1 IO 배선을 포함하는 장치.
  13. 제12항에 있어서,
    상기 DRAM 다이는 3차원(3D) 칩 스택에 포함되고, 상기 제1 IO 배선은 상기 DRAM 다이의 제1 TSV(through silicon via)를 통해 상기 3D 칩 스택에서의 다른 칩에 라우트되는 장치.
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    상기 제2 그룹의 제3 서브-어레이에 대해 상기 정해진 COLSL에 연결되는 제2 래치 - 상기 제2 래치는, 상기 정해진 COLSL에 대한 상기 컬럼 어드레스의 수신에 응답하여 적어도 하나의 컬럼 어드레스 스트로브에 대해 상기 제3 서브-어레이로부터의 상기 정해진 COLSL에 대한 제3 IO 비트를 지연시킴 -; 및
    상기 제3 서브-어레이에 대한 제3 MDQ 및 상기 제2 그룹의 제4 서브-어레이에 대한 제4 MDQ에 연결되는 제2 MUX - 상기 제2 MUX는 상기 정해진 COLSL에 대한 상기 컬럼 어드레스의 수신 이후 적어도 2개의 컬럼 어드레스 스트로브들에 대해 상기 정해진 COLSL에 대한 제4 IO 비트를 지연시킬 수 있고, 상기 제2 MUX는, 상기 제3 MDQ를 통해 라우트되는 상기 제3 IO 비트가 상기 제1 컬럼 어드레스 스트로브에 응답하여 상기 제2 MUX를 통과하고, 상기 제4 MDQ를 통해 라우트되는 상기 제4 IO 비트가 상기 제2 컬럼 어드레스 스트로브에 응답하여 상기 제2 MUX를 통과하도록, 각각의 컬럼 어드레스 스트로브에 의해 제어됨 -
    를 포함하는 장치.
  17. 제16항에 있어서,
    직렬 방식으로 상기 제1 및 제2 컬럼 어드레스 스트로브들에서 상기 DRAM 뱅크를 포함하는 DRAM 다이의 외부로 상기 제1 및 제2 IO 비트들을 라우트하기 위해 상기 제1 MUX의 출력에 연결되는 제1 IO 배선; 및
    상기 직렬 방식으로 상기 제1 및 제2 컬럼 어드레스 스트로브들에서 상기 DRAM 뱅크를 포함하는 상기 DRAM 다이의 외부로 상기 제3 및 제4 IO 비트들을 라우트하기 위해 상기 제2 MUX의 출력에 연결되는 제2 IO 배선
    을 포함하는 장치.
  18. 삭제
  19. 삭제
  20. 제7항에 있어서,
    상기 제1 페이지를 오픈하는 단계는:
    상기 제1 그룹의 제1 서브-어레이에 대한 제1 MDQ(master data line) 및 상기 제1 그룹의 제2 서브-어레이에 대한 제2 MDQ를 통해 IO(input/output) 비트들이 라우트되게 야기하는 정해진 COLSL(column select line)을 통해 페이지를 활성화하기 위한 상기 제1 명령과 관련되는 컬럼 어드레스를 수신하는 단계
    를 포함하고, 상기 방법은:
    상기 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 컬럼 어드레스 스트로브에 대해 상기 제1 서브-어레이로부터의 상기 정해진 COLSL에 대한 제1 IO 비트를 지연시키는 단계; 및
    상기 제1 서브-어레이에 대한 상기 제1 MDQ를 통해 라우트되는 상기 제1 IO 비트와 상기 제2 서브-어레이에 대한 상기 제2 MDQ를 통해 라우트되는 제2 IO 비트를, 직렬 방식으로 연속적인 컬럼 어드레스 스트로브들에서 제1 IO 배선을 통해 상기 제1 및 제2 IO 비트들이 라우트되도록, 멀티플렉스하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    상기 DRAM 뱅크는 DRAM 다이 상에 위치되고, 상기 제1 IO 배선은 상기 제1 및 제2 IO 비트들을 상기 DRAM 다이에 연결되는 데이터 버스에 라우트하는 방법.
  22. 제20항에 있어서,
    상기 DRAM 뱅크는 3차원(3D) 칩 스택에 포함되는 DRAM 다이 상에 위치되고, 상기 제1 IO 배선은 상기 제1 및 제2 IO 비트들을 상기 DRAM 다이의 제1 TSV(through silicon via)를 통해 상기 3D 칩 스택에 포함되는 다른 칩에 라우트하는 방법.
  23. 제20항에 있어서,
    상기 DRAM 뱅크는 제1 및 제2 그룹의 서브-어레이들을 갖고, 상기 제1 및 제2 서브-어레이들은 상기 제1 그룹에 포함되고, 제3 및 제4 서브-어레이들은 상기 제2 그룹에 포함되는 방법.
  24. 제22항에 있어서,
    상기 제1 페이지를 오픈하는 단계는:
    상기 제2 그룹의 제3 서브-어레이에 대한 제3 MDQ 및 상기 제2 그룹의 제4 서브-어레이에 대한 제4 MDQ를 통해 IO(input/output) 비트들이 라우트되게 야기하는 정해진 COLSL(column select line)을 통해 페이지를 활성화하기 위한 상기 제2 명령과 관련되는 컬럼 어드레스를 수신하는 단계
    를 포함하고, 상기 방법은:
    상기 제2 명령과 관련되는 상기 컬럼 어드레스의 수신을 뒤따르는 적어도 하나의 컬럼 어드레스 스트로브에 대해 상기 제3 서브-어레이로부터의 상기 정해진 COLSL에 대한 제3 IO 비트를 지연시키는 단계; 및
    상기 제3 서브-어레이에 대한 제3 MDQ를 통해 라우트되는 상기 제3 IO 비트와 상기 제4 서브-어레이에 대한 상기 제4 MDQ를 통해 라우트되는 제4 IO 비트를, 상기 직렬 방식으로 상기 연속적인 컬럼 어드레스 스트로브들에서 제2 IO 배선을 통해 상기 제3 및 제4 IO 비트들이 라우트되도록, 멀티플렉스하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서,
    상기 DRAM 뱅크는 3차원(3D) 칩 스택에 포함되는 DRAM 다이 상에 위치되고, 상기 제1 IO 배선은 상기 제1 및 제2 IO 비트들을 상기 DRAM 다이의 제1 TSV(through silicon via)를 통해 상기 3D 칩 스택에 포함되는 다른 칩에 라우트하고, 상기 제2 IO 배선은 상기 제3 및 제4 IO 비트들을 상기 DRAM 다이의 제2 TSV를 통해 상기 다른 칩에 라우트하는 방법.
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